JPH11340808A - 半導体装置 - Google Patents
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- JPH11340808A JPH11340808A JP10141245A JP14124598A JPH11340808A JP H11340808 A JPH11340808 A JP H11340808A JP 10141245 A JP10141245 A JP 10141245A JP 14124598 A JP14124598 A JP 14124598A JP H11340808 A JPH11340808 A JP H11340808A
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Abstract
(57)【要約】
【課題】外部から入力されるクロック信号及び入力信号
を増幅する増幅器を備えた半導体装置において、各増幅
信号の位相の相対的なずれを防止する。 【解決手段】第１の増幅器１は、動作電源Ｖ１，Ｖ２の
供給に基づいて、外部クロック信号ＥＸＣＬＫを増幅し
たクロック信号ＣＬＫを生成する。第２の増幅器２は、
外部電源を昇圧、或いは降圧した内部電源Ｖ３，Ｖ４の
供給に基づいて、外部入力信号ＥＸｉｎを増幅した入力
信号ｉｎを生成する。内部回路３は、前記第１の増幅器
１で生成されたクロック信号ＣＬＫに基づいて、前記第
２の増幅器２で生成された入力信号ｉｎを取り込む。同
期手段４は、前記第１の増幅器１に供給される動作電源
Ｖ１，Ｖ２を、第２の増幅器２に供給される内部電源Ｖ
３，Ｖ４と同期して変化させる。
を増幅する増幅器を備えた半導体装置において、各増幅
信号の位相の相対的なずれを防止する。 【解決手段】第１の増幅器１は、動作電源Ｖ１，Ｖ２の
供給に基づいて、外部クロック信号ＥＸＣＬＫを増幅し
たクロック信号ＣＬＫを生成する。第２の増幅器２は、
外部電源を昇圧、或いは降圧した内部電源Ｖ３，Ｖ４の
供給に基づいて、外部入力信号ＥＸｉｎを増幅した入力
信号ｉｎを生成する。内部回路３は、前記第１の増幅器
１で生成されたクロック信号ＣＬＫに基づいて、前記第
２の増幅器２で生成された入力信号ｉｎを取り込む。同
期手段４は、前記第１の増幅器１に供給される動作電源
Ｖ１，Ｖ２を、第２の増幅器２に供給される内部電源Ｖ
３，Ｖ４と同期して変化させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
詳しくは、小振幅の外部信号を増幅する入力回路に関す
る。
詳しくは、小振幅の外部信号を増幅する入力回路に関す
る。
【０００２】近年のコンピュータシステムの高速化、低
消費電力化に伴って、半導体装置においても電源の低電
圧化が要求され、該装置に入力される信号は小振幅化し
てきている。そのため、小振幅の外部信号を効率よく増
幅する入力回路が必要とされており、これまでに、その
入力回路に対して、半導体装置に供給される電源を昇
圧、或いは降圧した内部電源を供給する形態が提案され
ている。しかしながら、このような内部電源は、そのレ
ベルが不安定である。そこで、入力回路では、不安定な
内部電源に左右されることなく、正常に動作することが
要求されている。
消費電力化に伴って、半導体装置においても電源の低電
圧化が要求され、該装置に入力される信号は小振幅化し
てきている。そのため、小振幅の外部信号を効率よく増
幅する入力回路が必要とされており、これまでに、その
入力回路に対して、半導体装置に供給される電源を昇
圧、或いは降圧した内部電源を供給する形態が提案され
ている。しかしながら、このような内部電源は、そのレ
ベルが不安定である。そこで、入力回路では、不安定な
内部電源に左右されることなく、正常に動作することが
要求されている。
【０００３】
【従来の技術】図９は、従来の入力回路の一例を示す。
入力回路５０は、第１及び第２の差動増幅器５１，５２
と、ラッチ回路５３とから構成される。
入力回路５０は、第１及び第２の差動増幅器５１，５２
と、ラッチ回路５３とから構成される。
【０００４】第１の差動増幅器５１には、外部クロック
信号ＥＸＣＬＫと、基準電圧Ｖrefが入力される。又、
第１の差動増幅器５１には、外部から高電位側電源Ｖdd
及び低電位側電源Ｖssが供給される。そして、第１の差
動増幅器５１は、その外部クロック信号ＥＸＣＬＫを、
基準電圧Ｖref をしきい値として増幅して、電源Ｖdd，
Ｖssの電位差に等しい振幅を備えたクロック信号ＣＬＫ
として出力する。即ち、第１の差動増幅器５１は、図１
０に示すように小振幅の外部クロック信号ＥＸＣＬＫを
増幅したクロック信号ＣＬＫを生成し、そのクロック信
号ＣＬＫをラッチ回路５３に出力する。
信号ＥＸＣＬＫと、基準電圧Ｖrefが入力される。又、
第１の差動増幅器５１には、外部から高電位側電源Ｖdd
及び低電位側電源Ｖssが供給される。そして、第１の差
動増幅器５１は、その外部クロック信号ＥＸＣＬＫを、
基準電圧Ｖref をしきい値として増幅して、電源Ｖdd，
Ｖssの電位差に等しい振幅を備えたクロック信号ＣＬＫ
として出力する。即ち、第１の差動増幅器５１は、図１
０に示すように小振幅の外部クロック信号ＥＸＣＬＫを
増幅したクロック信号ＣＬＫを生成し、そのクロック信
号ＣＬＫをラッチ回路５３に出力する。
【０００５】第２の差動増幅器５２には、外部入力信号
ＥＸｉｎと、基準電圧Ｖref が入力される。又、第２の
差動増幅器５２には、高電位側電源Ｖdd及び図示しない
降圧回路にて低電位側電源Ｖssを降圧した降圧電源Ｖss
i が供給される。そして、第２の差動増幅器５２は、そ
の外部入力信号ＥＸｉｎを、基準電圧Ｖref をしきい値
として増幅して、電源Ｖdd，Ｖssi の電位差に等しい振
幅を備えた入力信号ｉｎとして出力する。即ち、第２の
差動増幅器５２は、小振幅の外部入力信号ＥＸｉｎを増
幅した入力信号ｉｎを生成し、その入力信号ｉｎをラッ
チ回路５３に出力する。
ＥＸｉｎと、基準電圧Ｖref が入力される。又、第２の
差動増幅器５２には、高電位側電源Ｖdd及び図示しない
降圧回路にて低電位側電源Ｖssを降圧した降圧電源Ｖss
i が供給される。そして、第２の差動増幅器５２は、そ
の外部入力信号ＥＸｉｎを、基準電圧Ｖref をしきい値
として増幅して、電源Ｖdd，Ｖssi の電位差に等しい振
幅を備えた入力信号ｉｎとして出力する。即ち、第２の
差動増幅器５２は、小振幅の外部入力信号ＥＸｉｎを増
幅した入力信号ｉｎを生成し、その入力信号ｉｎをラッ
チ回路５３に出力する。
【０００６】そして、ラッチ回路５３は、第１の差動増
幅器５１から出力されたクロック信号ＣＬＫの立ち上が
りに基づいて、第２の差動増幅器５２から出力された入
力信号ｉｎを取り込んでラッチするとともに、その入力
信号ｉｎを出力信号ｏｕｔとして図示しない後段の回路
に出力している。
幅器５１から出力されたクロック信号ＣＬＫの立ち上が
りに基づいて、第２の差動増幅器５２から出力された入
力信号ｉｎを取り込んでラッチするとともに、その入力
信号ｉｎを出力信号ｏｕｔとして図示しない後段の回路
に出力している。
【０００７】
【発明が解決しようとする課題】ところで、クロック信
号ＣＬＫは、外部クロック信号ＥＸＣＬＫに対して第１
の差動増幅器５１の動作遅延時間分遅延し、その遅延時
間はｔ１である。又、入力信号ｉｎも同様に、外部入力
信号ＥＸｉｎに対して第２の差動増幅器５２の動作遅延
時間分遅延し、その遅延時間はｔ２である。
号ＣＬＫは、外部クロック信号ＥＸＣＬＫに対して第１
の差動増幅器５１の動作遅延時間分遅延し、その遅延時
間はｔ１である。又、入力信号ｉｎも同様に、外部入力
信号ＥＸｉｎに対して第２の差動増幅器５２の動作遅延
時間分遅延し、その遅延時間はｔ２である。
【０００８】しかしながら、図１０に示すように、第１
の差動増幅器５１の動作遅延時間ｔ１が一定なのに対し
て、第２の差動増幅器５２の動作遅延時間ｔ２は変化、
この場合では次第に長くなっている。
の差動増幅器５１の動作遅延時間ｔ１が一定なのに対し
て、第２の差動増幅器５２の動作遅延時間ｔ２は変化、
この場合では次第に長くなっている。
【０００９】詳述すると、第１の差動増幅器５１に供給
される電源Ｖdd，Ｖssは安定した電源であって、その差
動増幅器５１の負荷駆動能力は変化しない。ところが、
第２の差動増幅器５２に供給される電源Ｖddは安定して
いるが、降圧回路にて生成した降圧電源Ｖssi は不安
定、この場合では図１０に示すように次第に電圧レベル
が上昇する。従って、この場合においては、第２の差動
増幅器５２の負荷駆動能力が次第に低下していく。その
ため、上記したように、第２の差動増幅器５２の動作遅
延時間ｔ２のみが次第に長くなる。すると、クロック信
号ＣＬＫと入力信号ｉｎの位相が相対的にずれてしま
う。
される電源Ｖdd，Ｖssは安定した電源であって、その差
動増幅器５１の負荷駆動能力は変化しない。ところが、
第２の差動増幅器５２に供給される電源Ｖddは安定して
いるが、降圧回路にて生成した降圧電源Ｖssi は不安
定、この場合では図１０に示すように次第に電圧レベル
が上昇する。従って、この場合においては、第２の差動
増幅器５２の負荷駆動能力が次第に低下していく。その
ため、上記したように、第２の差動増幅器５２の動作遅
延時間ｔ２のみが次第に長くなる。すると、クロック信
号ＣＬＫと入力信号ｉｎの位相が相対的にずれてしま
う。
【００１０】上記したように、ラッチ回路５３はクロッ
ク信号ＣＬＫの立ち上がりに基づいて入力信号ｉｎを取
り込んでいるので、このようにクロック信号ＣＬＫと入
力信号ｉｎの位相が相対的にずれると、その入力信号ｉ
ｎが正確に取り込めない場合が生じてしまう。このよう
な場合では、ラッチ回路５３が正確な出力信号ｏｕｔを
出力できないという問題が生じてしまう。
ク信号ＣＬＫの立ち上がりに基づいて入力信号ｉｎを取
り込んでいるので、このようにクロック信号ＣＬＫと入
力信号ｉｎの位相が相対的にずれると、その入力信号ｉ
ｎが正確に取り込めない場合が生じてしまう。このよう
な場合では、ラッチ回路５３が正確な出力信号ｏｕｔを
出力できないという問題が生じてしまう。
【００１１】本発明は、上記問題点を解決するためにな
されたものであって、その目的は、外部から入力される
クロック信号及び入力信号を増幅する増幅器を備えた半
導体装置において、各増幅信号の位相の相対的なずれを
防止し得る半導体装置を提供することにある。
されたものであって、その目的は、外部から入力される
クロック信号及び入力信号を増幅する増幅器を備えた半
導体装置において、各増幅信号の位相の相対的なずれを
防止し得る半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】図１は、請求項１の原理
説明図である。即ち、第１の増幅器１は、動作電源Ｖ
１，Ｖ２の供給に基づいて、外部クロック信号ＥＸＣＬ
Ｋを増幅したクロック信号ＣＬＫを生成する。第２の増
幅器２は、外部電源を昇圧、或いは降圧した内部電源Ｖ
３，Ｖ４の供給に基づいて、外部入力信号ＥＸｉｎを増
幅した入力信号ｉｎを生成する。内部回路３は、前記第
１の増幅器１で生成されたクロック信号ＣＬＫに基づい
て、前記第２の増幅器２で生成された入力信号ｉｎを取
り込む。同期手段４は、前記第１の増幅器１に供給され
る動作電源Ｖ１，Ｖ２を、第２の増幅器２に供給される
内部電源Ｖ３，Ｖ４と同期して変化させる。
説明図である。即ち、第１の増幅器１は、動作電源Ｖ
１，Ｖ２の供給に基づいて、外部クロック信号ＥＸＣＬ
Ｋを増幅したクロック信号ＣＬＫを生成する。第２の増
幅器２は、外部電源を昇圧、或いは降圧した内部電源Ｖ
３，Ｖ４の供給に基づいて、外部入力信号ＥＸｉｎを増
幅した入力信号ｉｎを生成する。内部回路３は、前記第
１の増幅器１で生成されたクロック信号ＣＬＫに基づい
て、前記第２の増幅器２で生成された入力信号ｉｎを取
り込む。同期手段４は、前記第１の増幅器１に供給され
る動作電源Ｖ１，Ｖ２を、第２の増幅器２に供給される
内部電源Ｖ３，Ｖ４と同期して変化させる。
【００１３】請求項２に記載の発明は、請求項１に記載
の半導体装置において、前記同期手段は、前記第２の増
幅器に供給した内部電源を、前記第１の増幅器の動作電
源として供給するようにした。
の半導体装置において、前記同期手段は、前記第２の増
幅器に供給した内部電源を、前記第１の増幅器の動作電
源として供給するようにした。
【００１４】請求項３に記載の発明は、請求項１に記載
の半導体装置において、前記同期手段は、前記第２の増
幅器に供給した内部電源を、並列に接続した抵抗及び容
量を介して前記第１の増幅器に供給するようにした。
の半導体装置において、前記同期手段は、前記第２の増
幅器に供給した内部電源を、並列に接続した抵抗及び容
量を介して前記第１の増幅器に供給するようにした。
【００１５】請求項４に記載の発明は、請求項１に記載
の半導体装置において、前記第１の増幅器には、その動
作電源として前記外部電源が供給されるものであって、
前記同期手段は、前記第１及び第２の増幅器の電源端子
間を容量結合した。
の半導体装置において、前記第１の増幅器には、その動
作電源として前記外部電源が供給されるものであって、
前記同期手段は、前記第１及び第２の増幅器の電源端子
間を容量結合した。
【００１６】請求項５に記載の発明は、請求項１に記載
の半導体装置において、前記第１の増幅器には、前記同
期手段を介して入力される動作電源と、外部電源とを切
り替える切換回路を備えるものであって、その切換回路
は、前記内部回路が前記第２の増幅器で生成された入力
信号を取り込むときのみ、前記同期手段を介して前記第
１の増幅器に動作電源を供給するようにした。
の半導体装置において、前記第１の増幅器には、前記同
期手段を介して入力される動作電源と、外部電源とを切
り替える切換回路を備えるものであって、その切換回路
は、前記内部回路が前記第２の増幅器で生成された入力
信号を取り込むときのみ、前記同期手段を介して前記第
１の増幅器に動作電源を供給するようにした。
【００１７】請求項６に記載の発明は、請求項１に記載
の半導体装置において、外部電源の供給に基づいて、外
部クロック信号を増幅したクロック信号を生成する第３
の増幅器と、前記第１又は第３の増幅器のいずれか一方
を活性化する活性化回路とを備えるものであって、その
活性化回路は、前記内部回路が前記第２の増幅器で生成
された入力信号を取り込むときのみ、前記第１の増幅器
を活性化するようにした。
の半導体装置において、外部電源の供給に基づいて、外
部クロック信号を増幅したクロック信号を生成する第３
の増幅器と、前記第１又は第３の増幅器のいずれか一方
を活性化する活性化回路とを備えるものであって、その
活性化回路は、前記内部回路が前記第２の増幅器で生成
された入力信号を取り込むときのみ、前記第１の増幅器
を活性化するようにした。
【００１８】請求項７に記載の発明は、請求項６に記載
の半導体装置において、前記第１及び第３の増幅器はカ
レントミラー型増幅器であって、その第１及び第３の増
幅器のカレントミラー回路を共通化した。
の半導体装置において、前記第１及び第３の増幅器はカ
レントミラー型増幅器であって、その第１及び第３の増
幅器のカレントミラー回路を共通化した。
【００１９】請求項８に記載の発明は、請求項１に記載
の半導体装置において、前記内部回路は、前記第１の増
幅器で生成されたクロック信号に基づいて、前記第２の
増幅器で生成された入力信号を取り込んでラッチすると
ともに、その入力信号を出力信号として出力するラッチ
回路である。
の半導体装置において、前記内部回路は、前記第１の増
幅器で生成されたクロック信号に基づいて、前記第２の
増幅器で生成された入力信号を取り込んでラッチすると
ともに、その入力信号を出力信号として出力するラッチ
回路である。
【００２０】請求項９に記載の発明は、請求項１に記載
の半導体装置において、前記第１及び第２の増幅器と前
記内部回路との間の配線容量によって、内部回路に入力
されるクロック信号と入力信号との位相のずれが、０°
又は３６０°の正数倍から１０°以内に収まるように、
第１及び第２の増幅器をレイアウトした。
の半導体装置において、前記第１及び第２の増幅器と前
記内部回路との間の配線容量によって、内部回路に入力
されるクロック信号と入力信号との位相のずれが、０°
又は３６０°の正数倍から１０°以内に収まるように、
第１及び第２の増幅器をレイアウトした。
【００２１】請求項１０に記載の発明は、請求項１〜９
のいずれかに記載の半導体装置において、前記内部電源
は、外部電源を降圧した降圧電源である。請求項１１に
記載の発明は、請求項１〜９のいずれかに記載の半導体
装置において、前記内部電源は、外部電源を昇圧した昇
圧電源である。
のいずれかに記載の半導体装置において、前記内部電源
は、外部電源を降圧した降圧電源である。請求項１１に
記載の発明は、請求項１〜９のいずれかに記載の半導体
装置において、前記内部電源は、外部電源を昇圧した昇
圧電源である。
【００２２】請求項１２に記載の発明は、請求項１〜９
のいずれかに記載の半導体装置において、前記内部電源
は、外部電源を降圧した降圧電源と、外部電源を昇圧し
た昇圧電源の両方である。
のいずれかに記載の半導体装置において、前記内部電源
は、外部電源を降圧した降圧電源と、外部電源を昇圧し
た昇圧電源の両方である。
【００２３】請求項１３に記載の発明は、請求項１２に
記載の半導体装置において、第１の増幅器に供給される
動作電源を、第２の増幅器に供給される前記降圧電源及
び昇圧電源と同期して変化させる同期手段を備えた。
記載の半導体装置において、第１の増幅器に供給される
動作電源を、第２の増幅器に供給される前記降圧電源及
び昇圧電源と同期して変化させる同期手段を備えた。
【００２４】（作用）請求項１に記載の発明によれば、
同期手段によって、第１の増幅器に供給される動作電源
が、第２の増幅器に供給される内部電源と同期して変化
する。そのため、各増幅器の駆動能力が同期して同方向
に変化し、この結果、各増幅器の動作遅延時間が同期し
て同方向に変化する。従って、第１の増幅器で増幅され
たクロック信号と、第２の増幅器で増幅された入力信号
の位相が相対的にずれることがなく、内部回路において
常に正確な入力信号を取り込むことができる。
同期手段によって、第１の増幅器に供給される動作電源
が、第２の増幅器に供給される内部電源と同期して変化
する。そのため、各増幅器の駆動能力が同期して同方向
に変化し、この結果、各増幅器の動作遅延時間が同期し
て同方向に変化する。従って、第１の増幅器で増幅され
たクロック信号と、第２の増幅器で増幅された入力信号
の位相が相対的にずれることがなく、内部回路において
常に正確な入力信号を取り込むことができる。
【００２５】請求項２に記載の発明によれば、同期手段
によって、第２の増幅器に供給した内部電源が、第１の
増幅器の動作電源として供給される。そのため、各増幅
器の駆動能力に差が生じることはなく、各増幅器の動作
遅延時間が同期して同方向に変化する。従って、第１の
増幅器で増幅されたクロック信号と、第２の増幅器で増
幅された入力信号の位相が相対的にずれることがなく、
内部回路において常に正確な入力信号を取り込むことが
できる。
によって、第２の増幅器に供給した内部電源が、第１の
増幅器の動作電源として供給される。そのため、各増幅
器の駆動能力に差が生じることはなく、各増幅器の動作
遅延時間が同期して同方向に変化する。従って、第１の
増幅器で増幅されたクロック信号と、第２の増幅器で増
幅された入力信号の位相が相対的にずれることがなく、
内部回路において常に正確な入力信号を取り込むことが
できる。
【００２６】請求項３に記載の発明によれば、同期手段
によって、第２の増幅器に供給した内部電源が、並列に
接続した抵抗及び容量を介して第１の増幅器に供給され
る。すると、容量によって、第１の増幅器に供給される
動作電源が、第２の増幅器に供給される内部電源と同期
して変化する。そのため、各増幅器の駆動能力が同期し
て同方向に変化し、この結果、各増幅器の動作遅延時間
が同期して同方向に変化する。従って、第１の増幅器で
増幅されたクロック信号と、第２の増幅器で増幅された
入力信号の位相が相対的にずれることがなく、内部回路
において常に正確な入力信号を取り込むことができる。
しかも、抵抗によって、第１の増幅器の駆動能力が抑え
られる。従って、消費電力を低減することができる。
によって、第２の増幅器に供給した内部電源が、並列に
接続した抵抗及び容量を介して第１の増幅器に供給され
る。すると、容量によって、第１の増幅器に供給される
動作電源が、第２の増幅器に供給される内部電源と同期
して変化する。そのため、各増幅器の駆動能力が同期し
て同方向に変化し、この結果、各増幅器の動作遅延時間
が同期して同方向に変化する。従って、第１の増幅器で
増幅されたクロック信号と、第２の増幅器で増幅された
入力信号の位相が相対的にずれることがなく、内部回路
において常に正確な入力信号を取り込むことができる。
しかも、抵抗によって、第１の増幅器の駆動能力が抑え
られる。従って、消費電力を低減することができる。
【００２７】請求項４に記載の発明によれば、第１の増
幅器にはその動作電源として外部電源が供給されるとと
もに、第１及び第２の増幅器の電源端子間が容量結合さ
れる。すると、容量によって、第１の増幅器に供給され
る動作電源が、第２の増幅器に供給される内部電源と同
期して変化する。そのため、各増幅器の駆動能力が同期
して同方向に変化し、この結果、各増幅器の動作遅延時
間が同期して同方向に変化する。従って、第１の増幅器
で増幅されたクロック信号と、第２の増幅器で増幅され
た入力信号の位相が相対的にずれることがなく、内部回
路において常に正確な入力信号を取り込むことができ
る。しかも、第１の増幅器は外部電源にて動作するの
で、この増幅器の駆動能力が抑えられる。従って、消費
電力を低減することができる。
幅器にはその動作電源として外部電源が供給されるとと
もに、第１及び第２の増幅器の電源端子間が容量結合さ
れる。すると、容量によって、第１の増幅器に供給され
る動作電源が、第２の増幅器に供給される内部電源と同
期して変化する。そのため、各増幅器の駆動能力が同期
して同方向に変化し、この結果、各増幅器の動作遅延時
間が同期して同方向に変化する。従って、第１の増幅器
で増幅されたクロック信号と、第２の増幅器で増幅され
た入力信号の位相が相対的にずれることがなく、内部回
路において常に正確な入力信号を取り込むことができ
る。しかも、第１の増幅器は外部電源にて動作するの
で、この増幅器の駆動能力が抑えられる。従って、消費
電力を低減することができる。
【００２８】請求項５に記載の発明によれば、第１の増
幅器に備えられる切換回路は、同期手段を介して入力さ
れる動作電源と、外部電源とを切り替える。そして、切
換回路は、内部回路が第２の増幅器で生成された入力信
号を取り込むときのみ、同期手段を介して第１の増幅器
に動作電源を供給する。そのため、内部回路が入力信号
を取り込むとき、同期手段によって、第１の増幅器に供
給される動作電源が、第２の増幅器に供給される内部電
源と同期して変化する。従って、各増幅器の駆動能力が
同期して同方向に変化し、この結果、各増幅器の動作遅
延時間が同期して同方向に変化する。その結果、第１の
増幅器で増幅されたクロック信号と、第２の増幅器で増
幅された入力信号の位相が相対的にずれることがなく、
内部回路において常に正確な入力信号を取り込むことが
できる。しかも、内部回路が入力信号を取り込まないと
きには、第１の増幅器は外部電源にて動作するので、こ
の増幅器の駆動能力が抑えられる。従って、消費電力を
低減することができる。
幅器に備えられる切換回路は、同期手段を介して入力さ
れる動作電源と、外部電源とを切り替える。そして、切
換回路は、内部回路が第２の増幅器で生成された入力信
号を取り込むときのみ、同期手段を介して第１の増幅器
に動作電源を供給する。そのため、内部回路が入力信号
を取り込むとき、同期手段によって、第１の増幅器に供
給される動作電源が、第２の増幅器に供給される内部電
源と同期して変化する。従って、各増幅器の駆動能力が
同期して同方向に変化し、この結果、各増幅器の動作遅
延時間が同期して同方向に変化する。その結果、第１の
増幅器で増幅されたクロック信号と、第２の増幅器で増
幅された入力信号の位相が相対的にずれることがなく、
内部回路において常に正確な入力信号を取り込むことが
できる。しかも、内部回路が入力信号を取り込まないと
きには、第１の増幅器は外部電源にて動作するので、こ
の増幅器の駆動能力が抑えられる。従って、消費電力を
低減することができる。
【００２９】請求項６に記載の発明によれば、第３の増
幅器は外部電源の供給に基づいて、外部クロック信号を
増幅したクロック信号を生成し、活性化回路は第１又は
第３の増幅器のいずれか一方を活性化する。そして、活
性化回路は、内部回路が第２の増幅器で生成された入力
信号を取り込むときのみ、第１の増幅器を活性化する。
そのため、内部回路が入力信号を取り込むとき、同期手
段によって、第２の増幅器に供給した内部電源が、第１
の増幅器の動作電源として供給される。つまり、各増幅
器の駆動能力に差が生じることはなく、各増幅器の動作
遅延時間が同期して同方向に変化する。その結果、第１
の増幅器で増幅されたクロック信号と、第２の増幅器で
増幅された入力信号の位相が相対的にずれることがな
く、内部回路において常に正確な入力信号を取り込むこ
とができる。しかも、内部回路が入力信号を取り込まな
いときには、活性化回路によって、第１の増幅器が非活
性化されるとともに、その動作電源を外部電源として駆
動能力を抑えた第３の増幅器が活性化される。従って、
消費電力を低減することができる。
幅器は外部電源の供給に基づいて、外部クロック信号を
増幅したクロック信号を生成し、活性化回路は第１又は
第３の増幅器のいずれか一方を活性化する。そして、活
性化回路は、内部回路が第２の増幅器で生成された入力
信号を取り込むときのみ、第１の増幅器を活性化する。
そのため、内部回路が入力信号を取り込むとき、同期手
段によって、第２の増幅器に供給した内部電源が、第１
の増幅器の動作電源として供給される。つまり、各増幅
器の駆動能力に差が生じることはなく、各増幅器の動作
遅延時間が同期して同方向に変化する。その結果、第１
の増幅器で増幅されたクロック信号と、第２の増幅器で
増幅された入力信号の位相が相対的にずれることがな
く、内部回路において常に正確な入力信号を取り込むこ
とができる。しかも、内部回路が入力信号を取り込まな
いときには、活性化回路によって、第１の増幅器が非活
性化されるとともに、その動作電源を外部電源として駆
動能力を抑えた第３の増幅器が活性化される。従って、
消費電力を低減することができる。
【００３０】請求項７に記載の発明によれば、第１及び
第３の増幅器はカレントミラー型増幅器であって、その
第１及び第３の増幅器のカレントミラー回路が共通化さ
れる。従って、請求項６の発明と同様に動作し、請求項
６と同様の作用効果がある。しかも、各増幅器のカレン
トミラー回路が共通化されているので、回路面積の増大
を抑えることができる。
第３の増幅器はカレントミラー型増幅器であって、その
第１及び第３の増幅器のカレントミラー回路が共通化さ
れる。従って、請求項６の発明と同様に動作し、請求項
６と同様の作用効果がある。しかも、各増幅器のカレン
トミラー回路が共通化されているので、回路面積の増大
を抑えることができる。
【００３１】請求項８に記載の発明によれば、ラッチ回
路は、第１の増幅器で生成されたクロック信号に基づい
て、第２の増幅器で生成された入力信号を取り込んでラ
ッチするとともに、その入力信号を出力信号として出力
する。従って、前記同期手段によって、第１の増幅器で
増幅されたクロック信号と、第２の増幅器で増幅された
入力信号の位相が相対的にずれることがないため、ラッ
チ回路において常に正確な入力信号を取り込むことがで
きる。
路は、第１の増幅器で生成されたクロック信号に基づい
て、第２の増幅器で生成された入力信号を取り込んでラ
ッチするとともに、その入力信号を出力信号として出力
する。従って、前記同期手段によって、第１の増幅器で
増幅されたクロック信号と、第２の増幅器で増幅された
入力信号の位相が相対的にずれることがないため、ラッ
チ回路において常に正確な入力信号を取り込むことがで
きる。
【００３２】請求項９に記載の発明によれば、第１及び
第２の増幅器と内部回路との間の配線容量によって、内
部回路に入力されるクロック信号と入力信号との位相の
ずれが、０°又は３６０°の正数倍から１０°以内に収
まるように、第１及び第２の増幅器がレイアウトされ
る。従って、内部回路において常に正確な入力信号を確
実に取り込むことができる。
第２の増幅器と内部回路との間の配線容量によって、内
部回路に入力されるクロック信号と入力信号との位相の
ずれが、０°又は３６０°の正数倍から１０°以内に収
まるように、第１及び第２の増幅器がレイアウトされ
る。従って、内部回路において常に正確な入力信号を確
実に取り込むことができる。
【００３３】請求項１０に記載の発明によれば、同期手
段によって、第１の増幅器に供給される動作電源が、第
２の増幅器に供給される降圧電源と同期して変化する。
そのため、各増幅器の駆動能力が同期して同方向に変化
し、この結果、各増幅器の動作遅延時間が同期して同方
向に変化する。従って、第１の増幅器で増幅されたクロ
ック信号と、第２の増幅器で増幅された入力信号の位相
が相対的にずれることがなく、内部回路において常に正
確な入力信号を取り込むことができる。
段によって、第１の増幅器に供給される動作電源が、第
２の増幅器に供給される降圧電源と同期して変化する。
そのため、各増幅器の駆動能力が同期して同方向に変化
し、この結果、各増幅器の動作遅延時間が同期して同方
向に変化する。従って、第１の増幅器で増幅されたクロ
ック信号と、第２の増幅器で増幅された入力信号の位相
が相対的にずれることがなく、内部回路において常に正
確な入力信号を取り込むことができる。
【００３４】請求項１１に記載の発明によれば、同期手
段によって、第１の増幅器に供給される動作電源が、第
２の増幅器に供給される昇圧電源と同期して変化する。
そのため、各増幅器の駆動能力が同期して同方向に変化
し、この結果、各増幅器の動作遅延時間が同期して同方
向に変化する。従って、第１の増幅器で増幅されたクロ
ック信号と、第２の増幅器で増幅された入力信号の位相
が相対的にずれることがなく、内部回路において常に正
確な入力信号を取り込むことができる。
段によって、第１の増幅器に供給される動作電源が、第
２の増幅器に供給される昇圧電源と同期して変化する。
そのため、各増幅器の駆動能力が同期して同方向に変化
し、この結果、各増幅器の動作遅延時間が同期して同方
向に変化する。従って、第１の増幅器で増幅されたクロ
ック信号と、第２の増幅器で増幅された入力信号の位相
が相対的にずれることがなく、内部回路において常に正
確な入力信号を取り込むことができる。
【００３５】請求項１２，１３に記載の発明によれば、
同期手段によって、第１の増幅器に供給される動作電源
が、第２の増幅器に供給される降圧電源及び昇圧電源と
同期して変化する。そのため、各増幅器の駆動能力が同
期して同方向に変化し、この結果、各増幅器の動作遅延
時間が同期して同方向に変化する。従って、第１の増幅
器で増幅されたクロック信号と、第２の増幅器で増幅さ
れた入力信号の位相が相対的にずれることがなく、内部
回路において常に正確な入力信号を取り込むことができ
る。
同期手段によって、第１の増幅器に供給される動作電源
が、第２の増幅器に供給される降圧電源及び昇圧電源と
同期して変化する。そのため、各増幅器の駆動能力が同
期して同方向に変化し、この結果、各増幅器の動作遅延
時間が同期して同方向に変化する。従って、第１の増幅
器で増幅されたクロック信号と、第２の増幅器で増幅さ
れた入力信号の位相が相対的にずれることがなく、内部
回路において常に正確な入力信号を取り込むことができ
る。
【００３６】
【発明の実施の形態】（第１の実施の形態）以下、本発
明を具体化した第１の実施の形態を図２及び図３に従っ
て説明する。図２は、本実施の形態の入力回路１０を示
す。入力回路１０は、第１及び第２の差動増幅器１１，
１２と、ラッチ回路としてのＤフリップフロップ回路１
３とから構成される。
明を具体化した第１の実施の形態を図２及び図３に従っ
て説明する。図２は、本実施の形態の入力回路１０を示
す。入力回路１０は、第１及び第２の差動増幅器１１，
１２と、ラッチ回路としてのＤフリップフロップ回路１
３とから構成される。
【００３７】第１の差動増幅器１１は、具体的にＰチャ
ネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ
とする）ＴP1，ＴP2と、ＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳトランジスタとする）ＴN1〜ＴN3とか
ら構成される。
ネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ
とする）ＴP1，ＴP2と、ＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳトランジスタとする）ＴN1〜ＴN3とか
ら構成される。
【００３８】ＰＭＯＳトランジスタＴP1，ＴP2は、その
ソースに高電位側電源Ｖddがそれぞれ供給され、そのド
レインがＮＭＯＳトランジスタＴN1，ＴN2のドレインに
それぞれ接続される。ＮＭＯＳトランジスタＴN1，ＴN2
のソースはノードＮ１で接続され、このノードＮ１には
ＮＭＯＳトランジスタＴN3を介して、図示しない降圧回
路にて低電位側電源Ｖssを降圧した降圧電源Ｖssi が供
給される。
ソースに高電位側電源Ｖddがそれぞれ供給され、そのド
レインがＮＭＯＳトランジスタＴN1，ＴN2のドレインに
それぞれ接続される。ＮＭＯＳトランジスタＴN1，ＴN2
のソースはノードＮ１で接続され、このノードＮ１には
ＮＭＯＳトランジスタＴN3を介して、図示しない降圧回
路にて低電位側電源Ｖssを降圧した降圧電源Ｖssi が供
給される。
【００３９】前記ＰＭＯＳトランジスタＴP1，ＴP2は、
カレントミラー回路１１ａを構成している。即ち、ＰＭ
ＯＳトランジスタＴP1，ＴP2は、そのゲートが互いに接
続されるとともに、ＰＭＯＳトランジスタＴP2のドレイ
ンに接続される。
カレントミラー回路１１ａを構成している。即ち、ＰＭ
ＯＳトランジスタＴP1，ＴP2は、そのゲートが互いに接
続されるとともに、ＰＭＯＳトランジスタＴP2のドレイ
ンに接続される。
【００４０】前記ＮＭＯＳトランジスタＴN1のゲートに
は基準電圧Ｖref が入力され、ＮＭＯＳトランジスタＴ
N2のゲートには外部クロック信号ＥＸＣＬＫが入力され
る。又、前記ＮＭＯＳトランジスタＴN3のゲートには、
第１の差動増幅器１１を活性又は非活性状態に切り替え
るイネーブル信号ＣＬＫｅｎｚが入力される。そして、
ＰＭＯＳトランジスタＴP1及びＮＭＯＳトランジスタＴ
N1のドレイン、即ちノードＮ２ではクロック信号ＣＬＫ
が生成され、そのクロック信号ＣＬＫはＤフリップフロ
ップ回路１３のクロック入力端子Ｔに出力される。
は基準電圧Ｖref が入力され、ＮＭＯＳトランジスタＴ
N2のゲートには外部クロック信号ＥＸＣＬＫが入力され
る。又、前記ＮＭＯＳトランジスタＴN3のゲートには、
第１の差動増幅器１１を活性又は非活性状態に切り替え
るイネーブル信号ＣＬＫｅｎｚが入力される。そして、
ＰＭＯＳトランジスタＴP1及びＮＭＯＳトランジスタＴ
N1のドレイン、即ちノードＮ２ではクロック信号ＣＬＫ
が生成され、そのクロック信号ＣＬＫはＤフリップフロ
ップ回路１３のクロック入力端子Ｔに出力される。
【００４１】このような第１の差動増幅器１１では、Ｈ
レベルのイネーブル信号ＣＬＫｅｎｚによってＮＭＯＳ
トランジスタＴN3がオンされて活性化される。そして、
外部クロック信号ＥＸＣＬＫが立ち上がり、その信号Ｅ
ＸＣＬＫレベルが基準電圧Ｖref より高くなると、ＮＭ
ＯＳトランジスタＴN2の駆動能力がＮＭＯＳトランジス
タＴN1に対して高くなる。即ち、ＮＭＯＳトランジスタ
ＴN2のドレイン電流がＮＭＯＳトランジスタＴN1に対し
て増加し、ＰＭＯＳトランジスタＴP1，ＴP2の駆動能力
が高められる。すると、ノードＮ１の電位が上昇してＮ
ＭＯＳトランジスタＴN1がオフし、ノードＮ２の電位が
高電位側電源Ｖddレベル近傍まで上昇する。
レベルのイネーブル信号ＣＬＫｅｎｚによってＮＭＯＳ
トランジスタＴN3がオンされて活性化される。そして、
外部クロック信号ＥＸＣＬＫが立ち上がり、その信号Ｅ
ＸＣＬＫレベルが基準電圧Ｖref より高くなると、ＮＭ
ＯＳトランジスタＴN2の駆動能力がＮＭＯＳトランジス
タＴN1に対して高くなる。即ち、ＮＭＯＳトランジスタ
ＴN2のドレイン電流がＮＭＯＳトランジスタＴN1に対し
て増加し、ＰＭＯＳトランジスタＴP1，ＴP2の駆動能力
が高められる。すると、ノードＮ１の電位が上昇してＮ
ＭＯＳトランジスタＴN1がオフし、ノードＮ２の電位が
高電位側電源Ｖddレベル近傍まで上昇する。
【００４２】一方、外部クロック信号ＥＸＣＬＫが立ち
下がり、その信号ＥＸＣＬＫレベルが基準電圧Ｖref よ
り低くなると、ＮＭＯＳトランジスタＴN2の駆動能力が
ＮＭＯＳトランジスタＴN1に対して低くなる。即ち、Ｎ
ＭＯＳトランジスタＴN2のドレイン電流がＮＭＯＳトラ
ンジスタＴN1に対して減少し、ＰＭＯＳトランジスタＴ
P1，ＴP2の駆動能力が低くされる。すると、ノードＮ１
の電位が下降し、ノードＮ２の電位が降圧電源Ｖssi レ
ベル近傍まで下降する。
下がり、その信号ＥＸＣＬＫレベルが基準電圧Ｖref よ
り低くなると、ＮＭＯＳトランジスタＴN2の駆動能力が
ＮＭＯＳトランジスタＴN1に対して低くなる。即ち、Ｎ
ＭＯＳトランジスタＴN2のドレイン電流がＮＭＯＳトラ
ンジスタＴN1に対して減少し、ＰＭＯＳトランジスタＴ
P1，ＴP2の駆動能力が低くされる。すると、ノードＮ１
の電位が下降し、ノードＮ２の電位が降圧電源Ｖssi レ
ベル近傍まで下降する。
【００４３】つまり、第１の差動増幅器１１は、図３に
示すように小振幅の外部クロック信号ＥＸＣＬＫを、基
準電圧Ｖref をしきい値として増幅して、電源Ｖdd，Ｖ
ssiの電位差に等しい振幅を備えたクロック信号ＣＬＫ
としてＤフリップフロップ回路１３のクロック入力端子
Ｔに出力する。尚、本実施の形態では、第１の差動増幅
器１１で増幅したクロック信号ＣＬＫをＤフリップフロ
ップ回路１３以外の後段の回路（図示しない）にも供給
している。
示すように小振幅の外部クロック信号ＥＸＣＬＫを、基
準電圧Ｖref をしきい値として増幅して、電源Ｖdd，Ｖ
ssiの電位差に等しい振幅を備えたクロック信号ＣＬＫ
としてＤフリップフロップ回路１３のクロック入力端子
Ｔに出力する。尚、本実施の形態では、第１の差動増幅
器１１で増幅したクロック信号ＣＬＫをＤフリップフロ
ップ回路１３以外の後段の回路（図示しない）にも供給
している。
【００４４】第２の差動増幅器１２は、具体的にＰＭＯ
ＳトランジスタＴP3，ＴP4と、ＮＭＯＳトランジスタＴ
N4〜ＴN6とからなり、前記第１の差動増幅器１１と同様
に構成される。因みに、ＰＭＯＳトランジスタＴP3，Ｔ
P4は、カレントミラー回路１２ａを構成している。
ＳトランジスタＴP3，ＴP4と、ＮＭＯＳトランジスタＴ
N4〜ＴN6とからなり、前記第１の差動増幅器１１と同様
に構成される。因みに、ＰＭＯＳトランジスタＴP3，Ｔ
P4は、カレントミラー回路１２ａを構成している。
【００４５】前記ＮＭＯＳトランジスタＴN4のゲートに
は基準電圧Ｖref が入力され、ＮＭＯＳトランジスタＴ
N5のゲートには外部入力信号ＥＸｉｎが入力される。
又、前記ＮＭＯＳトランジスタＴN6のゲートには、第２
の差動増幅器１２を活性又は非活性状態に切り替えるイ
ネーブル信号ｅｎｚが入力される。そして、ＰＭＯＳト
ランジスタＴP3及びＮＭＯＳトランジスタＴN4のドレイ
ン、即ちノードＮ４では入力信号ｉｎが生成され、その
入力信号ｉｎはＤフリップフロップ回路１３のデータ入
力端子Ｄに出力される。
は基準電圧Ｖref が入力され、ＮＭＯＳトランジスタＴ
N5のゲートには外部入力信号ＥＸｉｎが入力される。
又、前記ＮＭＯＳトランジスタＴN6のゲートには、第２
の差動増幅器１２を活性又は非活性状態に切り替えるイ
ネーブル信号ｅｎｚが入力される。そして、ＰＭＯＳト
ランジスタＴP3及びＮＭＯＳトランジスタＴN4のドレイ
ン、即ちノードＮ４では入力信号ｉｎが生成され、その
入力信号ｉｎはＤフリップフロップ回路１３のデータ入
力端子Ｄに出力される。
【００４６】このような第２の差動増幅器１２では、Ｈ
レベルのイネーブル信号ｅｎｚによってＮＭＯＳトラン
ジスタＴN6がオンされて活性化される。そして、第２の
差動増幅器１２は、第１の差動増幅器１１と同様に動作
し、図３に示すように小振幅の外部入力信号ＥＸｉｎ
を、基準電圧Ｖref をしきい値として増幅して、電源Ｖ
dd，Ｖssi の電位差に等しい振幅を備えた入力信号ｉｎ
としてＤフリップフロップ回路１３のデータ入力端子Ｄ
に出力する。
レベルのイネーブル信号ｅｎｚによってＮＭＯＳトラン
ジスタＴN6がオンされて活性化される。そして、第２の
差動増幅器１２は、第１の差動増幅器１１と同様に動作
し、図３に示すように小振幅の外部入力信号ＥＸｉｎ
を、基準電圧Ｖref をしきい値として増幅して、電源Ｖ
dd，Ｖssi の電位差に等しい振幅を備えた入力信号ｉｎ
としてＤフリップフロップ回路１３のデータ入力端子Ｄ
に出力する。
【００４７】Ｄフリップフロップ回路１３は、第１の差
動増幅器１１から出力されたクロック信号ＣＬＫの立ち
上がりに基づいて、第２の差動増幅器１２から出力され
た入力信号ｉｎを取り込んでラッチするとともに、その
入力信号ｉｎを出力信号ｏｕｔとして出力端子Ｑから図
示しない後段の回路に出力している。
動増幅器１１から出力されたクロック信号ＣＬＫの立ち
上がりに基づいて、第２の差動増幅器１２から出力され
た入力信号ｉｎを取り込んでラッチするとともに、その
入力信号ｉｎを出力信号ｏｕｔとして出力端子Ｑから図
示しない後段の回路に出力している。
【００４８】このように構成された入力回路１０では、
第１及び第２の差動増幅器１１，１２に共通の電源Ｖd
d，Ｖssi が供給されているので、各差動増幅器１１，
１２の駆動能力に差が生じることはない。従って、図３
に示すように、降圧電源Ｖssiレベルが次第に上昇して
も、第１及び第２の差動増幅器１１，１２の駆動能力が
ともに低下し、この結果、動作遅延時間ｔ１，ｔ２がと
もに長くなる。従って、クロック信号ＣＬＫと入力信号
ｉｎとが相対的にずれることはなく、Ｄフリップフロッ
プ回路１３では常に正確な入力信号ｉｎが取り込まれ
る。
第１及び第２の差動増幅器１１，１２に共通の電源Ｖd
d，Ｖssi が供給されているので、各差動増幅器１１，
１２の駆動能力に差が生じることはない。従って、図３
に示すように、降圧電源Ｖssiレベルが次第に上昇して
も、第１及び第２の差動増幅器１１，１２の駆動能力が
ともに低下し、この結果、動作遅延時間ｔ１，ｔ２がと
もに長くなる。従って、クロック信号ＣＬＫと入力信号
ｉｎとが相対的にずれることはなく、Ｄフリップフロッ
プ回路１３では常に正確な入力信号ｉｎが取り込まれ
る。
【００４９】上記したように、本実施の形態では、以下
に示す特徴がある。 （１）本実施の形態では、第１及び第２の差動増幅器１
１，１２に共通の電源Ｖdd，Ｖssi が供給される。その
ため、各差動増幅器１１，１２の駆動能力に差が生じる
ことがなく、仮に、図３に示すように降圧電源Ｖssi レ
ベルが次第に上昇しても、第１及び第２の差動増幅器１
１，１２の駆動能力がともに低下し、この結果、動作遅
延時間ｔ１，ｔ２がともに長くなる。従って、クロック
信号ＣＬＫと入力信号ｉｎとが相対的にずれることはな
く、Ｄフリップフロップ回路１３において、常に正確な
入力信号ｉｎを取り込むことができる。その結果、入力
回路１０の動作を高速化すべく、外部クロック信号ＥＸ
ＣＬＫ及び外部入力信号ＥＸｉｎの周波数が高くなって
も、入力回路１０の動作を常に安定させることができ
る。
に示す特徴がある。 （１）本実施の形態では、第１及び第２の差動増幅器１
１，１２に共通の電源Ｖdd，Ｖssi が供給される。その
ため、各差動増幅器１１，１２の駆動能力に差が生じる
ことがなく、仮に、図３に示すように降圧電源Ｖssi レ
ベルが次第に上昇しても、第１及び第２の差動増幅器１
１，１２の駆動能力がともに低下し、この結果、動作遅
延時間ｔ１，ｔ２がともに長くなる。従って、クロック
信号ＣＬＫと入力信号ｉｎとが相対的にずれることはな
く、Ｄフリップフロップ回路１３において、常に正確な
入力信号ｉｎを取り込むことができる。その結果、入力
回路１０の動作を高速化すべく、外部クロック信号ＥＸ
ＣＬＫ及び外部入力信号ＥＸｉｎの周波数が高くなって
も、入力回路１０の動作を常に安定させることができ
る。
【００５０】（第２の実施の形態）以下、本発明を具体
化した第２の実施の形態を図４に従って説明する。尚、
説明の便宜上、図２に示す第１の実施の形態と同様の構
成については同一の符号を付してその詳細な説明を省略
する。
化した第２の実施の形態を図４に従って説明する。尚、
説明の便宜上、図２に示す第１の実施の形態と同様の構
成については同一の符号を付してその詳細な説明を省略
する。
【００５１】図４は、本実施の形態の入力回路１０ａを
示す。第１の差動増幅器１１におけるＮＭＯＳトランジ
スタＴN3のソースには、並列に接続された容量Ｃ及び抵
抗Ｒを介して降圧電源Ｖssi が供給される。
示す。第１の差動増幅器１１におけるＮＭＯＳトランジ
スタＴN3のソースには、並列に接続された容量Ｃ及び抵
抗Ｒを介して降圧電源Ｖssi が供給される。
【００５２】このように構成された入力回路１０ａで
は、抵抗Ｒによって、ノードＮ１の電位が降圧電源Ｖss
i レベルより上昇するので、第１の差動増幅器１１の駆
動能力が抑えられる。ここで、この第１の差動増幅器１
１は、第２の差動増幅器１２を非活性状態とするときに
も単独で動作させて、増幅したクロック信号ＣＬＫを前
記後段の回路に供給している。このような場合では、第
１の差動増幅器１１は高い駆動能力を必要としない。従
って、第１の差動増幅器１１の駆動能力を抑えること
で、この差動増幅器１１の消費電力が低減される。
は、抵抗Ｒによって、ノードＮ１の電位が降圧電源Ｖss
i レベルより上昇するので、第１の差動増幅器１１の駆
動能力が抑えられる。ここで、この第１の差動増幅器１
１は、第２の差動増幅器１２を非活性状態とするときに
も単独で動作させて、増幅したクロック信号ＣＬＫを前
記後段の回路に供給している。このような場合では、第
１の差動増幅器１１は高い駆動能力を必要としない。従
って、第１の差動増幅器１１の駆動能力を抑えること
で、この差動増幅器１１の消費電力が低減される。
【００５３】しかも、容量Ｃによって、ノードＮ１の電
位が降圧電源Ｖssi の電圧レベルの変化と同期して変化
する。従って、第１及び第２の差動増幅器１１，１２の
駆動能力が同期して同方向に変化し、この結果、動作遅
延時間ｔ１，ｔ２が同期して同方向に変化する。従っ
て、クロック信号ＣＬＫと入力信号ｉｎとが相対的にず
れることはなく、Ｄフリップフロップ回路１３では常に
正確な入力信号ｉｎが取り込まれる。
位が降圧電源Ｖssi の電圧レベルの変化と同期して変化
する。従って、第１及び第２の差動増幅器１１，１２の
駆動能力が同期して同方向に変化し、この結果、動作遅
延時間ｔ１，ｔ２が同期して同方向に変化する。従っ
て、クロック信号ＣＬＫと入力信号ｉｎとが相対的にず
れることはなく、Ｄフリップフロップ回路１３では常に
正確な入力信号ｉｎが取り込まれる。
【００５４】上記したように、本実施の形態では、以下
に示す特徴がある。 （１）本実施の形態では、ＮＭＯＳトランジスタＴN3の
ソースに対して、並列に接続された容量Ｃ及び抵抗Ｒを
介して降圧電源Ｖssi を供給した。すると、容量Ｃによ
って、ノードＮ１の電位が降圧電源Ｖssi の電圧レベル
の変化と同期して変化する。そのため、各差動増幅器１
１，１２の駆動能力が同期して同方向に変化し、この結
果、動作遅延時間ｔ１，ｔ２が同期して同方向に変化す
る。従って、クロック信号ＣＬＫと入力信号ｉｎとが相
対的にずれることはなく、Ｄフリップフロップ回路１３
では常に正確な入力信号ｉｎを取り込むことができる。
その結果、入力回路１０ａの動作を高速化すべく、外部
クロック信号ＥＸＣＬＫ及び外部入力信号ＥＸｉｎの周
波数が高くなっても、入力回路１０ａの動作を常に安定
させることができる。
に示す特徴がある。 （１）本実施の形態では、ＮＭＯＳトランジスタＴN3の
ソースに対して、並列に接続された容量Ｃ及び抵抗Ｒを
介して降圧電源Ｖssi を供給した。すると、容量Ｃによ
って、ノードＮ１の電位が降圧電源Ｖssi の電圧レベル
の変化と同期して変化する。そのため、各差動増幅器１
１，１２の駆動能力が同期して同方向に変化し、この結
果、動作遅延時間ｔ１，ｔ２が同期して同方向に変化す
る。従って、クロック信号ＣＬＫと入力信号ｉｎとが相
対的にずれることはなく、Ｄフリップフロップ回路１３
では常に正確な入力信号ｉｎを取り込むことができる。
その結果、入力回路１０ａの動作を高速化すべく、外部
クロック信号ＥＸＣＬＫ及び外部入力信号ＥＸｉｎの周
波数が高くなっても、入力回路１０ａの動作を常に安定
させることができる。
【００５５】（２）しかも、抵抗Ｒによって、ノードＮ
１の電位が降圧電源Ｖssi レベルより上昇するので、第
１の差動増幅器１１の駆動能力を抑えることができる。
従って、第１の差動増幅器１１の消費電力を低減するこ
とができる。
１の電位が降圧電源Ｖssi レベルより上昇するので、第
１の差動増幅器１１の駆動能力を抑えることができる。
従って、第１の差動増幅器１１の消費電力を低減するこ
とができる。
【００５６】（第３の実施の形態）以下、本発明を具体
化した第３の実施の形態を図５に従って説明する。尚、
説明の便宜上、図２に示す第１の実施の形態と同様の構
成については同一の符号を付してその詳細な説明を省略
する。
化した第３の実施の形態を図５に従って説明する。尚、
説明の便宜上、図２に示す第１の実施の形態と同様の構
成については同一の符号を付してその詳細な説明を省略
する。
【００５７】図５は、本実施の形態の入力回路１０ｂを
示す。第１の差動増幅器１１におけるＮＭＯＳトランジ
スタＴN3のソースには、容量Ｃを介して降圧電源Ｖssi
が供給されるとともに、抵抗Ｒを介して低電位側電源Ｖ
ssが供給される。
示す。第１の差動増幅器１１におけるＮＭＯＳトランジ
スタＴN3のソースには、容量Ｃを介して降圧電源Ｖssi
が供給されるとともに、抵抗Ｒを介して低電位側電源Ｖ
ssが供給される。
【００５８】このように構成された入力回路１０ｂで
は、ノードＮ１に対して降圧電源Ｖssi より電圧レベル
の高い低電位側電源Ｖssが供給されるので、第１の差動
増幅器１１の駆動能力が抑えられる。ここで、この第１
の差動増幅器１１は、第２の差動増幅器１２を非活性状
態とするときにも単独で動作させて、増幅したクロック
信号ＣＬＫを前記後段の回路に供給している。このよう
な場合では、第１の差動増幅器１１は高い駆動能力を必
要としない。従って、第１の差動増幅器１１の駆動能力
を抑えることで、この差動増幅器１１の消費電力が低減
される。
は、ノードＮ１に対して降圧電源Ｖssi より電圧レベル
の高い低電位側電源Ｖssが供給されるので、第１の差動
増幅器１１の駆動能力が抑えられる。ここで、この第１
の差動増幅器１１は、第２の差動増幅器１２を非活性状
態とするときにも単独で動作させて、増幅したクロック
信号ＣＬＫを前記後段の回路に供給している。このよう
な場合では、第１の差動増幅器１１は高い駆動能力を必
要としない。従って、第１の差動増幅器１１の駆動能力
を抑えることで、この差動増幅器１１の消費電力が低減
される。
【００５９】しかも、容量Ｃによって、ノードＮ１の電
位が降圧電源Ｖssi の電圧レベルの変化と同期して変化
する。従って、第１及び第２の差動増幅器１１，１２の
駆動能力が同期して同方向に変化し、この結果、動作遅
延時間ｔ１，ｔ２が同期して同方向に変化する。従っ
て、クロック信号ＣＬＫと入力信号ｉｎとが相対的にず
れることはなく、Ｄフリップフロップ回路１３では常に
正確な入力信号ｉｎが取り込まれる。
位が降圧電源Ｖssi の電圧レベルの変化と同期して変化
する。従って、第１及び第２の差動増幅器１１，１２の
駆動能力が同期して同方向に変化し、この結果、動作遅
延時間ｔ１，ｔ２が同期して同方向に変化する。従っ
て、クロック信号ＣＬＫと入力信号ｉｎとが相対的にず
れることはなく、Ｄフリップフロップ回路１３では常に
正確な入力信号ｉｎが取り込まれる。
【００６０】上記したように、本実施の形態では、以下
に示す特徴がある。 （１）本実施の形態では、ＮＭＯＳトランジスタＴN3の
ソースに対して、容量Ｃを介して降圧電源Ｖssi を供給
するとともに、抵抗Ｒを介して低電位側電源Ｖssを供給
した。すると、容量Ｃによって、ノードＮ１の電位が降
圧電源Ｖssi の電圧レベルの変化と同期して変化する。
そのため、各差動増幅器１１，１２の駆動能力が同期し
て同方向に変化し、この結果、動作遅延時間ｔ１，ｔ２
が同期して同方向に変化する。従って、クロック信号Ｃ
ＬＫと入力信号ｉｎとが相対的にずれることはなく、Ｄ
フリップフロップ回路１３では常に正確な入力信号ｉｎ
を取り込むことができる。その結果、入力回路１０ｂの
動作を高速化すべく、外部クロック信号ＥＸＣＬＫ及び
外部入力信号ＥＸｉｎの周波数が高くなっても、入力回
路１０ｂの動作を常に安定させることができる。
に示す特徴がある。 （１）本実施の形態では、ＮＭＯＳトランジスタＴN3の
ソースに対して、容量Ｃを介して降圧電源Ｖssi を供給
するとともに、抵抗Ｒを介して低電位側電源Ｖssを供給
した。すると、容量Ｃによって、ノードＮ１の電位が降
圧電源Ｖssi の電圧レベルの変化と同期して変化する。
そのため、各差動増幅器１１，１２の駆動能力が同期し
て同方向に変化し、この結果、動作遅延時間ｔ１，ｔ２
が同期して同方向に変化する。従って、クロック信号Ｃ
ＬＫと入力信号ｉｎとが相対的にずれることはなく、Ｄ
フリップフロップ回路１３では常に正確な入力信号ｉｎ
を取り込むことができる。その結果、入力回路１０ｂの
動作を高速化すべく、外部クロック信号ＥＸＣＬＫ及び
外部入力信号ＥＸｉｎの周波数が高くなっても、入力回
路１０ｂの動作を常に安定させることができる。
【００６１】（２）しかも、ノードＮ１に対して降圧電
源Ｖssi より電圧レベルの高い低電位側電源Ｖssが供給
されるので、第１の差動増幅器１１の駆動能力を抑える
ことができる。従って、第１の差動増幅器１１の消費電
力を低減することができる。
源Ｖssi より電圧レベルの高い低電位側電源Ｖssが供給
されるので、第１の差動増幅器１１の駆動能力を抑える
ことができる。従って、第１の差動増幅器１１の消費電
力を低減することができる。
【００６２】（第４の実施の形態）以下、本発明を具体
化した第４の実施の形態を図６に従って説明する。尚、
説明の便宜上、図２に示す第１の実施の形態と同様の構
成については同一の符号を付してその詳細な説明を省略
する。
化した第４の実施の形態を図６に従って説明する。尚、
説明の便宜上、図２に示す第１の実施の形態と同様の構
成については同一の符号を付してその詳細な説明を省略
する。
【００６３】図６は、本実施の形態の入力回路１０ｃを
示す。第１の差動増幅器１１におけるノードＮ１には、
ＮＭＯＳトランジスタＴN7を介して低電位側電源Ｖssが
供給される。このＮＭＯＳトランジスタＴN7のゲートに
は、ＮＭＯＳトランジスタＴN3のゲートに入力されるイ
ネーブル信号ＣＬＫｅｎｚがインバータ回路１４を介し
て入力される。つまり、ＮＭＯＳトランジスタＴN3，Ｔ
N7は相補的に動作する。
示す。第１の差動増幅器１１におけるノードＮ１には、
ＮＭＯＳトランジスタＴN7を介して低電位側電源Ｖssが
供給される。このＮＭＯＳトランジスタＴN7のゲートに
は、ＮＭＯＳトランジスタＴN3のゲートに入力されるイ
ネーブル信号ＣＬＫｅｎｚがインバータ回路１４を介し
て入力される。つまり、ＮＭＯＳトランジスタＴN3，Ｔ
N7は相補的に動作する。
【００６４】このように構成された入力回路１０ｃで
は、Ｈレベルのイネーブル信号ｅｎｚ，ＣＬＫｅｎｚが
入力されると、第１及び第２の差動増幅器１１，１２の
各ノードＮ１，Ｎ３に降圧電源Ｖssi が供給される。従
って、本実施の形態の入力回路１０ｃは、前記第１の実
施の形態と同様に動作する。
は、Ｈレベルのイネーブル信号ｅｎｚ，ＣＬＫｅｎｚが
入力されると、第１及び第２の差動増幅器１１，１２の
各ノードＮ１，Ｎ３に降圧電源Ｖssi が供給される。従
って、本実施の形態の入力回路１０ｃは、前記第１の実
施の形態と同様に動作する。
【００６５】一方、Ｌレベルのイネーブル信号ｅｎｚ，
ＣＬＫｅｎｚが入力されると、第２の差動増幅器１２が
非活性状態となるとともに、第１の差動増幅器１１のＮ
ＭＯＳトランジスタＴN7がオン、ＮＭＯＳトランジスタ
ＴN3がオフされ、ノードＮ１に低電位側電源Ｖssが供給
される。従って、第１の差動増幅器１１は、通常の電源
Ｖdd，Ｖssに基づいて外部クロック信号ＥＸＣＬＫを増
幅したクロック信号ＣＬＫを生成し、前記後段の回路
（図示しない）に供給する。
ＣＬＫｅｎｚが入力されると、第２の差動増幅器１２が
非活性状態となるとともに、第１の差動増幅器１１のＮ
ＭＯＳトランジスタＴN7がオン、ＮＭＯＳトランジスタ
ＴN3がオフされ、ノードＮ１に低電位側電源Ｖssが供給
される。従って、第１の差動増幅器１１は、通常の電源
Ｖdd，Ｖssに基づいて外部クロック信号ＥＸＣＬＫを増
幅したクロック信号ＣＬＫを生成し、前記後段の回路
（図示しない）に供給する。
【００６６】このような場合では、第１の差動増幅器１
１は高い駆動能力を必要としないため、その動作電源を
降圧電源Ｖssi からその降圧電源Ｖssi より電圧レベル
の高い低電位側電源Ｖssに切り替えて、第１の差動増幅
器１１の駆動能力を抑えている。従って、第１の差動増
幅器１１の駆動能力を抑えることで、この差動増幅器１
１の消費電力が低減される。
１は高い駆動能力を必要としないため、その動作電源を
降圧電源Ｖssi からその降圧電源Ｖssi より電圧レベル
の高い低電位側電源Ｖssに切り替えて、第１の差動増幅
器１１の駆動能力を抑えている。従って、第１の差動増
幅器１１の駆動能力を抑えることで、この差動増幅器１
１の消費電力が低減される。
【００６７】上記したように、本実施の形態では、以下
に示す特徴がある。 （１）本実施の形態の入力回路１０ｃは、Ｈレベルのイ
ネーブル信号ｅｎｚ，ＣＬＫｅｎｚが入力されると、第
１の実施の形態の入力回路１０と同様に動作する。従っ
て、第１の実施の形態の（１）と同様の効果がある。
に示す特徴がある。 （１）本実施の形態の入力回路１０ｃは、Ｈレベルのイ
ネーブル信号ｅｎｚ，ＣＬＫｅｎｚが入力されると、第
１の実施の形態の入力回路１０と同様に動作する。従っ
て、第１の実施の形態の（１）と同様の効果がある。
【００６８】（２）しかも、第１の差動増幅器１１で増
幅したクロック信号ＣＬＫがＤフリップフロップ回路１
３で必要ないとき（第２の差動増幅器１２が非活性状態
のとき）、第１の差動増幅器１１は通常の電源Ｖdd，Ｖ
ssに基づいて外部クロック信号ＥＸＣＬＫを増幅したク
ロック信号ＣＬＫを生成する。従って、このような場合
では、第１の差動増幅器１１の駆動能力を抑えることが
できる。その結果、第１の差動増幅器１１の消費電力を
低減することができる。
幅したクロック信号ＣＬＫがＤフリップフロップ回路１
３で必要ないとき（第２の差動増幅器１２が非活性状態
のとき）、第１の差動増幅器１１は通常の電源Ｖdd，Ｖ
ssに基づいて外部クロック信号ＥＸＣＬＫを増幅したク
ロック信号ＣＬＫを生成する。従って、このような場合
では、第１の差動増幅器１１の駆動能力を抑えることが
できる。その結果、第１の差動増幅器１１の消費電力を
低減することができる。
【００６９】（第５の実施の形態）以下、本発明を具体
化した第５の実施の形態を図７に従って説明する。尚、
説明の便宜上、図２に示す第１の実施の形態と同様の構
成については同一の符号を付してその詳細な説明を省略
する。
化した第５の実施の形態を図７に従って説明する。尚、
説明の便宜上、図２に示す第１の実施の形態と同様の構
成については同一の符号を付してその詳細な説明を省略
する。
【００７０】図７は、本実施の形態の入力回路１０ｄを
示す。本実施の形態では、第３の差動増幅器１５が付加
されている。この第３の差動増幅器１５は外部クロック
信号ＥＸＣＬＫを増幅したクロック信号ＣＬＫを生成す
る。そして、本実施の形態では、第１及び第３の差動増
幅器１１，１５で増幅したクロック信号ＣＬＫをＤフリ
ップフロップ回路１３と、該回路１３以外の後段の回路
（図示しない）に供給している。
示す。本実施の形態では、第３の差動増幅器１５が付加
されている。この第３の差動増幅器１５は外部クロック
信号ＥＸＣＬＫを増幅したクロック信号ＣＬＫを生成す
る。そして、本実施の形態では、第１及び第３の差動増
幅器１１，１５で増幅したクロック信号ＣＬＫをＤフリ
ップフロップ回路１３と、該回路１３以外の後段の回路
（図示しない）に供給している。
【００７１】第１の差動増幅器１１のノードＮ２と、Ｄ
フリップフロップ回路１３のクロック入力端子Ｔとの間
には、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ
からなる第１の転送ゲートＴｇ１が介在されている。第
１の転送ゲートＴｇ１のＮＭＯＳトランジスタのゲート
にはイネーブル信号ＣＬＫｅｎｚが入力され、そのＰＭ
ＯＳトランジスタのゲートにはイネーブル信号ＣＬＫｅ
ｎｚの反転信号ＣＬＫｅｎｚバーが入力される。
フリップフロップ回路１３のクロック入力端子Ｔとの間
には、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ
からなる第１の転送ゲートＴｇ１が介在されている。第
１の転送ゲートＴｇ１のＮＭＯＳトランジスタのゲート
にはイネーブル信号ＣＬＫｅｎｚが入力され、そのＰＭ
ＯＳトランジスタのゲートにはイネーブル信号ＣＬＫｅ
ｎｚの反転信号ＣＬＫｅｎｚバーが入力される。
【００７２】このような第１の差動増幅器１１では、Ｈ
レベルのイネーブル信号ＣＬＫｅｎｚによって活性化さ
れ、ノードＮ２からクロック信号ＣＬＫが出力される。
このとき、第１の転送ゲートＴｇ１はＨレベルのイネー
ブル信号ＣＬＫｅｎｚによって導通状態となり、ノード
Ｎ２からのクロック信号ＣＬＫはＤフリップフロップ回
路１３と、該回路１３以外の後段の回路に供給される。
レベルのイネーブル信号ＣＬＫｅｎｚによって活性化さ
れ、ノードＮ２からクロック信号ＣＬＫが出力される。
このとき、第１の転送ゲートＴｇ１はＨレベルのイネー
ブル信号ＣＬＫｅｎｚによって導通状態となり、ノード
Ｎ２からのクロック信号ＣＬＫはＤフリップフロップ回
路１３と、該回路１３以外の後段の回路に供給される。
【００７３】一方、第１の転送ゲートＴｇ１と前記クロ
ック入力端子Ｔとの間のノードＮ５には、第３の差動増
幅器１５が接続される。この第３の差動増幅器１５は、
具体的にＰＭＯＳトランジスタＴP5，ＴP6と、ＮＭＯＳ
トランジスタＴN8〜ＴN10 とからなり、前記第１の差動
増幅器１１と同様に構成される。因みに、ＰＭＯＳトラ
ンジスタＴP5，ＴP6は、カレントミラー回路１５ａを構
成している。そして、ＮＭＯＳトランジスタＴN10 のソ
ースには低電位側電源Ｖssが供給される。又、ＮＭＯＳ
トランジスタＴN10 のゲートには、前記反転信号ＣＬＫ
ｅｎｚバーが入力される。
ック入力端子Ｔとの間のノードＮ５には、第３の差動増
幅器１５が接続される。この第３の差動増幅器１５は、
具体的にＰＭＯＳトランジスタＴP5，ＴP6と、ＮＭＯＳ
トランジスタＴN8〜ＴN10 とからなり、前記第１の差動
増幅器１１と同様に構成される。因みに、ＰＭＯＳトラ
ンジスタＴP5，ＴP6は、カレントミラー回路１５ａを構
成している。そして、ＮＭＯＳトランジスタＴN10 のソ
ースには低電位側電源Ｖssが供給される。又、ＮＭＯＳ
トランジスタＴN10 のゲートには、前記反転信号ＣＬＫ
ｅｎｚバーが入力される。
【００７４】又、クロック信号ＣＬＫが出力されるノー
ドＮ７と、前記ノードＮ５との間には、ＮＭＯＳトラン
ジスタ及びＰＭＯＳトランジスタからなる第２の転送ゲ
ートＴｇ２が介在されている。第２の転送ゲートＴｇ２
のＮＭＯＳトランジスタのゲートにはイネーブル信号Ｃ
ＬＫｅｎｚの反転信号ＣＬＫｅｎｚバーが入力され、そ
のＰＭＯＳトランジスタのゲートにはイネーブル信号Ｃ
ＬＫｅｎｚが入力される。
ドＮ７と、前記ノードＮ５との間には、ＮＭＯＳトラン
ジスタ及びＰＭＯＳトランジスタからなる第２の転送ゲ
ートＴｇ２が介在されている。第２の転送ゲートＴｇ２
のＮＭＯＳトランジスタのゲートにはイネーブル信号Ｃ
ＬＫｅｎｚの反転信号ＣＬＫｅｎｚバーが入力され、そ
のＰＭＯＳトランジスタのゲートにはイネーブル信号Ｃ
ＬＫｅｎｚが入力される。
【００７５】このような第３の差動増幅器１５では、Ｈ
レベルの反転信号ＣＬＫｅｎｚバー、即ちＬレベルのイ
ネーブル信号ＣＬＫｅｎｚによってＮＭＯＳトランジス
タＴN10 がオンされて活性化される。
レベルの反転信号ＣＬＫｅｎｚバー、即ちＬレベルのイ
ネーブル信号ＣＬＫｅｎｚによってＮＭＯＳトランジス
タＴN10 がオンされて活性化される。
【００７６】そして、第３の差動増幅器１５は、第１の
差動増幅器１１と相補的に動作し、小振幅の外部クロッ
ク信号ＥＸＣＬＫを、基準電圧Ｖref をしきい値として
増幅して電源Ｖdd，Ｖssの電位差に等しい振幅を備えた
クロック信号ＣＬＫとしてＤフリップフロップ回路１３
のデータ入力端子Ｄと、該回路１３以外の後段の回路に
供給する。
差動増幅器１１と相補的に動作し、小振幅の外部クロッ
ク信号ＥＸＣＬＫを、基準電圧Ｖref をしきい値として
増幅して電源Ｖdd，Ｖssの電位差に等しい振幅を備えた
クロック信号ＣＬＫとしてＤフリップフロップ回路１３
のデータ入力端子Ｄと、該回路１３以外の後段の回路に
供給する。
【００７７】このように構成された入力回路１０ｄで
は、Ｈレベルのイネーブル信号ｅｎｚ，ＣＬＫｅｎｚが
入力されると、第１及び第２の差動増幅器１１，１２が
活性化され、第３の差動増幅器１５が非活性化される。
従って、本実施の形態の入力回路１０ｄは第１及び第２
の差動増幅器１１，１２によって、前記第１の実施の形
態と同様に動作する。一方、Ｌレベルのイネーブル信号
ｅｎｚ，ＣＬＫｅｎｚが入力されると、第１及び第２の
差動増幅器１１，１２が非活性化されるとともに、第３
の差動増幅器１５が活性化される。従って、第３の差動
増幅器１５は、通常の電源Ｖdd，Ｖssに基づいて外部ク
ロック信号ＥＸＣＬＫを増幅したクロック信号ＣＬＫを
生成し、前記後段の回路に供給する。
は、Ｈレベルのイネーブル信号ｅｎｚ，ＣＬＫｅｎｚが
入力されると、第１及び第２の差動増幅器１１，１２が
活性化され、第３の差動増幅器１５が非活性化される。
従って、本実施の形態の入力回路１０ｄは第１及び第２
の差動増幅器１１，１２によって、前記第１の実施の形
態と同様に動作する。一方、Ｌレベルのイネーブル信号
ｅｎｚ，ＣＬＫｅｎｚが入力されると、第１及び第２の
差動増幅器１１，１２が非活性化されるとともに、第３
の差動増幅器１５が活性化される。従って、第３の差動
増幅器１５は、通常の電源Ｖdd，Ｖssに基づいて外部ク
ロック信号ＥＸＣＬＫを増幅したクロック信号ＣＬＫを
生成し、前記後段の回路に供給する。
【００７８】このような場合では、高い駆動能力の第１
の差動増幅器１１を必要としないため、その動作電源を
電源Ｖdd，Ｖssとして駆動能力を抑えた第３の差動増幅
器１５に切り替えられる。従って、入力回路１０ｄの消
費電力が低減される。
の差動増幅器１１を必要としないため、その動作電源を
電源Ｖdd，Ｖssとして駆動能力を抑えた第３の差動増幅
器１５に切り替えられる。従って、入力回路１０ｄの消
費電力が低減される。
【００７９】上記したように、本実施の形態では、以下
に示す特徴がある。 （１）本実施の形態の入力回路１０ｄは、Ｈレベルのイ
ネーブル信号ｅｎｚ，ＣＬＫｅｎｚが入力されると、第
１の実施の形態の入力回路１０と同様に動作する。従っ
て、第１の実施の形態の（１）と同様の効果がある。
に示す特徴がある。 （１）本実施の形態の入力回路１０ｄは、Ｈレベルのイ
ネーブル信号ｅｎｚ，ＣＬＫｅｎｚが入力されると、第
１の実施の形態の入力回路１０と同様に動作する。従っ
て、第１の実施の形態の（１）と同様の効果がある。
【００８０】（２）しかも、第１の差動増幅器１１で増
幅したクロック信号ＣＬＫがＤフリップフロップ回路１
３で必要ないとき（第２の差動増幅器１２が非活性状態
のとき）、その動作電源を電源Ｖdd，Ｖssとして駆動能
力を抑えた第３の差動増幅器１５に切り替えられる。従
って、入力回路１０ｄの消費電力を低減することができ
る。
幅したクロック信号ＣＬＫがＤフリップフロップ回路１
３で必要ないとき（第２の差動増幅器１２が非活性状態
のとき）、その動作電源を電源Ｖdd，Ｖssとして駆動能
力を抑えた第３の差動増幅器１５に切り替えられる。従
って、入力回路１０ｄの消費電力を低減することができ
る。
【００８１】（３）又、第１及び第３の差動増幅器１
１，１５が別回路であるため、その駆動能力の調整を容
易に行うことができる。 （第６の実施の形態）以下、本発明を具体化した第６の
実施の形態を図８に従って説明する。尚、説明の便宜
上、図７に示す第５の実施の形態と同様の構成について
は同一の符号を付してその詳細な説明を省略する。
１，１５が別回路であるため、その駆動能力の調整を容
易に行うことができる。 （第６の実施の形態）以下、本発明を具体化した第６の
実施の形態を図８に従って説明する。尚、説明の便宜
上、図７に示す第５の実施の形態と同様の構成について
は同一の符号を付してその詳細な説明を省略する。
【００８２】図８は、本実施の形態の入力回路１０ｅを
示す。本実施の形態では、第３の差動増幅器１５のカレ
ントミラー回路１５ａを構成するＰＭＯＳトランジスタ
ＴP5，ＴP6が省略され、第１の差動増幅器１１のＰＭＯ
ＳトランジスタＴP1，ＴP2からなるカレントミラー回路
１１ａと共通化される。このように構成しても、本実施
の形態の入力回路１０ｅは、前記第５の実施の形態と同
様に動作する。
示す。本実施の形態では、第３の差動増幅器１５のカレ
ントミラー回路１５ａを構成するＰＭＯＳトランジスタ
ＴP5，ＴP6が省略され、第１の差動増幅器１１のＰＭＯ
ＳトランジスタＴP1，ＴP2からなるカレントミラー回路
１１ａと共通化される。このように構成しても、本実施
の形態の入力回路１０ｅは、前記第５の実施の形態と同
様に動作する。
【００８３】上記したように、本実施の形態では、以下
に示す特徴がある。 （１）本実施の形態の入力回路１０ｅは、Ｈレベルのイ
ネーブル信号ｅｎｚ，ＣＬＫｅｎｚが入力されると、第
５の実施の形態の入力回路１０ｅと同様に動作する。従
って、第５の実施の形態の（１）と同様の効果がある。
に示す特徴がある。 （１）本実施の形態の入力回路１０ｅは、Ｈレベルのイ
ネーブル信号ｅｎｚ，ＣＬＫｅｎｚが入力されると、第
５の実施の形態の入力回路１０ｅと同様に動作する。従
って、第５の実施の形態の（１）と同様の効果がある。
【００８４】（２）しかも、第１の差動増幅器１１で増
幅したクロック信号ＣＬＫがＤフリップフロップ回路１
３で必要ないとき（第２の差動増幅器１２が非活性状態
のとき）、第５の実施の形態と同様に、その動作電源を
電源Ｖdd，Ｖssとして駆動能力を抑えた第３の差動増幅
器１５に切り替えられる。従って、第５の実施の形態と
同様に、入力回路１０ｅの消費電力を低減することがで
きる。
幅したクロック信号ＣＬＫがＤフリップフロップ回路１
３で必要ないとき（第２の差動増幅器１２が非活性状態
のとき）、第５の実施の形態と同様に、その動作電源を
電源Ｖdd，Ｖssとして駆動能力を抑えた第３の差動増幅
器１５に切り替えられる。従って、第５の実施の形態と
同様に、入力回路１０ｅの消費電力を低減することがで
きる。
【００８５】（３）本実施の形態では、第１及び第３の
差動増幅器１１，１５のカレントミラー回路１１ａを共
通化、即ちＰＭＯＳトランジスタＴP5，ＴP6が省略でき
るので、回路面積の増大を抑えることができる。
差動増幅器１１，１５のカレントミラー回路１１ａを共
通化、即ちＰＭＯＳトランジスタＴP5，ＴP6が省略でき
るので、回路面積の増大を抑えることができる。
【００８６】尚、本発明の実施の形態は以下のように変
更してもよい。 ○上記各実施の形態における第１及び第２の増幅器１１
のチップ上のレイアウトにおいて、第１及び第２の差動
増幅器１１，１２とＤフリップフロップ回路１３との間
の配線容量によって、Ｄフリップフロップ回路１３に入
力されるクロック信号ＣＬＫと入力信号ｉｎとの位相の
ずれが、０°又は３６０°の正数倍から１０°以内に収
まるようにする。このようにすれば、Ｄフリップフロッ
プ回路１３において常に正確な入力信号ｉｎを確実に取
り込むことができる。
更してもよい。 ○上記各実施の形態における第１及び第２の増幅器１１
のチップ上のレイアウトにおいて、第１及び第２の差動
増幅器１１，１２とＤフリップフロップ回路１３との間
の配線容量によって、Ｄフリップフロップ回路１３に入
力されるクロック信号ＣＬＫと入力信号ｉｎとの位相の
ずれが、０°又は３６０°の正数倍から１０°以内に収
まるようにする。このようにすれば、Ｄフリップフロッ
プ回路１３において常に正確な入力信号ｉｎを確実に取
り込むことができる。
【００８７】○上記各実施の形態では、第１及び第２の
差動増幅器１１，１２に低電位側電源Ｖssを降圧した降
圧電源Ｖssi を供給したが、各差動増幅器１１，１２に
対して高電位側電源Ｖddを昇圧した昇圧電源を供給する
ようにしてもよい。尚、この場合の回路構成は、上記各
実施の形態における第１及び第２の差動増幅器１１，１
２の回路構成と対照に構成する必要がある。又、各差動
増幅器１１，１２に対して降圧電源Ｖssi 及び昇圧電源
の両方を供給するようにしてもよい。
差動増幅器１１，１２に低電位側電源Ｖssを降圧した降
圧電源Ｖssi を供給したが、各差動増幅器１１，１２に
対して高電位側電源Ｖddを昇圧した昇圧電源を供給する
ようにしてもよい。尚、この場合の回路構成は、上記各
実施の形態における第１及び第２の差動増幅器１１，１
２の回路構成と対照に構成する必要がある。又、各差動
増幅器１１，１２に対して降圧電源Ｖssi 及び昇圧電源
の両方を供給するようにしてもよい。
【００８８】○上記実施の形態では、ラッチ回路として
のＤフリップフロップ回路１３を使用したが、その他の
ラッチ回路を使用してもよい。又、ラッチ回路に限ら
ず、第１の差動増幅器１１で生成されたクロック信号Ｃ
ＬＫに基づいて、第２の差動増幅器１２で生成された入
力信号ｉｎを取り込む内部回路であればよい。
のＤフリップフロップ回路１３を使用したが、その他の
ラッチ回路を使用してもよい。又、ラッチ回路に限ら
ず、第１の差動増幅器１１で生成されたクロック信号Ｃ
ＬＫに基づいて、第２の差動増幅器１２で生成された入
力信号ｉｎを取り込む内部回路であればよい。
【００８９】
【発明の効果】以上詳述したように、本発明によれば、
外部から入力されるクロック信号及び入力信号を増幅す
る増幅器を備えた半導体装置において、各増幅信号の位
相の相対的なずれを防止し得る半導体装置を提供するこ
とができる。
外部から入力されるクロック信号及び入力信号を増幅す
る増幅器を備えた半導体装置において、各増幅信号の位
相の相対的なずれを防止し得る半導体装置を提供するこ
とができる。
【図１】 本発明の原理説明図である。
【図２】 第１の実施の形態の入力回路を示す回路図で
ある。
ある。
【図３】 第１の実施の形態の入力回路の動作を示す波
形図である。
形図である。
【図４】 第２の実施の形態の入力回路を示す回路図で
ある。
ある。
【図５】 第３の実施の形態の入力回路を示す回路図で
ある。
ある。
【図６】 第４の実施の形態の入力回路を示す回路図で
ある。
ある。
【図７】 第５の実施の形態の入力回路を示す回路図で
ある。
ある。
【図８】 第６の実施の形態の入力回路を示す回路図で
ある。
ある。
【図９】 従来の入力回路を示す回路図である。
【図１０】 従来の入力回路の動作を示す波形図であ
る。
る。
１ 第１の増幅器 ２ 第２の増幅器 ３ 内部回路 ４ 同期手段 ＥＸＣＬＫ 外部クロック信号 ＥＸｉｎ 外部入力信号 ＣＬＫ クロック信号 ｉｎ 入力信号 Ｖ１，Ｖ２ 動作電源 Ｖ３，Ｖ４ 内部電源
Claims (13)
- 【請求項１】 動作電源の供給に基づいて、外部クロッ
ク信号を増幅したクロック信号を生成する第１の増幅器
と、 外部電源を昇圧、或いは降圧した内部電源の供給に基づ
いて、外部入力信号を増幅した入力信号を生成する第２
の増幅器と、 前記第１の増幅器で生成されたクロック信号に基づい
て、前記第２の増幅器で生成された入力信号を取り込む
内部回路とを備えた半導体装置であって、 前記第１の増幅器に供給される動作電源を、第２の増幅
器に供給される内部電源と同期して変化させる同期手段
を備えたことを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記同期手段は、前記第２の増幅器に供給した内部電源
を、前記第１の増幅器の動作電源として供給するように
したことを特徴とする半導体装置。 - 【請求項３】 請求項１に記載の半導体装置において、 前記同期手段は、前記第２の増幅器に供給した内部電源
を、並列に接続した抵抗及び容量を介して前記第１の増
幅器に供給するようにしたことを特徴とする半導体装
置。 - 【請求項４】 請求項１に記載の半導体装置において、 前記第１の増幅器には、その動作電源として前記外部電
源が供給されるものであって、 前記同期手段は、前記第１及び第２の増幅器の電源端子
間を容量結合したことを特徴とする半導体装置。 - 【請求項５】 請求項１に記載の半導体装置において、 前記第１の増幅器には、前記同期手段を介して入力され
る動作電源と、外部電源とを切り替える切換回路を備え
るものであって、 その切換回路は、前記内部回路が前記第２の増幅器で生
成された入力信号を取り込むときのみ、前記同期手段を
介して前記第１の増幅器に動作電源を供給するようにし
たことを特徴とする半導体装置。 - 【請求項６】 請求項１に記載の半導体装置において、 外部電源の供給に基づいて、外部クロック信号を増幅し
たクロック信号を生成する第３の増幅器と、 前記第１又は第３の増幅器のいずれか一方を活性化する
活性化回路とを備えるものであって、 その活性化回路は、前記内部回路が前記第２の増幅器で
生成された入力信号を取り込むときのみ、前記第１の増
幅器を活性化するようにしたことを特徴とする半導体装
置。 - 【請求項７】 請求項６に記載の半導体装置において、 前記第１及び第３の増幅器はカレントミラー型増幅器で
あって、その第１及び第３の増幅器のカレントミラー回
路を共通化したことを特徴とする半導体装置。 - 【請求項８】 請求項１に記載の半導体装置において、 前記内部回路は、前記第１の増幅器で生成されたクロッ
ク信号に基づいて、前記第２の増幅器で生成された入力
信号を取り込んでラッチするとともに、その入力信号を
出力信号として出力するラッチ回路であることを特徴と
する半導体装置。 - 【請求項９】 請求項１に記載の半導体装置において、 前記第１及び第２の増幅器と前記内部回路との間の配線
容量によって、内部回路に入力されるクロック信号と入
力信号との位相のずれが、０°又は３６０°の正数倍か
ら１０°以内に収まるように、第１及び第２の増幅器を
レイアウトしたことを特徴とする半導体装置。 - 【請求項１０】 請求項１〜９のいずれかに記載の半導
体装置において、 前記内部電源は、外部電源を降圧した降圧電源であるこ
とを特徴とする半導体装置。 - 【請求項１１】 請求項１〜９のいずれかに記載の半導
体装置において、 前記内部電源は、外部電源を昇圧した昇圧電源であるこ
とを特徴とする半導体装置。 - 【請求項１２】 請求項１〜９のいずれかに記載の半導
体装置において、 前記内部電源は、外部電源を降圧した降圧電源と、外部
電源を昇圧した昇圧電源の両方であることを特徴とする
半導体装置。 - 【請求項１３】 請求項１２に記載の半導体装置におい
て、 第１の増幅器に供給される動作電源を、第２の増幅器に
供給される前記降圧電源及び昇圧電源と同期して変化さ
せる同期手段を備えたことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14124598A JP3733388B2 (ja) | 1998-05-22 | 1998-05-22 | 半導体装置 |
| US09/251,471 US6194933B1 (en) | 1998-05-22 | 1999-02-17 | Input circuit for decreased phase lag |
| KR10-1999-0007049A KR100391023B1 (ko) | 1998-05-22 | 1999-03-04 | 입력회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14124598A JP3733388B2 (ja) | 1998-05-22 | 1998-05-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340808A true JPH11340808A (ja) | 1999-12-10 |
| JP3733388B2 JP3733388B2 (ja) | 2006-01-11 |
Family
ID=15287468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14124598A Expired - Fee Related JP3733388B2 (ja) | 1998-05-22 | 1998-05-22 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6194933B1 (ja) |
| JP (1) | JP3733388B2 (ja) |
| KR (1) | KR100391023B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7893913B2 (en) | 2000-11-07 | 2011-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Display device including a drive circuit, including a level shifter and a constant current source |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4226710B2 (ja) * | 1999-01-25 | 2009-02-18 | 富士通マイクロエレクトロニクス株式会社 | 入力バッファ回路、及び半導体装置の動作試験方法 |
| JP3626043B2 (ja) * | 1999-08-10 | 2005-03-02 | 沖電気工業株式会社 | 演算増幅器 |
| US7130340B1 (en) * | 2000-10-27 | 2006-10-31 | Sun Microsystems, Inc. | Noise margin self-diagnostic receiver logic |
| KR100734263B1 (ko) * | 2005-06-14 | 2007-07-02 | 삼성전자주식회사 | 동기화회로 |
| KR102679071B1 (ko) * | 2016-11-24 | 2024-07-01 | 에스케이하이닉스 주식회사 | 버퍼 회로, 이를 이용하는 반도체 장치 및 시스템 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5286972A (en) * | 1993-03-05 | 1994-02-15 | Falk David C | Photoelectric line measuring device with digital display |
-
1998
- 1998-05-22 JP JP14124598A patent/JP3733388B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-17 US US09/251,471 patent/US6194933B1/en not_active Expired - Lifetime
- 1999-03-04 KR KR10-1999-0007049A patent/KR100391023B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7893913B2 (en) | 2000-11-07 | 2011-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Display device including a drive circuit, including a level shifter and a constant current source |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990087867A (ko) | 1999-12-27 |
| JP3733388B2 (ja) | 2006-01-11 |
| US6194933B1 (en) | 2001-02-27 |
| KR100391023B1 (ko) | 2003-07-12 |
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