JPH11330949A - 半導体装置 - Google Patents
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- JPH11330949A JPH11330949A JP10291659A JP29165998A JPH11330949A JP H11330949 A JPH11330949 A JP H11330949A JP 10291659 A JP10291659 A JP 10291659A JP 29165998 A JP29165998 A JP 29165998A JP H11330949 A JPH11330949 A JP H11330949A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 238000010586 diagram Methods 0.000 description 10
- 230000003213 activating effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
- G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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Abstract
(57)【要約】
【課題】 ザッピング回路での電力消耗を減少させるこ
とができる半導体装置を提供すること。 【解決手段】 第１、第２ＮＭＯＳトランジスタ２４
１，２４２、ザッピング素子２５１、インバータ２６
１、論理回路２８１を備え、ザッピング素子２５１の導
通状態では第１ＮＭＯＳトランジスタ２４１がオフ、第
２ＮＭＯＳトランジスタ２４２がオンで出力信号Ｖｏは
論理ハイとなり、ザッピング素子２５１のオープン状態
では第１ＮＭＯＳトランジスタ２４１がオン、第２ＮＭ
ＯＳトランジスタ２４２がオフで出力信号Ｖｏは論理ロ
ーとなる。一方のＮＭＯＳトランジスタがオフしている
ので、電力消耗が減少する。
とができる半導体装置を提供すること。 【解決手段】 第１、第２ＮＭＯＳトランジスタ２４
１，２４２、ザッピング素子２５１、インバータ２６
１、論理回路２８１を備え、ザッピング素子２５１の導
通状態では第１ＮＭＯＳトランジスタ２４１がオフ、第
２ＮＭＯＳトランジスタ２４２がオンで出力信号Ｖｏは
論理ハイとなり、ザッピング素子２５１のオープン状態
では第１ＮＭＯＳトランジスタ２４１がオン、第２ＮＭ
ＯＳトランジスタ２４２がオフで出力信号Ｖｏは論理ロ
ーとなる。一方のＮＭＯＳトランジスタがオフしている
ので、電力消耗が減少する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に半導体装置のザッピング回路に関する。
特に半導体装置のザッピング回路に関する。
【０００２】
【従来の技術】半導体装置のザッピング回路は、半導体
装置に設けられる一部回路の動作の制御に用いられる。
図１はザッピング回路を含む従来の半導体装置の概略的
な回路図である。図１を参照すれば、従来の半導体装置
101 は電源ピン111 、接地ピン121 、スイッチング素子
131 、抵抗141 、ザッピング素子151 、インバータ161
及び内部回路171 を具備する。前記スイッチング素子13
1 は前記ザッピング素子151 をオープンさせるために使
われる。即ち、前記スイッチング素子131 が制御信号Ｃ
によってオンされると前記電源ピン111 を介して印加さ
れる電源電圧Vdd が前記ザッピング素子151 に印加され
る。前記電源電圧Vdd が印加されると、前記ザッピング
素子151 はヒュージング、即ちオープンされる。
装置に設けられる一部回路の動作の制御に用いられる。
図１はザッピング回路を含む従来の半導体装置の概略的
な回路図である。図１を参照すれば、従来の半導体装置
101 は電源ピン111 、接地ピン121 、スイッチング素子
131 、抵抗141 、ザッピング素子151 、インバータ161
及び内部回路171 を具備する。前記スイッチング素子13
1 は前記ザッピング素子151 をオープンさせるために使
われる。即ち、前記スイッチング素子131 が制御信号Ｃ
によってオンされると前記電源ピン111 を介して印加さ
れる電源電圧Vdd が前記ザッピング素子151 に印加され
る。前記電源電圧Vdd が印加されると、前記ザッピング
素子151 はヒュージング、即ちオープンされる。
【０００３】図１において前記ザッピング素子151 が導
通している場合、即ちヒュージングされていない場合、
前記電源電圧Vdd が前記抵抗141 に印加されても前記イ
ンバータ161 の入力端は接地電圧GND レベルに低くなる
ため、前記インバータ161 の出力は論理ハイとなる。前
記ザッピング素子151 がオープンされている場合、即ち
ヒュージングされている場合、前記電源電圧Vdd が前記
抵抗141 に印加されると前記インバータ161 の入力電圧
は前記電源電圧Vdd レベルに高まるために前記インバー
タ161 の出力は論理ローとなる。従って、前記インバー
タ161 の出力は前記ザッピング素子151 のヒュージング
の成否によりその電圧レベルが変わる。
通している場合、即ちヒュージングされていない場合、
前記電源電圧Vdd が前記抵抗141 に印加されても前記イ
ンバータ161 の入力端は接地電圧GND レベルに低くなる
ため、前記インバータ161 の出力は論理ハイとなる。前
記ザッピング素子151 がオープンされている場合、即ち
ヒュージングされている場合、前記電源電圧Vdd が前記
抵抗141 に印加されると前記インバータ161 の入力電圧
は前記電源電圧Vdd レベルに高まるために前記インバー
タ161 の出力は論理ローとなる。従って、前記インバー
タ161 の出力は前記ザッピング素子151 のヒュージング
の成否によりその電圧レベルが変わる。
【０００４】
【発明が解決しようとする課題】ところが、従来の半導
体装置101 では前記電源電圧Vdd が前記抵抗141 に印加
される限り、この抵抗141 には常に電流が流れるので前
記半導体装置101 で多量の電力が消耗される。
体装置101 では前記電源電圧Vdd が前記抵抗141 に印加
される限り、この抵抗141 には常に電流が流れるので前
記半導体装置101 で多量の電力が消耗される。
【０００５】本発明の目的は、電力消耗を減少させるこ
とができるザッピング回路を含む半導体装置を提供する
ことにある。
とができるザッピング回路を含む半導体装置を提供する
ことにある。
【０００６】
【課題を解決するための手段】前記技術的課題を解決し
前記目的を達成するために本発明の半導体装置は、論理
回路、少なくとも二つの能動素子及びザッピング素子を
具備する。前記論理回路は外部制御信号に応答して少な
くとも二つの内部制御信号を発生する。前記少なくとも
二つの能動素子は直列に接続され、電源電圧が印加さ
れ、前記少なくとも二つの内部制御信号に応答して所定
の電圧レベルの出力信号を発生する。前記ザッピング素
子は前記少なくとも二つの能動素子のうち前記電源電圧
が印加されない能動素子と接地端との間に接続される。
このような本発明の半導体装置は、前記外部制御信号が
アクティブされると前記少なくとも二つの能動素子のう
ち少なくとも１つが動作して前記所定電圧レベルの出力
信号がラッチされる。このとき、他の少なくとも１つの
能動素子が必ずオフし、よって電力消耗を減少させるこ
とができる。
前記目的を達成するために本発明の半導体装置は、論理
回路、少なくとも二つの能動素子及びザッピング素子を
具備する。前記論理回路は外部制御信号に応答して少な
くとも二つの内部制御信号を発生する。前記少なくとも
二つの能動素子は直列に接続され、電源電圧が印加さ
れ、前記少なくとも二つの内部制御信号に応答して所定
の電圧レベルの出力信号を発生する。前記ザッピング素
子は前記少なくとも二つの能動素子のうち前記電源電圧
が印加されない能動素子と接地端との間に接続される。
このような本発明の半導体装置は、前記外部制御信号が
アクティブされると前記少なくとも二つの能動素子のう
ち少なくとも１つが動作して前記所定電圧レベルの出力
信号がラッチされる。このとき、他の少なくとも１つの
能動素子が必ずオフし、よって電力消耗を減少させるこ
とができる。
【０００７】
【発明の実施の形態】以下、添付された図面に基づき本
発明の実施の形態を詳しく説明する。図２は本発明の第
１実施形態によるザッピング回路を含む半導体装置201
の概略的な回路図である。図２を参照すれば、本発明の
第１実施形態による半導体装置201 は電源ピン211 、接
地ピン221 、スイッチング素子231 、能動素子としての
第１及び第2NMOS トランジスタ241 、242 、ザッピング
素子251 、インバータ261 、論理回路281 及び内部回路
271 を具備する。
発明の実施の形態を詳しく説明する。図２は本発明の第
１実施形態によるザッピング回路を含む半導体装置201
の概略的な回路図である。図２を参照すれば、本発明の
第１実施形態による半導体装置201 は電源ピン211 、接
地ピン221 、スイッチング素子231 、能動素子としての
第１及び第2NMOS トランジスタ241 、242 、ザッピング
素子251 、インバータ261 、論理回路281 及び内部回路
271 を具備する。
【０００８】前記電源ピン211 には外部から電源電圧Vd
d が印加され、前記電源ピン211 に接続された回路、例
えば内部回路271 に電源電圧Vdd が供給される。前記接
地ピン221 は外部の接地端GND と接続されて前記接地ピ
ン221 に接続された回路、例えば内部回路271 を接地さ
せる。
d が印加され、前記電源ピン211 に接続された回路、例
えば内部回路271 に電源電圧Vdd が供給される。前記接
地ピン221 は外部の接地端GND と接続されて前記接地ピ
ン221 に接続された回路、例えば内部回路271 を接地さ
せる。
【０００９】前記第1NMOS トランジスタ241 に前記電源
ピン211 が接続され、前記第１及び第2NMOS トランジス
タ241 、242 は相互直列に接続される。即ち、前記第1N
MOSトランジスタ241 のドレインに前記電源ピン211 が
接続され、前記第1NMOS トランジスタ241 のソースと前
記第2NMOS トランジスタ242 のドレインとが相互接続さ
れる。前記第1NMOS トランジスタ241 のソースと前記第
2NMOS トランジスタ242 のドレインとが相互接続された
部分に前記インバータ261 の入力端が接続され、このイ
ンバータ261 を介して出力信号Voが発生される。前記第
１及び第2NMOSトランジスタ241 、242 は全て前記論理
回路281 の出力によりゲートされる。
ピン211 が接続され、前記第１及び第2NMOS トランジス
タ241 、242 は相互直列に接続される。即ち、前記第1N
MOSトランジスタ241 のドレインに前記電源ピン211 が
接続され、前記第1NMOS トランジスタ241 のソースと前
記第2NMOS トランジスタ242 のドレインとが相互接続さ
れる。前記第1NMOS トランジスタ241 のソースと前記第
2NMOS トランジスタ242 のドレインとが相互接続された
部分に前記インバータ261 の入力端が接続され、このイ
ンバータ261 を介して出力信号Voが発生される。前記第
１及び第2NMOSトランジスタ241 、242 は全て前記論理
回路281 の出力によりゲートされる。
【００１０】前記第1NMOS トランジスタ241 及び前記第
2NMOS トランジスタ242 の大きさはそれぞれのターンオ
ン抵抗を考慮して決定されるべきである。即ち、前記第
1NMOS トランジスタ241 のターンオン抵抗が前記第2NMO
S トランジスタ242 のターンオン抵抗より大きくなけれ
ばならない。なぜなら、前記ザッピング素子251 が導通
した状態で外部制御信号RS、例えばリセット信号が印加
されると前記インバータ261 の入力電圧はローレベルに
低くなるが、この際前記インバータ261 の入力電圧がロ
ーレベルに十分に低くなるためには前記第2NMOS トラン
ジスタ242 のターンオン抵抗は前記第1NMOS トランジス
タ241 のターンオン抵抗より十分に小さくなければなら
ない。前記ザッピング素子251 がオープンされた状態、
即ちヒュージングされた状態では外部制御信号RSが印加
されると前記インバータ261 の入力電圧はハイレバルに
高まるが、この際前記インバータ261 の入力電圧がハイ
レバルに十分に高まるためには前記第1NMOS トランジス
タ241 のターンオン抵抗は前記第2NMOS トランジスタ24
2 のターンオン抵抗より十分に大きくなければならな
い。この際、前記ザッピング素子251 がヒュージングさ
れる場合、前記ザッピング素子251 は無限大の抵抗値を
有することになるが、実際には無限大でなく相当大きな
抵抗値を有する場合が発生する。そのため、前記第1NMO
S トランジスタ241 のターンオン抵抗値と前記第2NMOS
トランジスタ242 のターンオン抵抗値との合計はヒュー
ジングされた前記ザッピング素子251 の最小抵抗値より
十分に小さく設定すべきである。
2NMOS トランジスタ242 の大きさはそれぞれのターンオ
ン抵抗を考慮して決定されるべきである。即ち、前記第
1NMOS トランジスタ241 のターンオン抵抗が前記第2NMO
S トランジスタ242 のターンオン抵抗より大きくなけれ
ばならない。なぜなら、前記ザッピング素子251 が導通
した状態で外部制御信号RS、例えばリセット信号が印加
されると前記インバータ261 の入力電圧はローレベルに
低くなるが、この際前記インバータ261 の入力電圧がロ
ーレベルに十分に低くなるためには前記第2NMOS トラン
ジスタ242 のターンオン抵抗は前記第1NMOS トランジス
タ241 のターンオン抵抗より十分に小さくなければなら
ない。前記ザッピング素子251 がオープンされた状態、
即ちヒュージングされた状態では外部制御信号RSが印加
されると前記インバータ261 の入力電圧はハイレバルに
高まるが、この際前記インバータ261 の入力電圧がハイ
レバルに十分に高まるためには前記第1NMOS トランジス
タ241 のターンオン抵抗は前記第2NMOS トランジスタ24
2 のターンオン抵抗より十分に大きくなければならな
い。この際、前記ザッピング素子251 がヒュージングさ
れる場合、前記ザッピング素子251 は無限大の抵抗値を
有することになるが、実際には無限大でなく相当大きな
抵抗値を有する場合が発生する。そのため、前記第1NMO
S トランジスタ241 のターンオン抵抗値と前記第2NMOS
トランジスタ242 のターンオン抵抗値との合計はヒュー
ジングされた前記ザッピング素子251 の最小抵抗値より
十分に小さく設定すべきである。
【００１１】前記スイッチング素子231 は前記ザッピン
グ素子251 をヒュージングするためのものである。即
ち、制御信号Ｃがハイレバルにアクティブされると前記
スイッチング素子231 はオンされて前記電源電圧Vdd を
前記ザッピング素子251 に伝達する。ザッピング素子25
1 はヒューズ、より詳しくは電気ヒューズであり、前記
電源電圧Vdd が印加されるとヒュージング、即ちオープ
ンされる。前記スイッチング素子231 を使用しなく、外
部から印加される所定レベルの電圧を用いて前記ザッピ
ング素子251 をヒュージングすることもできる。このよ
うなザッピング素子251 は所定レベルの電圧が印加され
るとオープン可能な物質、例えばポリシリコンまたはメ
タルで構成される。また、前記ザッピング素子251 は所
定電圧が印加されると導通し、所定電圧以下の電圧が印
加されるとオープンされる素子、例えば、ツェナーダイ
オードで構成することもできる。ザッピング素子251 は
前記第2NMOS トランジスタ242 と前記接地ピン221 との
間に接続される。
グ素子251 をヒュージングするためのものである。即
ち、制御信号Ｃがハイレバルにアクティブされると前記
スイッチング素子231 はオンされて前記電源電圧Vdd を
前記ザッピング素子251 に伝達する。ザッピング素子25
1 はヒューズ、より詳しくは電気ヒューズであり、前記
電源電圧Vdd が印加されるとヒュージング、即ちオープ
ンされる。前記スイッチング素子231 を使用しなく、外
部から印加される所定レベルの電圧を用いて前記ザッピ
ング素子251 をヒュージングすることもできる。このよ
うなザッピング素子251 は所定レベルの電圧が印加され
るとオープン可能な物質、例えばポリシリコンまたはメ
タルで構成される。また、前記ザッピング素子251 は所
定電圧が印加されると導通し、所定電圧以下の電圧が印
加されるとオープンされる素子、例えば、ツェナーダイ
オードで構成することもできる。ザッピング素子251 は
前記第2NMOS トランジスタ242 と前記接地ピン221 との
間に接続される。
【００１２】前記論理回路281 は前記外部制御信号RS、
例えばリセット信号に応答して前記第１及び第2NMOS ト
ランジスタ241 、242 をゲートさせる。この論理回路28
1 は第１否定論理積ゲート291 、第２否定論理積ゲート
293 及びインバータ295 を具備する。前記第１否定論理
積ゲート291 は前記外部制御信号RSと前記出力信号Voと
を否定論理積し、その結果としての第１内部制御信号を
前記第1NMOS トランジスタ241 のゲートに印加する。即
ち、前記外部制御信号RSと前記出力信号Voのうち何れか
一つでも論理ローなら前記第１否定論理積ゲート291 の
出力は論理ハイとなり、前記外部制御信号RSと前記出力
信号Voが全て論理ハイなら前記第１否定論理積ゲート29
1 の出力は論理ローとなる。インバータ295 は前記出力
信号Voを反転させて前記第２否定論理積ゲート293 に印
加する。第２否定論理積ゲート293 はインバータ295 の
出力と前記外部制御信号RSとを否定論理積し、その結果
としての第２内部制御信号を前記第2NMOS トランジスタ
242 のゲートに印加する。即ち、インバータ295 の出力
及び前記外部制御信号RSのうち何れか一つでも論理ロー
なら前記第２否定論理積ゲート293 の出力は論理ハイと
なり、インバータ295 の出力及び前記外部制御信号RSが
全て論理ハイなら前記第２否定論理積ゲート293 の出力
は論理ローとなる。
例えばリセット信号に応答して前記第１及び第2NMOS ト
ランジスタ241 、242 をゲートさせる。この論理回路28
1 は第１否定論理積ゲート291 、第２否定論理積ゲート
293 及びインバータ295 を具備する。前記第１否定論理
積ゲート291 は前記外部制御信号RSと前記出力信号Voと
を否定論理積し、その結果としての第１内部制御信号を
前記第1NMOS トランジスタ241 のゲートに印加する。即
ち、前記外部制御信号RSと前記出力信号Voのうち何れか
一つでも論理ローなら前記第１否定論理積ゲート291 の
出力は論理ハイとなり、前記外部制御信号RSと前記出力
信号Voが全て論理ハイなら前記第１否定論理積ゲート29
1 の出力は論理ローとなる。インバータ295 は前記出力
信号Voを反転させて前記第２否定論理積ゲート293 に印
加する。第２否定論理積ゲート293 はインバータ295 の
出力と前記外部制御信号RSとを否定論理積し、その結果
としての第２内部制御信号を前記第2NMOS トランジスタ
242 のゲートに印加する。即ち、インバータ295 の出力
及び前記外部制御信号RSのうち何れか一つでも論理ロー
なら前記第２否定論理積ゲート293 の出力は論理ハイと
なり、インバータ295 の出力及び前記外部制御信号RSが
全て論理ハイなら前記第２否定論理積ゲート293 の出力
は論理ローとなる。
【００１３】前記第１及び第2NMOS トランジスタ241 、
242 、インバータ261 、ザッピング素子251 及び論理回
路281 は一つのザッピング回路を形成する。
242 、インバータ261 、ザッピング素子251 及び論理回
路281 は一つのザッピング回路を形成する。
【００１４】図２に示されたザッピング回路の動作を説
明する。ザッピング回路の動作は前記ザッピング素子25
1 の導通時及びオープン時の２つに分類される。この
際、前記スイッチング素子231 はオフされており、前記
電源ピン211 及び前記接地ピン221 は各々電源電圧Vdd
及び接地端GND に接続されている。
明する。ザッピング回路の動作は前記ザッピング素子25
1 の導通時及びオープン時の２つに分類される。この
際、前記スイッチング素子231 はオフされており、前記
電源ピン211 及び前記接地ピン221 は各々電源電圧Vdd
及び接地端GND に接続されている。
【００１５】まず、前記ザッピング素子251 が導通して
いる時のザッピング回路の動作を説明する。初期に前記
外部制御信号RSは論理ローに保たれる。すると、前記第
１及び第２否定論理積ゲート291 、293 は各々論理ハイ
を出力し、これにより前記第１及び第2NMOS トランジス
タ241 、242 は全てターンオンされるので前記インバー
タ261 の入力端は接地端GND レベルに低くなる。よっ
て、前記出力信号Voは論理ハイとなる。論理ハイの出力
信号Voは前記第１否定論理積ゲート291 に入力される
が、前記外部制御信号RSが依然として論理ローなので前
記第１否定論理積ゲート291 の出力は論理ハイにそのま
ま保たれる。従って、前記第1NMOS トランジスタ241 は
ターンオン状態に保たれる。前記論理ハイの出力信号Vo
はインバータ295 により反転されて前記第２否定論理積
ゲート293 に入力される。この第２否定論理積ゲート29
3 の入力が全て論理ローなので前記第２否定論理積ゲー
ト293の出力も依然として論理ハイとして保たれる。従
って、前記第2NMOS トランジスタ242 はターンオン状態
に保たれる。
いる時のザッピング回路の動作を説明する。初期に前記
外部制御信号RSは論理ローに保たれる。すると、前記第
１及び第２否定論理積ゲート291 、293 は各々論理ハイ
を出力し、これにより前記第１及び第2NMOS トランジス
タ241 、242 は全てターンオンされるので前記インバー
タ261 の入力端は接地端GND レベルに低くなる。よっ
て、前記出力信号Voは論理ハイとなる。論理ハイの出力
信号Voは前記第１否定論理積ゲート291 に入力される
が、前記外部制御信号RSが依然として論理ローなので前
記第１否定論理積ゲート291 の出力は論理ハイにそのま
ま保たれる。従って、前記第1NMOS トランジスタ241 は
ターンオン状態に保たれる。前記論理ハイの出力信号Vo
はインバータ295 により反転されて前記第２否定論理積
ゲート293 に入力される。この第２否定論理積ゲート29
3 の入力が全て論理ローなので前記第２否定論理積ゲー
ト293の出力も依然として論理ハイとして保たれる。従
って、前記第2NMOS トランジスタ242 はターンオン状態
に保たれる。
【００１６】それから前記外部制御信号RSが論理ローか
ら論理ハイになると前記第１否定論理積ゲート291 の入
力は全て論理ハイなので、この第１否定論理積ゲート29
1 の出力は論理ローに変わる。従って、前記第1NMOS ト
ランジスタ241 はターンオフされる。前記外部制御信号
RSが論理ハイにアクティブされても、前記第２否定論理
積ゲート293 の出力は論理ハイにそのまま保たれる。な
ぜなら、インバータ295 の出力が論理ローであるからで
ある。前記第２否定論理積ゲート293 の出力が論理ハイ
なので前記第2NMOS トランジスタ242 はターンオン状態
に保たれる。従って、前記出力信号Voは論理ハイにラッ
チされる。
ら論理ハイになると前記第１否定論理積ゲート291 の入
力は全て論理ハイなので、この第１否定論理積ゲート29
1 の出力は論理ローに変わる。従って、前記第1NMOS ト
ランジスタ241 はターンオフされる。前記外部制御信号
RSが論理ハイにアクティブされても、前記第２否定論理
積ゲート293 の出力は論理ハイにそのまま保たれる。な
ぜなら、インバータ295 の出力が論理ローであるからで
ある。前記第２否定論理積ゲート293 の出力が論理ハイ
なので前記第2NMOS トランジスタ242 はターンオン状態
に保たれる。従って、前記出力信号Voは論理ハイにラッ
チされる。
【００１７】次いで、前記ザッピング素子251 のオープ
ン時におけるザッピング回路の動作を説明する。初期に
前記外部制御信号RSは論理ローに保たれる。すると、前
記第１及び第２否定論理積ゲート291 、293 は各々論理
ハイを出力し、これにより前記第１及び第2NMOS トラン
ジスタ241 、242 は全てターンオンされる。しかし、前
記ザッピング素子251 がオープンされているので、前記
インバータ261 の入力電圧は前記電源電圧Vdd に近い値
に上昇することになる。従って、前記出力信号Voは論理
ローとなる。この論理ローの出力信号Voは前記第１否定
論理積ゲート291 に入力されるので、前記第１否定論理
積ゲート291 の出力は論理ハイにそのまま保たれる。従
って、前記第1NMOS トランジスタ241 はターンオン状態
に保たれる。前記論理ローの出力信号Voはインバータ29
5 により反転されて前記第２否定論理積ゲート293 に入
力される。インバータ295 の出力が論理ハイであるが、
前記外部制御信号RSが論理ローなので前記第２否定論理
積ゲート293 の出力は依然として論理ハイに保たれる。
従って、前記第2NMOS トランジスタ242 はターンオン状
態に保たれる。
ン時におけるザッピング回路の動作を説明する。初期に
前記外部制御信号RSは論理ローに保たれる。すると、前
記第１及び第２否定論理積ゲート291 、293 は各々論理
ハイを出力し、これにより前記第１及び第2NMOS トラン
ジスタ241 、242 は全てターンオンされる。しかし、前
記ザッピング素子251 がオープンされているので、前記
インバータ261 の入力電圧は前記電源電圧Vdd に近い値
に上昇することになる。従って、前記出力信号Voは論理
ローとなる。この論理ローの出力信号Voは前記第１否定
論理積ゲート291 に入力されるので、前記第１否定論理
積ゲート291 の出力は論理ハイにそのまま保たれる。従
って、前記第1NMOS トランジスタ241 はターンオン状態
に保たれる。前記論理ローの出力信号Voはインバータ29
5 により反転されて前記第２否定論理積ゲート293 に入
力される。インバータ295 の出力が論理ハイであるが、
前記外部制御信号RSが論理ローなので前記第２否定論理
積ゲート293 の出力は依然として論理ハイに保たれる。
従って、前記第2NMOS トランジスタ242 はターンオン状
態に保たれる。
【００１８】それから前記外部制御信号RSが論理ローか
ら論理ハイになると前記第１否定論理積ゲート291 の出
力は論理ハイにそのまま保たれる。なぜなら、前記出力
信号Voが論理ローであるからである。従って、前記第1N
MOS トランジスタ241 はターンオン状態にそのまま保た
れる。前記外部制御信号RSが論理ハイにアクティブされ
ると前記第２否定論理積ゲート293 の入力は全て論理ハ
イとなることにより、この第２否定論理積ゲート293 の
出力は論理ローに変わる。第２否定論理積ゲート293 の
出力が論理ローなので前記第2NMOS トランジスタ242 は
ターンオフされる。よって、前記出力信号Voは論理ロー
にラッチされる。
ら論理ハイになると前記第１否定論理積ゲート291 の出
力は論理ハイにそのまま保たれる。なぜなら、前記出力
信号Voが論理ローであるからである。従って、前記第1N
MOS トランジスタ241 はターンオン状態にそのまま保た
れる。前記外部制御信号RSが論理ハイにアクティブされ
ると前記第２否定論理積ゲート293 の入力は全て論理ハ
イとなることにより、この第２否定論理積ゲート293 の
出力は論理ローに変わる。第２否定論理積ゲート293 の
出力が論理ローなので前記第2NMOS トランジスタ242 は
ターンオフされる。よって、前記出力信号Voは論理ロー
にラッチされる。
【００１９】前述したように、前記ザッピング素子251
が導通している時は前記外部制御信号RSが論理ハイとな
ることにより出力信号Voは論理ハイとしてラッチされ
る。この際、前記第1NMOS トランジスタ241 がターンオ
フされることにより、半導体装置201 の電力の消耗が減
少される。前記ザッピング素子251 がオープンされてい
る時は前記外部制御信号RSが論理ハイにアクティブされ
ることにより、前記出力信号Voは論理ローとしてラッチ
される。この際、前記第2NMOS トランジスタ242がター
ンオフされることにより半導体装置201 の電力消耗が省
かれる。
が導通している時は前記外部制御信号RSが論理ハイとな
ることにより出力信号Voは論理ハイとしてラッチされ
る。この際、前記第1NMOS トランジスタ241 がターンオ
フされることにより、半導体装置201 の電力の消耗が減
少される。前記ザッピング素子251 がオープンされてい
る時は前記外部制御信号RSが論理ハイにアクティブされ
ることにより、前記出力信号Voは論理ローとしてラッチ
される。この際、前記第2NMOS トランジスタ242がター
ンオフされることにより半導体装置201 の電力消耗が省
かれる。
【００２０】図３は本発明の第２実施形態によるザッピ
ング回路を含む半導体装置301 の概略的な回路図であ
る。図３を参照すれば、本発明の第２実施形態による半
導体装置301 は電源ピン311 、接地ピン321 、スイッチ
ング素子331 、NMOSトランジスタ341 、PMOSトランジス
タ342 、ザッピング素子351 、インバータ361 、論理回
路381 及び内部回路371 を具備する。前記スイッチング
素子331 、電源ピン311、接地ピン321 、ザッピング素
子351 は前記図２に示された回路とその構成及び動作が
同一なのでその説明は略す。
ング回路を含む半導体装置301 の概略的な回路図であ
る。図３を参照すれば、本発明の第２実施形態による半
導体装置301 は電源ピン311 、接地ピン321 、スイッチ
ング素子331 、NMOSトランジスタ341 、PMOSトランジス
タ342 、ザッピング素子351 、インバータ361 、論理回
路381 及び内部回路371 を具備する。前記スイッチング
素子331 、電源ピン311、接地ピン321 、ザッピング素
子351 は前記図２に示された回路とその構成及び動作が
同一なのでその説明は略す。
【００２１】前記NMOSトランジスタ341 に前記電源ピン
311 が接続され、前記NMOSトランジスタ341 と前記PMOS
トランジスタ342 は相互直列に接続される。即ち、前記
NMOSトランジスタ341 のドレインに前記電源ピン311 が
接続され、前記NMOSトランジスタ341 のソース及び前記
PMOSトランジスタ342 のソースが相互接続される。前記
NMOSトランジスタ341 のソースと前記PMOSトランジスタ
342 のソースとの接続部分に前記インバータ361 の入力
端が接続され、このインバータ361 を通じて出力信号Vo
が発生される。前記NMOSトランジスタ341 及び前記PMOS
トランジスタ342 は全て前記論理回路381 の出力により
ゲートされる。
311 が接続され、前記NMOSトランジスタ341 と前記PMOS
トランジスタ342 は相互直列に接続される。即ち、前記
NMOSトランジスタ341 のドレインに前記電源ピン311 が
接続され、前記NMOSトランジスタ341 のソース及び前記
PMOSトランジスタ342 のソースが相互接続される。前記
NMOSトランジスタ341 のソースと前記PMOSトランジスタ
342 のソースとの接続部分に前記インバータ361 の入力
端が接続され、このインバータ361 を通じて出力信号Vo
が発生される。前記NMOSトランジスタ341 及び前記PMOS
トランジスタ342 は全て前記論理回路381 の出力により
ゲートされる。
【００２２】前記NMOSトランジスタ341 と前記PMOSトラ
ンジスタ342 の大きさはそれぞれのターンオン抵抗を考
慮して決定されるべきである。即ち、前記NMOSトランジ
スタ341 のターンオン抵抗が前記PMOSトランジスタ342
のターンオン抵抗より大きくなければならない。なぜな
ら、前記ザッピング素子351 が導通した状態で外部制御
信号RSが印加されると、前記インバータ361 の入力電圧
はローレベルに低くなり、この時前記インバータ361 の
入力電圧がローレベルに十分に低くなるためには前記PM
OSトランジスタ342 のターンオン抵抗は前記NMOSトラン
ジスタ341 のターンオン抵抗より十分に小さくなければ
ならない。また、前記ザッピング素子351 がオープンさ
れた状態で外部制御信号RSが印加されると前記インバー
タ361 の入力電圧はハイレバルに高くなり、この時前記
インバータ361 の入力電圧がハイレバルに十分に高まる
ためには前記NMOSトランジスタ341 のターンオン抵抗が
前記PMOSトランジスタ342 のターンオン抵抗より十分に
大きくなければならない。
ンジスタ342 の大きさはそれぞれのターンオン抵抗を考
慮して決定されるべきである。即ち、前記NMOSトランジ
スタ341 のターンオン抵抗が前記PMOSトランジスタ342
のターンオン抵抗より大きくなければならない。なぜな
ら、前記ザッピング素子351 が導通した状態で外部制御
信号RSが印加されると、前記インバータ361 の入力電圧
はローレベルに低くなり、この時前記インバータ361 の
入力電圧がローレベルに十分に低くなるためには前記PM
OSトランジスタ342 のターンオン抵抗は前記NMOSトラン
ジスタ341 のターンオン抵抗より十分に小さくなければ
ならない。また、前記ザッピング素子351 がオープンさ
れた状態で外部制御信号RSが印加されると前記インバー
タ361 の入力電圧はハイレバルに高くなり、この時前記
インバータ361 の入力電圧がハイレバルに十分に高まる
ためには前記NMOSトランジスタ341 のターンオン抵抗が
前記PMOSトランジスタ342 のターンオン抵抗より十分に
大きくなければならない。
【００２３】前記論理回路381 は前記外部制御信号RS、
例えばリセット信号に応答して前記NMOSトランジスタ34
1 及び前記PMOSトランジスタ342 をゲートさせる。この
論理回路381 は否定論理積ゲート391 、論理積ゲート39
3 及びインバータ395 を具備する。前記否定論理積ゲー
ト391 は前記外部制御信号RSと前記出力信号Voを否定論
理積し、その結果としての第１内部制御信号を前記NMOS
トランジスタ341 のゲートに印加する。即ち、前記外部
制御信号RS及び前記出力信号Voのうち何れか一つでも論
理ローなら前記否定論理積ゲート391 の出力は論理ハイ
となり、前記外部制御信号RSと前記出力信号Voとが全て
論理ハイなら前記否定論理積ゲート391の出力は論理ロ
ーとなる。インバータ395 は前記出力信号Voを反転させ
て前記論理積ゲート393 に印加する。この論理積ゲート
393 はインバータ395 の出力と前記外部制御信号RSとを
論理積し、その結果としての第２内部制御信号を前記PM
OSトランジスタ342 のゲートに印加する。即ち、インバ
ータ395 の出力及び前記外部制御信号RSのうち何れか一
つでも論理ローなら前記論理積ゲート393 の出力は論理
ローとなり、インバータ395 の出力と前記外部制御信号
RSとが全て論理ハイなら前記論理積ゲート393 の出力は
論理ハイとなる。
例えばリセット信号に応答して前記NMOSトランジスタ34
1 及び前記PMOSトランジスタ342 をゲートさせる。この
論理回路381 は否定論理積ゲート391 、論理積ゲート39
3 及びインバータ395 を具備する。前記否定論理積ゲー
ト391 は前記外部制御信号RSと前記出力信号Voを否定論
理積し、その結果としての第１内部制御信号を前記NMOS
トランジスタ341 のゲートに印加する。即ち、前記外部
制御信号RS及び前記出力信号Voのうち何れか一つでも論
理ローなら前記否定論理積ゲート391 の出力は論理ハイ
となり、前記外部制御信号RSと前記出力信号Voとが全て
論理ハイなら前記否定論理積ゲート391の出力は論理ロ
ーとなる。インバータ395 は前記出力信号Voを反転させ
て前記論理積ゲート393 に印加する。この論理積ゲート
393 はインバータ395 の出力と前記外部制御信号RSとを
論理積し、その結果としての第２内部制御信号を前記PM
OSトランジスタ342 のゲートに印加する。即ち、インバ
ータ395 の出力及び前記外部制御信号RSのうち何れか一
つでも論理ローなら前記論理積ゲート393 の出力は論理
ローとなり、インバータ395 の出力と前記外部制御信号
RSとが全て論理ハイなら前記論理積ゲート393 の出力は
論理ハイとなる。
【００２４】前記NMOSトランジスタ341 、PMOSトランジ
スタ342 、インバータ361 、ザッピング素子351 及び論
理回路381 は一つのザッピング回路を形成する。
スタ342 、インバータ361 、ザッピング素子351 及び論
理回路381 は一つのザッピング回路を形成する。
【００２５】図３に示されたザッピング回路の動作を説
明する。ザッピング回路の動作は前記ザッピング素子35
1 の導通時及びオープン時の２つに分けられる。この
際、前記スイッチング素子331 はオフされており、前記
電源ピン311 及び前記接地ピン321 は各々電源電圧Vdd
と接地端GND とに接続されている。
明する。ザッピング回路の動作は前記ザッピング素子35
1 の導通時及びオープン時の２つに分けられる。この
際、前記スイッチング素子331 はオフされており、前記
電源ピン311 及び前記接地ピン321 は各々電源電圧Vdd
と接地端GND とに接続されている。
【００２６】まず、前記ザッピング素子351 が導通して
いる時のザッピング回路の動作を説明する。初期に前記
外部制御信号RSは論理ローに保たれる。すると、前記否
定論理積ゲート391 は論理ハイを出力し、前記論理積ゲ
ート393 は論理ローを出力する。これにより、前記NMOS
トランジスタ341 及び前記PMOSトランジスタ342 は全て
ターンオンされるので前記インバータ361 の入力電圧は
接地端GND レベルに低くなる。よって、前記出力信号Vo
は論理ハイとなる。この論理ハイの出力信号Voは前記否
定論理積ゲート391 に入力されるが、前記外部制御信号
RSが依然として論理ローなので前記否定論理積ゲート39
1 の出力は論理ハイにそのまま保たれる。従って、前記
NMOSトランジスタ341 はターンオン状態に保たれる。前
記論理ハイの出力信号Voはインバータ395 により反転さ
れて前記論理積ゲート393 に入力される。この論理積ゲ
ート393 の入力が全て論理ローなので、この論理積ゲー
ト393 の出力も依然として論理ローに保たれる。従っ
て、前記PMOSトランジスタ342 はターンオン状態に保た
れる。
いる時のザッピング回路の動作を説明する。初期に前記
外部制御信号RSは論理ローに保たれる。すると、前記否
定論理積ゲート391 は論理ハイを出力し、前記論理積ゲ
ート393 は論理ローを出力する。これにより、前記NMOS
トランジスタ341 及び前記PMOSトランジスタ342 は全て
ターンオンされるので前記インバータ361 の入力電圧は
接地端GND レベルに低くなる。よって、前記出力信号Vo
は論理ハイとなる。この論理ハイの出力信号Voは前記否
定論理積ゲート391 に入力されるが、前記外部制御信号
RSが依然として論理ローなので前記否定論理積ゲート39
1 の出力は論理ハイにそのまま保たれる。従って、前記
NMOSトランジスタ341 はターンオン状態に保たれる。前
記論理ハイの出力信号Voはインバータ395 により反転さ
れて前記論理積ゲート393 に入力される。この論理積ゲ
ート393 の入力が全て論理ローなので、この論理積ゲー
ト393 の出力も依然として論理ローに保たれる。従っ
て、前記PMOSトランジスタ342 はターンオン状態に保た
れる。
【００２７】それから前記外部制御信号RSが論理ローか
ら論理ハイにアクティブされると、前記否定論理積ゲー
ト391 の入力は全て論理ハイなので前記否定論理積ゲー
ト391 の出力は論理ローに変わる。従って、前記NMOSト
ランジスタ341 はターンオフされる。前記外部制御信号
RSが論理ハイにアクティブされても論理積ゲート393の
出力は論理ローにそのまま保たれる。なぜなら、インバ
ータ395 の出力が論理ローであるからである。前記論理
積ゲート393 の出力が論理ローなので前記PMOSトランジ
スタ342 はターンオン状態に保たれる。従って、前記出
力信号Voは論理ハイにラッチされる。
ら論理ハイにアクティブされると、前記否定論理積ゲー
ト391 の入力は全て論理ハイなので前記否定論理積ゲー
ト391 の出力は論理ローに変わる。従って、前記NMOSト
ランジスタ341 はターンオフされる。前記外部制御信号
RSが論理ハイにアクティブされても論理積ゲート393の
出力は論理ローにそのまま保たれる。なぜなら、インバ
ータ395 の出力が論理ローであるからである。前記論理
積ゲート393 の出力が論理ローなので前記PMOSトランジ
スタ342 はターンオン状態に保たれる。従って、前記出
力信号Voは論理ハイにラッチされる。
【００２８】次いで、前記ザッピング素子351 のオープ
ン時のザッピング回路の動作を説明する。初期に前記外
部制御信号RSは論理ローに保たれる。すると、前記否定
論理積ゲート391 は論理ハイを出力し、前記論理積ゲー
ト393 は論理ローを出力する。これにより、前記NMOSト
ランジスタ341 及び前記PMOSトランジスタ342 は全てタ
ーンオンされる。しかし、前記ザッピング素子351 がオ
ープンされているので、前記インバータ361 の入力電圧
は前記電源電圧Vdd に近くになる。従って、前記出力信
号Voは論理ローとなる。この論理ローの出力信号Voは前
記否定論理積ゲート391 に入力されるので、この否定論
理積ゲート391 の出力は論理ハイにそのまま保たれる。
従って、前記NMOSトランジスタ341 はターンオン状態に
保たれる。前記論理ローの出力信号Voはインバータ395
により反転されて前記論理積ゲート393 に入力される。
インバータ395 の出力は論理ハイであるが前記外部制御
信号RSが論理ローなので、前記論理積ゲート393 の出力
は依然として論理ローに保たれる。従って、前記PMOSト
ランジスタ342 はターンオン状態に保たれる。
ン時のザッピング回路の動作を説明する。初期に前記外
部制御信号RSは論理ローに保たれる。すると、前記否定
論理積ゲート391 は論理ハイを出力し、前記論理積ゲー
ト393 は論理ローを出力する。これにより、前記NMOSト
ランジスタ341 及び前記PMOSトランジスタ342 は全てタ
ーンオンされる。しかし、前記ザッピング素子351 がオ
ープンされているので、前記インバータ361 の入力電圧
は前記電源電圧Vdd に近くになる。従って、前記出力信
号Voは論理ローとなる。この論理ローの出力信号Voは前
記否定論理積ゲート391 に入力されるので、この否定論
理積ゲート391 の出力は論理ハイにそのまま保たれる。
従って、前記NMOSトランジスタ341 はターンオン状態に
保たれる。前記論理ローの出力信号Voはインバータ395
により反転されて前記論理積ゲート393 に入力される。
インバータ395 の出力は論理ハイであるが前記外部制御
信号RSが論理ローなので、前記論理積ゲート393 の出力
は依然として論理ローに保たれる。従って、前記PMOSト
ランジスタ342 はターンオン状態に保たれる。
【００２９】それから、前記外部制御信号RSが論理ロー
から論理ハイにアクティブされると前記否定論理積ゲー
ト391 の出力は論理ハイにそのまま保たれる。なぜな
ら、前記出力信号Voが論理ローであるからである。従っ
て、前記NMOSトランジスタ341はターンオン状態にその
まま保たれる。前記外部制御信号RSが論理ハイにアクテ
ィブされると前記論理積ゲート393 の入力は全て論理ハ
イとなるので、この論理積ゲート393 の出力は論理ハイ
に変わる。この論理積ゲート393 の出力が論理ハイなの
で前記PMOSトランジスタ342 はターンオフされる。従っ
て、前記出力信号Voは論理ローにラッチされる。
から論理ハイにアクティブされると前記否定論理積ゲー
ト391 の出力は論理ハイにそのまま保たれる。なぜな
ら、前記出力信号Voが論理ローであるからである。従っ
て、前記NMOSトランジスタ341はターンオン状態にその
まま保たれる。前記外部制御信号RSが論理ハイにアクテ
ィブされると前記論理積ゲート393 の入力は全て論理ハ
イとなるので、この論理積ゲート393 の出力は論理ハイ
に変わる。この論理積ゲート393 の出力が論理ハイなの
で前記PMOSトランジスタ342 はターンオフされる。従っ
て、前記出力信号Voは論理ローにラッチされる。
【００３０】前述したように、前記ザッピング素子351
の導通時は前記外部制御信号RSが論理ハイにアクティブ
されることにより出力信号Voは論理ハイとしてラッチさ
れる。この際、前記NMOSトランジスタ341 がターンオフ
されるので半導体装置301 の電力消耗が減少される。前
記ザッピング素子351 のオープン時は前記外部制御信号
RSが論理ハイにアクティブされることにより前記出力信
号Voは論理ローとしてラッチされる。この際、前記PMOS
トランジスタ342 がターンオフされるので半導体装置30
1 の電力消耗が減少される。
の導通時は前記外部制御信号RSが論理ハイにアクティブ
されることにより出力信号Voは論理ハイとしてラッチさ
れる。この際、前記NMOSトランジスタ341 がターンオフ
されるので半導体装置301 の電力消耗が減少される。前
記ザッピング素子351 のオープン時は前記外部制御信号
RSが論理ハイにアクティブされることにより前記出力信
号Voは論理ローとしてラッチされる。この際、前記PMOS
トランジスタ342 がターンオフされるので半導体装置30
1 の電力消耗が減少される。
【００３１】図４は本発明の第３実施形態によるザッピ
ング回路を含む半導体装置の概略的な回路図である。図
４を参照すれば、本発明の第３実施形態による半導体装
置401 は電源ピン411 、接地ピン421 、スイッチング素
子431 、第１及び第2PMOS トランジスタ441、442 、ザ
ッピング素子451 、インバータ461 、論理回路481 及び
内部回路471を具備する。前記スイッチング素子431 、
電源ピン411 、接地ピン421 、ザッピング素子451 は前
記図２に示された半導体装置201 とその構成及び動作が
同一なのでその説明は略す。
ング回路を含む半導体装置の概略的な回路図である。図
４を参照すれば、本発明の第３実施形態による半導体装
置401 は電源ピン411 、接地ピン421 、スイッチング素
子431 、第１及び第2PMOS トランジスタ441、442 、ザ
ッピング素子451 、インバータ461 、論理回路481 及び
内部回路471を具備する。前記スイッチング素子431 、
電源ピン411 、接地ピン421 、ザッピング素子451 は前
記図２に示された半導体装置201 とその構成及び動作が
同一なのでその説明は略す。
【００３２】前記第1PMOS トランジスタ441 に前記電源
ピン411 が接続され、前記第１及び第2PMOS トランジス
タ441 、442 は相互直列に接続される。即ち、前記第1P
MOSトランジスタ441 のソースに前記電源ピン411 が接
続され、前記第1PMOS トランジスタ441 のドレイン及び
前記第2PMOS トランジスタ442 のソースが相互接続され
る。前記第1PMOS トランジスタ441 のドレインと前記第
2PMOS トランジスタ442 のソースとの相互接続部分に前
記インバータ461 の入力端が接続され、このインバータ
461 を通じて出力信号Voが発生される。前記第1PMOS ト
ランジスタ441及び前記第2PMOS トランジスタ442 は全
て前記論理回路481 の出力によりゲートされる。
ピン411 が接続され、前記第１及び第2PMOS トランジス
タ441 、442 は相互直列に接続される。即ち、前記第1P
MOSトランジスタ441 のソースに前記電源ピン411 が接
続され、前記第1PMOS トランジスタ441 のドレイン及び
前記第2PMOS トランジスタ442 のソースが相互接続され
る。前記第1PMOS トランジスタ441 のドレインと前記第
2PMOS トランジスタ442 のソースとの相互接続部分に前
記インバータ461 の入力端が接続され、このインバータ
461 を通じて出力信号Voが発生される。前記第1PMOS ト
ランジスタ441及び前記第2PMOS トランジスタ442 は全
て前記論理回路481 の出力によりゲートされる。
【００３３】前記第１及び第2PMOS トランジスタ441 、
442 の大きさはそれぞれのターンオン抵抗を考慮して決
定されるべきである。即ち、前記第1PMOS トランジスタ
441のターンオン抵抗が前記第2PMOS トランジスタ442
のターンオン抵抗より大きくなければならない。なぜな
ら、前記ザッピング素子451 が導通した状態で外部制御
信号RSが印加されると前記インバータ461 の入力電圧は
ローレベルに低くなり、この時前記インバータ461 の入
力電圧がローレベルに十分に低くなるためには前記第2P
MOS トランジスタ442 のターンオン抵抗は前記第1PMOS
トランジスタ441 のターンオン抵抗より十分に小さくな
ければならない。また、前記ザッピング素子451 がオー
プンされた状態で外部制御信号RSが印加されると、前記
インバータ461 の入力電圧はハイレバルに高くなり、こ
の時前記インバータ461 の入力電圧がハイレバルに十分
に高まるためには前記第1PMOS トランジスタ441 のター
ンオン抵抗が前記第2PMOS トランジスタ442 のターンオ
ン抵抗より十分に大きくなければならない。
442 の大きさはそれぞれのターンオン抵抗を考慮して決
定されるべきである。即ち、前記第1PMOS トランジスタ
441のターンオン抵抗が前記第2PMOS トランジスタ442
のターンオン抵抗より大きくなければならない。なぜな
ら、前記ザッピング素子451 が導通した状態で外部制御
信号RSが印加されると前記インバータ461 の入力電圧は
ローレベルに低くなり、この時前記インバータ461 の入
力電圧がローレベルに十分に低くなるためには前記第2P
MOS トランジスタ442 のターンオン抵抗は前記第1PMOS
トランジスタ441 のターンオン抵抗より十分に小さくな
ければならない。また、前記ザッピング素子451 がオー
プンされた状態で外部制御信号RSが印加されると、前記
インバータ461 の入力電圧はハイレバルに高くなり、こ
の時前記インバータ461 の入力電圧がハイレバルに十分
に高まるためには前記第1PMOS トランジスタ441 のター
ンオン抵抗が前記第2PMOS トランジスタ442 のターンオ
ン抵抗より十分に大きくなければならない。
【００３４】前記論理回路481 は前記外部制御信号RS、
例えばリセット信号に応答して前記第１及び第2PMOS ト
ランジスタ441 、442 をゲートさせる。この論理回路48
1 は第１及び第２論理積ゲート491 、493 及びインバー
タ495 を具備する。前記第1論理積ゲート491 は前記外
部制御信号RSと前記出力信号Voとを論理積し、その結果
としての第１内部制御信号を前記第1PMOS トランジスタ
441 のゲートに印加する。即ち、前記外部制御信号RS及
び前記出力信号Voのうち何れか一つでも論理ローなら前
記第1 論理積ゲート491 の出力は論理ローとなり、前記
外部制御信号RSと前記出力信号Voとが全て論理ハイなら
前記第１論理積ゲート491 の出力は論理ハイとなる。イ
ンバータ495 は前記出力信号Voを反転させて前記第２論
理積ゲート493 に印加する。この第２論理積ゲート493
はインバータ495 の出力と前記外部制御信号RSとを論理
積し、その結果としての第２内部制御信号を前記第2PMO
Sトランジスタ442 のゲートに印加する。即ち、インバ
ータ495 の出力及び前記外部制御信号RSのうち何れか一
つでも論理ローなら前記第２論理積ゲート493 の出力は
論理ローとなり、インバータ495 の出力と前記外部制御
信号RSとが全て論理ハイなら前記第２論理積ゲート493
の出力は論理ハイとなる。
例えばリセット信号に応答して前記第１及び第2PMOS ト
ランジスタ441 、442 をゲートさせる。この論理回路48
1 は第１及び第２論理積ゲート491 、493 及びインバー
タ495 を具備する。前記第1論理積ゲート491 は前記外
部制御信号RSと前記出力信号Voとを論理積し、その結果
としての第１内部制御信号を前記第1PMOS トランジスタ
441 のゲートに印加する。即ち、前記外部制御信号RS及
び前記出力信号Voのうち何れか一つでも論理ローなら前
記第1 論理積ゲート491 の出力は論理ローとなり、前記
外部制御信号RSと前記出力信号Voとが全て論理ハイなら
前記第１論理積ゲート491 の出力は論理ハイとなる。イ
ンバータ495 は前記出力信号Voを反転させて前記第２論
理積ゲート493 に印加する。この第２論理積ゲート493
はインバータ495 の出力と前記外部制御信号RSとを論理
積し、その結果としての第２内部制御信号を前記第2PMO
Sトランジスタ442 のゲートに印加する。即ち、インバ
ータ495 の出力及び前記外部制御信号RSのうち何れか一
つでも論理ローなら前記第２論理積ゲート493 の出力は
論理ローとなり、インバータ495 の出力と前記外部制御
信号RSとが全て論理ハイなら前記第２論理積ゲート493
の出力は論理ハイとなる。
【００３５】前記第１及び第2PMOS トランジスタ441 、
442 、インバータ461 、ザッピング素子451 及び論理回
路481 は一つのザッピング回路を形成する。
442 、インバータ461 、ザッピング素子451 及び論理回
路481 は一つのザッピング回路を形成する。
【００３６】図４に示されたザッピング回路の動作を説
明する。ザッピング回路の動作は前記ザッピング素子45
1 の導通時と、オープン時の２つに分けられる。この
際、前記スイッチング素子431 はオフされており、前記
電源ピン411 及び前記接地ピン421 は各々電源電圧Vdd
と接地端GND とに接続されている。
明する。ザッピング回路の動作は前記ザッピング素子45
1 の導通時と、オープン時の２つに分けられる。この
際、前記スイッチング素子431 はオフされており、前記
電源ピン411 及び前記接地ピン421 は各々電源電圧Vdd
と接地端GND とに接続されている。
【００３７】まず、前記ザッピング素子451 の導通時の
ザッピング回路の動作を説明する。初期に前記外部制御
信号RSは論理ローに保たれる。すると、前記第１及び第
２論理積ゲート491 、493 は全て論理ローを出力し、こ
れにより前記第１及び第2PMOS トランジスタ441 、442
は全てターンオンされるので前記インバータ461 の入力
電圧は接地端GND レベルにまで低くなる。従って、前記
出力信号Voは論理ハイとなる。この論理ハイの出力信号
Voは前記第１論理積ゲート491 に入力されるが、前記外
部制御信号RSが依然として論理ローなので前記第１論理
積ゲート491 の出力は論理ローにそのまま保たれる。従
って、前記第1PMOS トランジスタ441 はターンオン状態
に保たれる。前記論理ハイの出力信号Voはインバータ49
5 により反転されて前記第2 論理積ゲート493 に入力さ
れる。この第２論理積ゲート493の入力が全て論理ロー
なので、この第２論理積ゲート493 の出力も依然として
論理ローに保たれる。従って、前記第2PMOS トランジス
タ442 はターンオン状態に保たれる。
ザッピング回路の動作を説明する。初期に前記外部制御
信号RSは論理ローに保たれる。すると、前記第１及び第
２論理積ゲート491 、493 は全て論理ローを出力し、こ
れにより前記第１及び第2PMOS トランジスタ441 、442
は全てターンオンされるので前記インバータ461 の入力
電圧は接地端GND レベルにまで低くなる。従って、前記
出力信号Voは論理ハイとなる。この論理ハイの出力信号
Voは前記第１論理積ゲート491 に入力されるが、前記外
部制御信号RSが依然として論理ローなので前記第１論理
積ゲート491 の出力は論理ローにそのまま保たれる。従
って、前記第1PMOS トランジスタ441 はターンオン状態
に保たれる。前記論理ハイの出力信号Voはインバータ49
5 により反転されて前記第2 論理積ゲート493 に入力さ
れる。この第２論理積ゲート493の入力が全て論理ロー
なので、この第２論理積ゲート493 の出力も依然として
論理ローに保たれる。従って、前記第2PMOS トランジス
タ442 はターンオン状態に保たれる。
【００３８】それから前記外部制御信号RSが論理ローか
ら論理ハイにアクティブされると前記第１論理積ゲート
491 の入力は全て論理ハイなので、この第１論理積ゲー
ト491 の出力は論理ハイに変わる。従って、前記第1PMO
S トランジスタ441 はターンオフされる。前記外部制御
信号RSが論理ハイにアクティブされても前記第２論理積
ゲート493 の出力は論理ローにそのまま保たれる。なぜ
なら、インバータ495の出力が論理ローであるからであ
る。前記第２論理積ゲート493 の出力が論理ローなので
前記第2PMOS トランジスタ442 はターンオン状態に保た
れる。従って、前記出力信号Voは論理ハイにラッチされ
る。
ら論理ハイにアクティブされると前記第１論理積ゲート
491 の入力は全て論理ハイなので、この第１論理積ゲー
ト491 の出力は論理ハイに変わる。従って、前記第1PMO
S トランジスタ441 はターンオフされる。前記外部制御
信号RSが論理ハイにアクティブされても前記第２論理積
ゲート493 の出力は論理ローにそのまま保たれる。なぜ
なら、インバータ495の出力が論理ローであるからであ
る。前記第２論理積ゲート493 の出力が論理ローなので
前記第2PMOS トランジスタ442 はターンオン状態に保た
れる。従って、前記出力信号Voは論理ハイにラッチされ
る。
【００３９】次いで、前記ザッピング素子451 のオープ
ン時のザッピング回路の動作を説明する。初期に前記外
部制御信号RSは論理ローに保たれる。すると、前記第１
及び第２論理積ゲート491 、493 は全て論理ローを出力
する。これにより前記第１及び第2PMOS トランジスタ44
1 、442 は全てターンオンされる。しかし、前記ザッピ
ング素子451 がオープンされているので前記インバータ
461 の入力電圧は前記電源電圧Vdd に近くなる。よっ
て、前記出力信号Voは論理ローとなる。この論理ローの
出力信号Voは前記第１論理積ゲート491 に入力されるの
で、この第１論理積ゲート491 の出力は論理ローにその
まま保たれる。従って、前記第1PMOS トランジスタ441
はターンオン状態に保たれる。前記論理ローの出力信号
Voはインバータ495 により反転されて前記第２論理積ゲ
ート493 に入力される。インバータ495 の出力が論理ハ
イであり、前記外部制御信号RSが論理ローなので前記第
２論理積ゲート493 の出力は依然として論理ローに保た
れる。従って、前記第2PMOSトランジスタ442 はターン
オン状態に保たれる。
ン時のザッピング回路の動作を説明する。初期に前記外
部制御信号RSは論理ローに保たれる。すると、前記第１
及び第２論理積ゲート491 、493 は全て論理ローを出力
する。これにより前記第１及び第2PMOS トランジスタ44
1 、442 は全てターンオンされる。しかし、前記ザッピ
ング素子451 がオープンされているので前記インバータ
461 の入力電圧は前記電源電圧Vdd に近くなる。よっ
て、前記出力信号Voは論理ローとなる。この論理ローの
出力信号Voは前記第１論理積ゲート491 に入力されるの
で、この第１論理積ゲート491 の出力は論理ローにその
まま保たれる。従って、前記第1PMOS トランジスタ441
はターンオン状態に保たれる。前記論理ローの出力信号
Voはインバータ495 により反転されて前記第２論理積ゲ
ート493 に入力される。インバータ495 の出力が論理ハ
イであり、前記外部制御信号RSが論理ローなので前記第
２論理積ゲート493 の出力は依然として論理ローに保た
れる。従って、前記第2PMOSトランジスタ442 はターン
オン状態に保たれる。
【００４０】それから前記外部制御信号RSが論理ローか
ら論理ハイにアクティブされると前記第１論理積ゲート
491 の出力は論理ローにそのまま保たれる。なぜなら、
前記出力信号Voが論理ローであるからである。従って、
前記第1PMOS トランジスタ441 はターンオン状態にその
まま保たれる。前記外部制御信号RSが論理ハイにアクテ
ィブされると、前記第２論理積ゲート493 の入力は全て
論理ハイとなるので、この第２論理積ゲート493 の出力
は論理ハイに変わる。この第２論理積ゲート493 の出力
が論理ハイなので前記第2PMOS トランジスタ442 はター
ンオフされる。従って、前記出力信号Voは論理ローにラ
ッチされる。
ら論理ハイにアクティブされると前記第１論理積ゲート
491 の出力は論理ローにそのまま保たれる。なぜなら、
前記出力信号Voが論理ローであるからである。従って、
前記第1PMOS トランジスタ441 はターンオン状態にその
まま保たれる。前記外部制御信号RSが論理ハイにアクテ
ィブされると、前記第２論理積ゲート493 の入力は全て
論理ハイとなるので、この第２論理積ゲート493 の出力
は論理ハイに変わる。この第２論理積ゲート493 の出力
が論理ハイなので前記第2PMOS トランジスタ442 はター
ンオフされる。従って、前記出力信号Voは論理ローにラ
ッチされる。
【００４１】前述したように、前記ザッピング素子451
の導通時は前記外部制御信号RSが論理ハイにアクティブ
されることにより出力信号Voは論理ハイにラッチされ
る。この際、前記第1PMOS トランジスタ441 はターンオ
フされることにより半導体装置401 の電力消耗が省かれ
る。前記ザッピング素子451 のオープン時は前記外部制
御信号RSが論理ハイにアクティブされることにより前記
出力信号Voは論理ローとしてラッチされる。この際、前
記第2PMOS トランジスタ442 がターンオフされることに
より半導体装置401 の電力消耗が省かれる。
の導通時は前記外部制御信号RSが論理ハイにアクティブ
されることにより出力信号Voは論理ハイにラッチされ
る。この際、前記第1PMOS トランジスタ441 はターンオ
フされることにより半導体装置401 の電力消耗が省かれ
る。前記ザッピング素子451 のオープン時は前記外部制
御信号RSが論理ハイにアクティブされることにより前記
出力信号Voは論理ローとしてラッチされる。この際、前
記第2PMOS トランジスタ442 がターンオフされることに
より半導体装置401 の電力消耗が省かれる。
【００４２】図５は本発明の第４実施形態によるザッピ
ング回路を含む半導体装置の概略的な回路図である。図
５を参照すれば、本発明の第４実施形態による半導体装
置は電源ピン511 、接地ピン521 、スイッチング素子53
1 、PMOSトランジスタ541 、NMOSトランジスタ542 、ザ
ッピング素子551 、インバータ561 、論理回路581 及び
内部回路571 を具備する。前記スイッチング素子531 、
電源ピン511 、接地ピン521 、ザッピング素子551 は前
記図２に示された半導体装置201 とその構成及び動作が
同一なのでその説明は略す。
ング回路を含む半導体装置の概略的な回路図である。図
５を参照すれば、本発明の第４実施形態による半導体装
置は電源ピン511 、接地ピン521 、スイッチング素子53
1 、PMOSトランジスタ541 、NMOSトランジスタ542 、ザ
ッピング素子551 、インバータ561 、論理回路581 及び
内部回路571 を具備する。前記スイッチング素子531 、
電源ピン511 、接地ピン521 、ザッピング素子551 は前
記図２に示された半導体装置201 とその構成及び動作が
同一なのでその説明は略す。
【００４３】前記PMOSトランジスタ541 に前記電源ピン
511 が接続され、前記PMOSトランジスタ541 と前記NMOS
トランジスタ542 は相互直列に接続される。即ち、前記
PMOSトランジスタ541 のソースに前記電源ピン511 が接
続され、前記PMOSトランジスタ541 のドレインと前記NM
OSトランジスタ542 のドレインとが相互接続される。前
記PMOSトランジスタ541 のドレインと前記NMOSトランジ
スタ542 のドレインとの相互接続部分に前記インバータ
561 の入力端が接続され、このインバータ561を通じて
出力信号Voが発生される。前記NMOSトランジスタ542 及
び前記PMOSトランジスタ541 は全て前記論理回路581 の
出力によりゲートされる。
511 が接続され、前記PMOSトランジスタ541 と前記NMOS
トランジスタ542 は相互直列に接続される。即ち、前記
PMOSトランジスタ541 のソースに前記電源ピン511 が接
続され、前記PMOSトランジスタ541 のドレインと前記NM
OSトランジスタ542 のドレインとが相互接続される。前
記PMOSトランジスタ541 のドレインと前記NMOSトランジ
スタ542 のドレインとの相互接続部分に前記インバータ
561 の入力端が接続され、このインバータ561を通じて
出力信号Voが発生される。前記NMOSトランジスタ542 及
び前記PMOSトランジスタ541 は全て前記論理回路581 の
出力によりゲートされる。
【００４４】前記PMOSトランジスタ541 及び前記NMOSト
ランジスタ542 の大きさはそれぞれのターンオン抵抗を
考慮して決定されるべきである。即ち、前記PMOSトラン
ジスタ541 のターンオン抵抗が前記NMOSトランジスタ54
2 のターンオン抵抗より大きくなければならない。なぜ
なら、前記ザッピング素子551 が導通した状態で外部制
御信号RSが印加されると、前記インバータ561 の入力電
圧はローレベルに低くなり、この時前記インバータ561
の入力電圧がローレベルに十分に低くなるためには前記
NMOSトランジスタ542 のターンオン抵抗は前記PMOSトラ
ンジスタ541 のターンオン抵抗より十分に小さくなけれ
ばならない。また、前記ザッピング素子551 がオープン
された状態で外部制御信号RSが印加されると前記インバ
ータ561の入力電圧はハイレバルに高くなり、この時前
記インバータ561 の入力電圧がハイレバルに十分に高ま
るためには前記PMOSトランジスタ541 のターンオン抵抗
が前記NMOSトランジスタ542 のターンオン抵抗より十分
に大きくなければならない。
ランジスタ542 の大きさはそれぞれのターンオン抵抗を
考慮して決定されるべきである。即ち、前記PMOSトラン
ジスタ541 のターンオン抵抗が前記NMOSトランジスタ54
2 のターンオン抵抗より大きくなければならない。なぜ
なら、前記ザッピング素子551 が導通した状態で外部制
御信号RSが印加されると、前記インバータ561 の入力電
圧はローレベルに低くなり、この時前記インバータ561
の入力電圧がローレベルに十分に低くなるためには前記
NMOSトランジスタ542 のターンオン抵抗は前記PMOSトラ
ンジスタ541 のターンオン抵抗より十分に小さくなけれ
ばならない。また、前記ザッピング素子551 がオープン
された状態で外部制御信号RSが印加されると前記インバ
ータ561の入力電圧はハイレバルに高くなり、この時前
記インバータ561 の入力電圧がハイレバルに十分に高ま
るためには前記PMOSトランジスタ541 のターンオン抵抗
が前記NMOSトランジスタ542 のターンオン抵抗より十分
に大きくなければならない。
【００４５】前記論理回路581 は前記外部制御信号RS、
例えばリセット信号に応答して前記PMOSトランジスタ54
1 及び前記NMOSトランジスタ542 をゲートさせる。この
論理回路581 は論理積ゲート591 、否定論理積ゲート59
3 及びインバータ595 を具備する。前記論理積ゲート59
1 は前記外部制御信号RSと前記出力信号Voとを論理積
し、その結果としての第１内部制御信号を前記PMOSトラ
ンジスタ541 のゲートに印加する。即ち、前記外部制御
信号RS及び前記出力信号Voのうち何れか一つでも論理ロ
ーなら前記論理積ゲート591 の出力は論理ローとなり、
前記外部制御信号RSと前記出力信号Voとが全て論理ハイ
なら前記論理積ゲート591 の出力は論理ハイとなる。イ
ンバータ595 は前記出力信号Voを反転させて前記否定論
理積ゲート593 に印加する。この否定論理積ゲート593
はインバータ595 の出力と前記外部制御信号RSとを否定
論理積し、その結果としての第２内部制御信号を前記NM
OSトランジスタ542 のゲートに印加する。即ち、インバ
ータ595 の出力及び前記外部制御信号RSのうち何れか一
つでも論理ローなら前記否定論理積ゲート593 の出力は
論理ハイとなり、インバータ595 の出力と前記外部制御
信号RSとが全て論理ハイなら前記否定論理積ゲート593
の出力は論理ローとなる。
例えばリセット信号に応答して前記PMOSトランジスタ54
1 及び前記NMOSトランジスタ542 をゲートさせる。この
論理回路581 は論理積ゲート591 、否定論理積ゲート59
3 及びインバータ595 を具備する。前記論理積ゲート59
1 は前記外部制御信号RSと前記出力信号Voとを論理積
し、その結果としての第１内部制御信号を前記PMOSトラ
ンジスタ541 のゲートに印加する。即ち、前記外部制御
信号RS及び前記出力信号Voのうち何れか一つでも論理ロ
ーなら前記論理積ゲート591 の出力は論理ローとなり、
前記外部制御信号RSと前記出力信号Voとが全て論理ハイ
なら前記論理積ゲート591 の出力は論理ハイとなる。イ
ンバータ595 は前記出力信号Voを反転させて前記否定論
理積ゲート593 に印加する。この否定論理積ゲート593
はインバータ595 の出力と前記外部制御信号RSとを否定
論理積し、その結果としての第２内部制御信号を前記NM
OSトランジスタ542 のゲートに印加する。即ち、インバ
ータ595 の出力及び前記外部制御信号RSのうち何れか一
つでも論理ローなら前記否定論理積ゲート593 の出力は
論理ハイとなり、インバータ595 の出力と前記外部制御
信号RSとが全て論理ハイなら前記否定論理積ゲート593
の出力は論理ローとなる。
【００４６】前記PMOSトランジスタ541 、NMOSトランジ
スタ542 、インバータ561 、ザッピング素子551 及び論
理回路581 は一つのザッピング回路を形成する。
スタ542 、インバータ561 、ザッピング素子551 及び論
理回路581 は一つのザッピング回路を形成する。
【００４７】図５に示されたザッピング回路の動作を説
明する。ザッピング回路の動作は前記ザッピング素子55
1 の導通時と、オープン時の２つに分けられる。この
際、前記スイッチング素子531 はオフされており、前記
電源ピン511 及び前記接地ピン521 は各々電源電圧Vdd
及び接地端GND に接続されている。
明する。ザッピング回路の動作は前記ザッピング素子55
1 の導通時と、オープン時の２つに分けられる。この
際、前記スイッチング素子531 はオフされており、前記
電源ピン511 及び前記接地ピン521 は各々電源電圧Vdd
及び接地端GND に接続されている。
【００４８】まず、前記ザッピング素子551 の導通時の
ザッピング回路の動作を説明する。初期に前記外部制御
信号RSは論理ローに保たれる。すると、前記論理積ゲー
ト591 は論理ローを出力し、前記否定論理積ゲート593
は論理ハイを出力する。これにより、前記PMOSトランジ
スタ541 及び前記NMOSトランジスタ542 は全てターンオ
ンされるので前記インバータ561 の入力電圧は接地端GN
D レベルに低くなる。従って、前記出力信号Voは論理ハ
イとなる。この論理ハイの出力信号Voは前記論理積ゲー
ト591 に入力されるが、前記外部制御信号RSが依然とし
て論理ローなので前記論理積ゲート591 の出力は論理ロ
ーにそのまま保たれる。従って、前記PMOSトランジスタ
541 はターンオン状態に保たれる。前記論理ハイの出力
信号Voはインバータ595 により反転されて前記否定論理
積ゲート593 に入力される。この否定論理積ゲート593
の入力が全て論理ローなので、この否定論理積ゲート59
3の出力も依然として論理ハイに保たれる。従って、前
記NMOSトランジスタ542 はターンオン状態に保たれる。
ザッピング回路の動作を説明する。初期に前記外部制御
信号RSは論理ローに保たれる。すると、前記論理積ゲー
ト591 は論理ローを出力し、前記否定論理積ゲート593
は論理ハイを出力する。これにより、前記PMOSトランジ
スタ541 及び前記NMOSトランジスタ542 は全てターンオ
ンされるので前記インバータ561 の入力電圧は接地端GN
D レベルに低くなる。従って、前記出力信号Voは論理ハ
イとなる。この論理ハイの出力信号Voは前記論理積ゲー
ト591 に入力されるが、前記外部制御信号RSが依然とし
て論理ローなので前記論理積ゲート591 の出力は論理ロ
ーにそのまま保たれる。従って、前記PMOSトランジスタ
541 はターンオン状態に保たれる。前記論理ハイの出力
信号Voはインバータ595 により反転されて前記否定論理
積ゲート593 に入力される。この否定論理積ゲート593
の入力が全て論理ローなので、この否定論理積ゲート59
3の出力も依然として論理ハイに保たれる。従って、前
記NMOSトランジスタ542 はターンオン状態に保たれる。
【００４９】それから前記外部制御信号RSが論理ローか
ら論理ハイにアクティブされると前記論理積ゲート591
の入力が全て論理ハイなので、この論理積ゲート591 の
出力は論理ハイに変わる。従って、前記PMOSトランジス
タ541 はターンオフされる。前記外部制御信号RSが論理
ハイにアクティブされても前記否定論理積ゲート593の
出力は論理ハイにそのまま保たれる。なぜなら、インバ
ータ595 の出力が論理ローであるからである。この否定
論理積ゲート593 の出力が論理ハイなので前記NMOSトラ
ンジスタ542 はターンオン状態に保たれる。従って、前
記出力信号Voは論理ハイにラッチされる。
ら論理ハイにアクティブされると前記論理積ゲート591
の入力が全て論理ハイなので、この論理積ゲート591 の
出力は論理ハイに変わる。従って、前記PMOSトランジス
タ541 はターンオフされる。前記外部制御信号RSが論理
ハイにアクティブされても前記否定論理積ゲート593の
出力は論理ハイにそのまま保たれる。なぜなら、インバ
ータ595 の出力が論理ローであるからである。この否定
論理積ゲート593 の出力が論理ハイなので前記NMOSトラ
ンジスタ542 はターンオン状態に保たれる。従って、前
記出力信号Voは論理ハイにラッチされる。
【００５０】次いで、前記ザッピング素子551 のオープ
ン時のザッピング回路の動作を説明する。初期に前記外
部制御信号RSは論理ローに保たれる。すると、前記論理
積ゲート591 は論理ローを出力し、前記否定論理積ゲー
ト593 は論理ハイを出力する。これにより、前記PMOSト
ランジスタ541 及び前記NMOSトランジスタ542 は全てタ
ーンオンされる。しかし、前記ザッピング素子551 がオ
ープンされているので、前記インバータ561 の入力電圧
は前記電源電圧Vdd に近くなる。従って、前記出力信号
Voは論理ローとなる。この論理ローの出力信号Voはその
まま前記論理積ゲート591 に入力されるので、この論理
積ゲート591 の出力は論理ローにそのまま保たれる。従
って、前記PMOSトランジスタ541 はターンオン状態に保
たれる。前記論理ローの出力信号Voはインバータ595 に
より反転されて前記否定論理積ゲート593 に入力され
る。インバータ595 の出力は論理ハイであるが、前記外
部制御信号RSが論理ローなので前記否定論理積ゲート59
3 の出力は依然として論理ハイに保たれる。従って、前
記NMOSトランジスタ542 はターンオン状態に保たれる。
ン時のザッピング回路の動作を説明する。初期に前記外
部制御信号RSは論理ローに保たれる。すると、前記論理
積ゲート591 は論理ローを出力し、前記否定論理積ゲー
ト593 は論理ハイを出力する。これにより、前記PMOSト
ランジスタ541 及び前記NMOSトランジスタ542 は全てタ
ーンオンされる。しかし、前記ザッピング素子551 がオ
ープンされているので、前記インバータ561 の入力電圧
は前記電源電圧Vdd に近くなる。従って、前記出力信号
Voは論理ローとなる。この論理ローの出力信号Voはその
まま前記論理積ゲート591 に入力されるので、この論理
積ゲート591 の出力は論理ローにそのまま保たれる。従
って、前記PMOSトランジスタ541 はターンオン状態に保
たれる。前記論理ローの出力信号Voはインバータ595 に
より反転されて前記否定論理積ゲート593 に入力され
る。インバータ595 の出力は論理ハイであるが、前記外
部制御信号RSが論理ローなので前記否定論理積ゲート59
3 の出力は依然として論理ハイに保たれる。従って、前
記NMOSトランジスタ542 はターンオン状態に保たれる。
【００５１】それから前記外部制御信号RSが論理ローか
ら論理ハイにアクティブされると、前記論理積ゲート59
1 の出力は論理ローにそのまま保たれる。なぜなら、前
記出力信号Voが論理ローであるからである。従って、前
記PMOSトランジスタ541 はターンオン状態にそのまま保
たれる。前記外部制御信号RSが論理ハイにアクティブさ
れると前記否定論理積ゲート593 の入力は全て論理ハイ
となるので、この否定論理積ゲート593 の出力は論理ロ
ーに変わる。この否定論理積ゲート593 の出力が論理ロ
ーなので前記NMOSトランジスタ542 はターンオフされ
る。従って、前記出力信号Voは論理ローにラッチされ
る。
ら論理ハイにアクティブされると、前記論理積ゲート59
1 の出力は論理ローにそのまま保たれる。なぜなら、前
記出力信号Voが論理ローであるからである。従って、前
記PMOSトランジスタ541 はターンオン状態にそのまま保
たれる。前記外部制御信号RSが論理ハイにアクティブさ
れると前記否定論理積ゲート593 の入力は全て論理ハイ
となるので、この否定論理積ゲート593 の出力は論理ロ
ーに変わる。この否定論理積ゲート593 の出力が論理ロ
ーなので前記NMOSトランジスタ542 はターンオフされ
る。従って、前記出力信号Voは論理ローにラッチされ
る。
【００５２】このように、前記ザッピング素子551 の導
通時には、前記外部制御信号RSが論理ハイにアクティブ
されることにより出力信号Voが論理ハイとしてラッチさ
れる。この際、前記PMOSトランジスタ541 がターンオフ
されるので半導体装置501 の電力消耗が省かれる。前記
ザッピング素子551 のオープン時は前記外部制御信号RS
が論理ハイにアクティブされることにより前記出力信号
Voが論理ローとしてラッチされる。この際、前記NMOSト
ランジスタ542 がターンオフされることにより半導体装
置501 の電力消耗が省かれる。
通時には、前記外部制御信号RSが論理ハイにアクティブ
されることにより出力信号Voが論理ハイとしてラッチさ
れる。この際、前記PMOSトランジスタ541 がターンオフ
されるので半導体装置501 の電力消耗が省かれる。前記
ザッピング素子551 のオープン時は前記外部制御信号RS
が論理ハイにアクティブされることにより前記出力信号
Voが論理ローとしてラッチされる。この際、前記NMOSト
ランジスタ542 がターンオフされることにより半導体装
置501 の電力消耗が省かれる。
【００５３】以上のように本発明の望ましい実施形態に
よれば、電力消耗を減少させることができる。
よれば、電力消耗を減少させることができる。
【００５４】なお、実施の形態では、特定の用語が使わ
れたが、これはただ本発明を説明するための目的として
使われたものに過ぎなく、意味の限定や特許請求の範囲
に記載された本発明の範囲を制限するために使われたも
のではない。従って、当業者ならこれより多様な変形及
び均等な他の実施の形態が可能なのは明白である。従っ
て、本発明の真の技術的保護範囲は特許請求の範囲の技
術的思想により決まるべきである。
れたが、これはただ本発明を説明するための目的として
使われたものに過ぎなく、意味の限定や特許請求の範囲
に記載された本発明の範囲を制限するために使われたも
のではない。従って、当業者ならこれより多様な変形及
び均等な他の実施の形態が可能なのは明白である。従っ
て、本発明の真の技術的保護範囲は特許請求の範囲の技
術的思想により決まるべきである。
【００５５】
【発明の効果】以上詳細に説明したように本発明の半導
体装置によれば、ザッピング回路での電力消耗を減少さ
せることができる。
体装置によれば、ザッピング回路での電力消耗を減少さ
せることができる。
【図面の簡単な説明】
【図１】ザッピング回路を含む従来の半導体装置の概略
的な回路図。
的な回路図。
【図２】本発明の第１実施形態によるザッピング回路を
含む半導体装置の概略的な回路図。
含む半導体装置の概略的な回路図。
【図３】本発明の第２実施形態によるザッピング回路を
含む半導体装置の概略的な回路図。
含む半導体装置の概略的な回路図。
【図４】本発明の第３実施形態によるザッピング回路を
含む半導体装置の概略的な回路図。
含む半導体装置の概略的な回路図。
【図５】本発明の第４実施形態によるザッピング回路を
含む半導体装置の概略的な回路図。
含む半導体装置の概略的な回路図。
201 半導体装置 211 電源ピン 221 接地ピン 231 スイッチング素子 241,242 第１、第2NMOS トランジスタ 251 ザッピング素子 261 インバータ 271 内部回路 281 論理回路 291,293 第１、第２否定論理積ゲート 295 インバータ
Claims (21)
- 【請求項１】 外部制御信号に応答して少なくとも二つ
の内部制御信号を発生する論理回路と、 直列に接続されて電源電圧が印加され、前記少なくとも
二つの内部制御信号に応答して所定の電圧レベルの出力
信号を発生する少なくとも二つの能動素子と、 前記少なくとも二つの能動素子のうち前記電源電圧が印
加されない能動素子と接地端との間に接続されるザッピ
ング素子とを具備し、 前記外部制御信号がアクティブされると前記少なくとも
二つの能動素子のうち少なくとも１つが動作して前記所
定電圧レベルの出力信号がラッチされることを特徴とす
る半導体装置。 - 【請求項２】 前記少なくとも二つの能動素子はトラン
ジスタであることを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】 前記ザッピング素子はヒューズであるこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記ヒューズは所定の電圧が印加される
とオープンされる電気ヒューズであることを特徴とする
請求項３に記載の半導体装置。 - 【請求項５】 前記少なくとも二つの能動素子のうち前
記電源電圧に接続された能動素子のターンオン抵抗が前
記接地端に接続された能動素子のターンオン抵抗より大
きいことを特徴とする請求項１に記載の半導体装置。 - 【請求項６】 外部制御信号に応答して第１及び第２内
部制御信号を発生する論理回路と、 電源電圧がドレインに印加され、前記第１内部制御信号
によりゲートされ、ソースから出力信号を発生する第1N
MOS トランジスタと、 この第1NMOS トランジスタのソースにドレインが接続さ
れ、前記第２内部制御信号によりゲートされる第2NMOS
トランジスタと、 この第2NMOS トランジスタのソースと接地端との間に接
続されるザッピング素子とを具備し、 前記ザッピング素子のオープン時には前記外部制御信号
がアクティブされる時、前記第1NMOS トランジスタのみ
がターンオンされて前記出力信号がラッチされ、前記ザ
ッピング素子の導通時には前記外部制御信号がアクティ
ブされる時、前記第2NMOS トランジスタのみがターンオ
ンされて前記出力信号がラッチされることを特徴とする
半導体装置。 - 【請求項７】 前記論理回路は、 前記外部制御信号と前記出力信号とを否定論理積し、そ
の結果を前記第1NMOSトランジスタのゲートに印加する
第１論理ゲートと、 前記出力信号を反転させる反転ゲートと、 前記外部制御信号と前記反転ゲートの出力とを否定論理
積し、その結果を前記第2NMOS トランジスタのゲートに
印加する第２論理ゲートとを具備することを特徴とする
請求項６に記載の半導体装置。 - 【請求項８】 前記ザッピング素子はヒューズであるこ
とを特徴とする請求項６に記載の半導体装置。 - 【請求項９】 前記第1NMOS トランジスタのターンオン
抵抗が前記第2NMOSトランジスタのターンオン抵抗より
大きいことを特徴とする請求項６に記載の半導体装置。 - 【請求項１０】 外部制御信号に応答して第１及び第２
内部制御信号を発生する論理回路と、 電源電圧がドレインに印加され、前記第１内部制御信号
によりゲートされ、ソースから出力信号を発生するNMOS
トランジスタと、 前記NMOSトランジスタのソースにソースが接続され、前
記第２内部制御信号によりゲートされるPMOSトランジス
タと、 このPMOSトランジスタのドレインと接地端との間に接続
されるザッピング素子とを具備し、 前記ザッピング素子のオープン時には前記外部制御信号
がアクティブされる時、前記NMOSトランジスタのみがタ
ーンオンされて前記出力信号がラッチされ、前記ザッピ
ング素子の導通時には前記外部制御信号がアクティブさ
れる時、前記PMOSトランジスタのみがターンオンされて
前記出力信号がラッチされることを特徴とする半導体装
置。 - 【請求項１１】 前記論理回路は、 前記外部制御信号と前記出力信号とを否定論理積し、そ
の結果を前記NMOSトランジスタのゲートに印加する第１
論理ゲートと、 前記出力信号を反転させる反転ゲートと、 前記外部制御信号と前記反転ゲートの出力とを論理積
し、その結果を前記PMOSトランジスタのゲートに印加す
る第２論理ゲートとを具備することを特徴とする請求項
１０に記載の半導体装置。 - 【請求項１２】 前記ザッピング素子はヒューズである
ことを特徴とする請求項１０に記載の半導体装置。 - 【請求項１３】 前記NMOSトランジスタのターンオン抵
抗が前記PMOSトランジスタのターンオン抵抗より大きい
ことを特徴とする請求項１０に記載の半導体装置。 - 【請求項１４】 外部制御信号に応答して第１及び第２
内部制御信号を発生する論理回路と、 電源電圧がソースに印加され、前記第１内部制御信号に
よりゲートされ、ドレインから出力信号を発生する第1P
MOS トランジスタと、 この第1PMOS トランジスタのドレインにソースが接続さ
れ、前記第２内部信号によりゲートされる第2PMOS トラ
ンジスタと、 この第2PMOS トランジスタのドレインと接地端との間に
接続されるザッピング素子とを具備し、 前記ザッピング素子のオープン時には前記外部制御信号
がアクティブされる時、前記第1PMOS トランジスタのみ
がターンオンされて前記出力信号がラッチされ、前記ザ
ッピング素子の導通時には前記外部制御信号がアクティ
ブされる時、前記第2PMOS トランジスタのみがターンオ
ンされて前記出力信号がラッチされることを特徴とする
半導体装置。 - 【請求項１５】 前記論理回路は、 前記外部制御信号と前記出力信号とを論理積し、その結
果を前記第1PMOS トランジスタのゲートに印加する第１
論理ゲートと、 前記出力信号を反転させる反転ゲートと、 前記外部制御信号と前記反転ゲートの出力とを論理積
し、その結果を前記第2PMOS トランジスタのゲートに印
加する第２論理ゲートとを具備することを特徴とする請
求項１４に記載の半導体装置。 - 【請求項１６】 前記ザッピング素子はヒューズである
ことを特徴とする請求項１４に記載の半導体装置。 - 【請求項１７】 前記第1PMOS トランジスタのターンオ
ン抵抗が前記第2PMOS トランジスタのターンオン抵抗よ
り大きいことを特徴とする請求項１４に記載の半導体装
置。 - 【請求項１８】 外部制御信号に応答して第１及び第２
内部制御信号を発生する論理回路と、 電源電圧がソースに印加され、前記第１内部制御信号に
よりゲートされ、ドレインから出力信号を発生するPMOS
トランジスタと、 このPMOSトランジスタのドレインにドレインが接続さ
れ、前記第２内部信号によりゲートされるNMOSトランジ
スタと、 このNMOSトランジスタのソースと接地端との間に接続さ
れるザッピング素子とを具備し、 前記ザッピング素子のオープン時には前記外部制御信号
がアクティブされる時、前記PMOSトランジスタのみがタ
ーンオンされて前記出力信号がラッチされ、前記ザッピ
ング素子の導通時には前記外部制御信号がアクティブさ
れる時、前記NMOSトランジスタのみがターンオンされて
前記出力信号がラッチされることを特徴とする半導体装
置。 - 【請求項１９】 前記論理回路は、 前記外部制御信号と前記出力信号とを論理積し、その結
果を前記PMOSトランジスタのゲートに印加する第１論理
ゲートと、 前記出力信号を反転させる反転ゲートと、 前記外部制御信号と前記反転ゲートの出力とを否定論理
積し、その結果を前記NMOSトランジスタのゲートに印加
する第２論理ゲートとを具備することを特徴とする請求
項１８に記載の半導体装置。 - 【請求項２０】 前記ザッピング素子はヒューズである
ことを特徴とする請求項１８に記載の半導体装置。 - 【請求項２１】 前記PMOSトランジスタのターンオン抵
抗が前記NMOSトランジスタのターンオン抵抗より大きい
ことを特徴とする請求項１８に記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1998P-12852 | 1998-04-10 | ||
| KR1019980012852A KR100275729B1 (ko) | 1998-04-10 | 1998-04-10 | 재핑 회로를 포함하는 반도체장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330949A true JPH11330949A (ja) | 1999-11-30 |
| JP3620975B2 JP3620975B2 (ja) | 2005-02-16 |
Family
ID=19536104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29165998A Expired - Fee Related JP3620975B2 (ja) | 1998-04-10 | 1998-10-14 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6175481B1 (ja) |
| JP (1) | JP3620975B2 (ja) |
| KR (1) | KR100275729B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101429126B1 (ko) | 2013-07-22 | 2014-08-12 | 주식회사 트루윈 | 스탑램프스위치의 신호 출력값 영점 조정방법 및 이를 적용한 스탑램프스위치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4451839A (en) | 1980-09-12 | 1984-05-29 | National Semiconductor Corporation | Bilateral zener trim |
| US4412241A (en) | 1980-11-21 | 1983-10-25 | National Semiconductor Corporation | Multiple trim structure |
| US4621346A (en) * | 1984-09-20 | 1986-11-04 | Texas Instruments Incorporated | Low power CMOS fuse circuit |
-
1998
- 1998-04-10 KR KR1019980012852A patent/KR100275729B1/ko not_active IP Right Cessation
- 1998-10-14 JP JP29165998A patent/JP3620975B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-23 US US09/274,403 patent/US6175481B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100275729B1 (ko) | 2000-12-15 |
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| JP3620975B2 (ja) | 2005-02-16 |
| KR19990079938A (ko) | 1999-11-05 |
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