KR100275729B1 - 재핑 회로를 포함하는 반도체장치 - Google Patents

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Abstract

논리 회로, 적어도 두 개의 능동 소자들 및 재핑(zapping) 소자를 구비하는 반도체 장치가 개시된다. 논리 회로는 외부 제어 신호에 응답하여 적어도 두 개의 내부 제어 신호들을 발생한다. 적어도 두 개의 능동 소자들은 직렬로 연결되고 전원 전압이 인가되며 적어도 두 개의 내부 제어 신호들에 응답하여 소정 전압 레벨의 출력 신호를 발생한다. 재핑 소자는 적어도 두개의 능동 소자들 중 전원 전압이 인가되지않는 능동 소자와 접지 사이에 연결된다. 외부 제어 신호가 액티브(active)되면 적어도 두 개의 능동 소자들 중 적어도 하나가 동작하여 상기 소정 전압 레벨의 출력 신호가 래취(latch)된다.

Description

재핑 회로를 포함하는 반도체 장치
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치의 재핑 회로에 관한 것이다.
반도체 장치의 재핑 회로는 반도체 장치에 배열되는 일부 회로의 동작을 제어하는데 이용된다.
도 1은 재핑 회로를 포함하는 종래의 반도체 장치의 개략적인 회로도이다. 도 1을 참조하면, 종래의 반도체 장치(101)는 전원 핀(111), 접지 핀(121), 스위칭 소자(131), 저항(141), 재핑 소자(151), 인버터(161) 및 내부 회로(171)를 구비한다.
상기 스위칭 소자(131)는 상기 재핑 소자(151)를 단절시키기 위해 사용된다. 즉, 상기 스위칭 소자(131)가 제어 신호(C)에 의해 온(on)되면 상기 전원 핀(111)을 통해서 인가되는 전원 전압(Vdd)이 상기 재핑 소자(151)에 인가된다. 상기 전원 전압(Vdd)이 인가되면, 상기 재핑 소자(151)는 퓨징(fusing) 즉, 오픈(open)된다.
상기 도 1에서 상기 재핑 소자(151)가 단락(short)되어있을 경우, 즉, 퓨징이 안되어있을 경우, 상기 전원 전압(Vdd)이 상기 저항(141)에 인가되더라도 상기 인버터(161)의 입력단은 접지 전압(GND) 레벨로 낮아지기 때문에 상기 인버터(161)의 출력은 논리 하이(logic high)로 된다. 상기 재핑 소자(151)가 오픈되어있을 경우, 즉, 퓨징이 되어있을 경우, 상기 전원 전압(Vdd)이 상기 저항(141)에 인가되면 상기 인버터(161)의 입력 전압은 상기 전원 전압(Vdd) 레벨로 높아지기 때문에 상기 인버터(161)의 출력은 논리 로우(low)로 된다. 따라서, 상기 인버터(161)의 출력은 상기 재핑 소자(151)의 퓨징 여부에 따라 그 전압 레벨이 변하게된다.
그런데, 종래의 반도체 장치(101)에서는 상기 전원 전압(Vdd)이 상기 저항(141)에 인가되는 한 상기 저항(141)에는 항상 전류가 흐르므로 상기 반도체 장치(101)에서 소모되는 전력이 많아진다.
본 발명이 이루고자하는 기술적 과제는 전력 소모가 감소되는 재핑 회로를 포함하는 반도체 장치를 제공하는데 있다.
도 1은 재핑 회로를 포함하는 종래의 반도체 장치의 개략적인 회로도.
도 2는 본 발명의 제1 실시예에 따른 재핑 회로를 포함하는 반도체 장치의 개략적인 회로도.
도 3은 본 발명의 제2 실시예에 따른 재핑 회로를 포함하는 반도체 장치의 개략적인 회로도.
도 4는 본 발명의 제3 실시예에 따른 재핑 회로를 포함하는 반도체 장치의 개략적인 회로도.
도 5는 본 발명의 제4 실시예에 따른 재핑 회로를 포함하는 반도체 장치의 개략적인 회로도.
본 발명이 이루고자하는 기술적 과제는 전력 소모가 감소되는 재핑 회로를 포함하는 반도체 장치를 제공하는데 있다.
상기 기술적 과제를 이루기 위하여 본 발명은,
논리 회로, 적어도 두 개의 능동 소자들 및 재핑 소자를 구비한다.
상기 논리 회로는 외부 제어 신호에 응답하여 적어도 두 개의 내부 제어 신호들을 발생한다.
상기 적어도 두 개의 능동 소자들은 직렬로 연결되고 전원 전압이 인가되며 상기 적어도 두 개의 내부 제어 신호들에 응답하여 소정 전압 레벨의 출력 신호를 발생한다.
상기 재핑 소자는 상기 적어도 두개의 능동 소자들 중 상기 전원 전압이 인가되지않는 능동 소자와 접지단 사이에 연결된다.
상기 외부 제어 신호가 액티브되면 상기 적어도 두 개의 능동 소자들 중 적어도 하나 동작하여 상기 소정 전압 레벨의 출력 신호가 래취된다.
상기 본 발명에 의하여 재핑 회로를 포함하는 반도체 장치의 전력 소모가 감소된다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 재핑 회로를 포함하는 반도체 장치(201)의 개략적인 회로도이다. 도 2를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(201)는 전원 핀(211), 접지 핀(221), 스위칭 소자(231), 제1 및 제2 NMOS 트랜지스터들(241,242), 재핑 소자(251), 인버터(261), 논리 회로(281) 및 내부 회로(271)를 구비한다.
상기 전원 핀(211)에는 외부로부터 전원 전압(Vdd)이 인가되어 상기 전원 핀(211)에 연결된 회로, 예컨대 내부 회로(271)에 전원 전압(Vdd)이 공급된다. 상기 접지 핀(221)은 외부의 접지(GND)와 연결되어 상기 접지 핀(221)에 연결된 회로, 예컨대 내부 회로(271)를 접지시킨다.
상기 제1 NMOS 트랜지스터(241)에 상기 전원 핀(211)이 연결되며, 상기 제1 및 제2 NMOS 트랜지스터들(241,242)은 상호 직렬로 연결된다. 즉, 상기 제1 NMOS 트랜지스터(241)의 드레인에 상기 전원 핀(211)이 연결되고, 상기 제1 NMOS 트랜지스터(241)의 소오스와 상기 제2 NMOS 트랜지스터(242)의 드레인이 서로 접속된다. 상기 제1 NMOS 트랜지스터(241)의 소오스와 상기 제2 NMOS 트랜지스터(242)의 드레인이 서로 접속된 부분에 상기 인버터(261)의 입력단이 연결되고 상기 인버터(261)를 통해서 출력 신호(Vo)가 발생된다. 상기 제1 및 제2 NMOS 트랜지스터들(241,242)은 모두 상기 논리 회로(281)의 출력들에 의해 게이팅된다.
상기 제1 NMOS 트랜지스터(241)와 상기 제2 NMOS 트랜지스터(242)의 크기는 각각의 턴온(turn-on) 저항을 고려하여 결정되어야 한다. 즉, 상기 제1 NMOS 트랜지스터(241)의 턴온 저항이 상기 제2 NMOS 트랜지스터(242)의 턴온 저항보다 커야만 한다. 왜냐하면, 상기 재핑 소자(251)가 단락된 상태에서 외부 제어 신호(RS),예컨대 리셋 신호(reset)가 인가되면 상기 인버터(261)의 입력 전압은 로우 레벨로 낮아지게 되는데 이 때, 상기 인버터(261)의 입력 전압이 로우 레벨로 충분히 낮아지기 위해서는 상기 제2 NMOS 트랜지스터(242)의 턴온 저항은 상기 제1 NMOS 트랜지스터(241)의 턴온 저항보다 충분히 작아야만 한다. 상기 재핑 소자(251)가 오픈된 상태 즉, 퓨징된 상태에서는 외부 제어 신호(RS)가 인가되면 상기 인버터(261)의 입력 전압은 하이 레벨로 높아지게 되는데 이 때, 상기 인버터(261)의 입력 전압이 하이 레벨로 충분히 높아지기 위해서는 상기 제1 NMOS 트랜지스터(241)의 턴온 저항은 상기 제2 NMOS 트랜지스터(242)의 턴온 저항보다 충분히 커야만 한다. 이 때, 상기 재핑 소자(251)가 퓨징될 경우 상기 재핑 소자(251)는 무한대의 저항값을 가지게 되지만, 실제로는 무한대가 아니고 상당히 큰 저항값을 가지는 경우가 발생할 수가 있다. 때문에, 상기 제1 NMOS 트랜지스터(241)의 저항값과 상기 제2 NMOS 트랜지스터(242)의 턴온 저항값의 합은 퓨징된 상기 재핑 소자(251)의 최소 저항값보다 충분히 작게 설정되어야 한다.
상기 스위칭 소자(231)는 상기 재핑 소자(251)를 퓨징하기 위한 것이다. 즉, 제어 신호(C)가 하이 레벨로 액티브(active)되면 상기 스위칭 소자(231)는 온(on)되어 상기 전원 전압(Vdd)을 상기 재핑 소자(251)로 전달한다. 상기 재핑 소자(251)는 상기 전원 전압(Vdd)이 인가되면 퓨징 즉, 오픈된다. 상기 스위칭 소자(231)를 사용하지 않고 외부로부터 인가되는 소정 레벨의 전압을 이용하여 상기 재핑 소자(251)를 퓨징할 수도 있다. 이와 같이, 상기 재핑 소자(251)는 소정 레벨의 전압이 인가되면 오픈될 수 있는 물질 예컨대, 폴리실리콘(polysilicon) 또는 메탈(metal)로 구성된다. 그러나, 상기 재핑 소자(251)는 소정 전압이 인가되면 단락되고 소정 전압 이하의 전압이 인가되면 오픈되는 소자 예컨대, 제너 다이오드(Zener Diode)로 구성될 수도 있다. 상기 재핑 소자(251)는 상기 제2 NMOS 트랜지스터(242)와 상기 접지 핀(221) 사이에 연결된다.
상기 논리 회로(281)는 상기 외부 제어 신호(RS) 예컨대, 리셋(reset) 신호에 응답하여 상기 제1 및 제2 NMOS 트랜지스터들(241,242)을 게이팅시킨다. 상기 논리 회로(281)는 제1 부정 논리곱 게이트(291), 제2 부정 논리곱 게이트(293) 및 인버터(295)를 구비한다. 상기 제1 부정 논리곱 게이트(291)는 상기 외부 제어 신호(RS)와 상기 출력 신호(Vo)를 부정 논리곱하고 그 결과를 상기 제1 NMOS 트랜지스터(241)의 게이트에 인가한다. 즉, 상기 외부 제어 신호(RS)와 상기 출력 신호(Vo) 중 어느 하나라도 논리 로우이면 상기 제1 부정 논리곱 게이트(291)의 출력은 논리 하이로 되고, 상기 외부 제어 신호(RS)와 상기 출력 신호(Vo)가 모두 논리 하이이면 상기 제1 부정 논리곱 게이트(291)의 출력은 논리 로우로 된다. 인버터(295)는 상기 출력 신호(Vo)를 반전시켜서 상기 제2 부정 논리곱 게이트(293)로 인가한다. 상기 제2 부정 논리곱 게이트(293)는 인버터(295)의 출력과 상기 외부 제어 신호(RS)를 부정 논리곱하고 그 결과를 상기 제2 NMOS 트랜지스터(242)의 게이트로 인가한다. 즉, 인버터(295)의 출력과 상기 외부 제어 신호(RS) 중 어느 하나라도 논리 로우이면 상기 제2 부정 논리곱 게이트(293)의 출력은 논리 하이로 되고, 인버터(295)의 출력과 상기 외부 제어 신호(RS)가 모두 논리 하이이면 상기 제2 부정 논리곱 게이트(293)의 출력은 논리 로우로 된다.
상기 제1 및 제2 NMOS 트랜지스터들(241,242), 인버터(261), 재핑 소자(251) 및 논리 회로(281)는 하나의 재핑 회로를 형성한다.
상기 도 2에 도시된 재핑 회로의 동작을 설명하기로 한다. 재핑 회로의 동작은 상기 재핑 소자(251)가 단락되었을 때와, 오픈되었을 때의 두 가지로 분류된다. 이 때, 상기 스위칭 소자(231)는 오프되어있고, 상기 전원 핀(211)과 상기 접지 핀(221)은 각각 전원 전압(Vdd)과 접지(GND)에 연결되어있는 것으로 간주한다.
먼저, 상기 재핑 소자(251)가 단락되어있을 때 재핑 회로의 동작을 설명한다. 초기에 상기 외부 제어 신호(RS)는 논리 로우로 유지된다. 그러면 상기 제1 및 제2 부정 논리곱 게이트들(291,293)은 각각 논리 하이를 출력하고, 이로 인하여 상기 제1 및 제2 NMOS 트랜지스터들(241,242)은 모두 턴온되므로 상기 인버터(261)의 입력단은 접지(GND) 레벨로 낮아진다. 따라서 상기 출력 신호(Vo)는 논리 하이로 된다. 상기 논리 하이의 출력 신호(Vo)는 상기 제1 부정 논리곱 게이트(291)로 입력되지만 상기 외부 제어 신호(RS)가 여전히 논리 로우이므로 상기 제1 부정 논리곱 게이트(291)의 출력은 논리 하이로써 그대로 유지된다. 따라서, 상기 제1 NMOS 트랜지스터(241)는 턴온 상태로 유지된다. 상기 논리 하이의 출력 신호(Vo)는 인버터(295)에 의해 반전되어 상기 제2 부정 논리곱 게이트(293)로 입력된다. 상기 제2 부정 논리곱 게이트(293)의 입력이 모두 논리 로우이므로 상기 제2 부정 논리곱 게이트(293)의 출력도 여전히 논리 하이로써 유지된다. 따라서, 상기 제2 NMOS 트랜지스터(242)는 턴온 상태로 유지된다.
그러다가 상기 외부 제어 신호(RS)가 논리 로우로부터 논리 하이로 되면 상기 제1 부정 논리곱 게이트(291)의 입력은 모두 논리 하이이므로 상기 제1 부정 논리곱 게이트(291)의 출력은 논리 로우로 변한다. 따라서 상기 제1 NMOS 트랜지스터(241)는 턴오프(turn-off)된다. 상기 외부 제어 신호(RS)가 논리 하이로 액티브되면 상기 제2 부정 논리곱 게이트(293)의 출력은 논리 하이로써 그대로 유지된다. 왜냐하면, 인버터(295)의 출력이 논리 로우이기 때문이다. 상기 제2 부정 논리곱 게이트(293)의 출력이 논리 하이이므로 상기 제2 NMOS 트랜지스터(242)는 턴온 상태로 유지된다. 따라서, 상기 출력 신호(Vo)는 논리 하이로 래취된다.
다음, 상기 재핑 소자(251)가 오픈되어있을 때 재핑 회로의 동작을 설명한다. 초기에 상기 외부 제어 신호(RS)는 논리 로우로 유지된다. 그러면 상기 제1 및 제2 부정 논리곱 게이트들(291,293)은 각각 논리 하이를 출력하고, 이로 인하여 상기 제1 및 제2 NMOS 트랜지스터들(241,242)은 모두 턴온된다. 그러나, 상기 재핑 소자(251)가 오픈되어있으므로 상기 인버터(261)의 입력 전압은 상기 전원 전압(Vdd)에 근접하게된다. 따라서 상기 출력 신호(Vo)는 논리 로우로 된다. 상기 논리 로우의 출력 신호(Vo)는 상기 제1 부정 논리곱 게이트(291)로 입력되므로 상기 제1 부정 논리곱 게이트(291)의 출력은 논리 하이로써 그대로 유지된다. 따라서, 상기 제1 NMOS 트랜지스터(241)는 턴온 상태로 유지된다. 상기 논리 로우의 출력 신호(Vo)는 인버터(295)에 의해 반전되어 상기 제2 부정 논리곱 게이트(293)로 입력된다. 인버터(295)의 출력이 논리 하이이지만 상기 외부 제어 신호(RS)가 논리 로우이므로 상기 제2 부정 논리곱 게이트(293)의 출력은 여전히 논리 하이로써 유지된다. 따라서, 상기 제2 NMOS 트랜지스터(242)는 턴온 상태로 유지된다.
그러다가 상기 외부 제어 신호(RS)가 논리 로우로부터 논리 하이로 되면 상기 제1 부정 논리곱 게이트(291)의 출력은 논리 하이로써 그대로 유지된다. 왜냐하면, 상기 출력 신호(Vo)가 논리 로우이기 때문이다. 따라서, 상기 제1 NMOS 트랜지스터(241)는 턴온 상태로 그대로 유지된다. 상기 외부 제어 신호(RS)가 논리 하이로 액티브되면 상기 제2 부정 논리곱 게이트(293)의 입력은 모두 논리 하이로 되므로써 상기 제2 부정 논리곱 게이트(293)의 출력은 논리 로우로 변한다. 상기 제2 부정 논리곱 게이트(293)의 출력이 논리 로우이므로 상기 제2 NMOS 트랜지스터(242)는 턴오프된다. 따라서, 상기 출력 신호(Vo)는 논리 로우로 래취된다.
상술한 바와 같이, 상기 재핑 소자(251)가 단락되어있을 때는 상기 외부 제어 신호(RS)가 논리 하이로 됨에 따라 출력 신호(Vo)는 논리 하이로써 래취된다. 이 때, 상기 제1 NMOS 트랜지스터(241)는 턴오프되므로써 반도체 장치(201)의 전력 소모가 감소된다. 상기 재핑 소자(251)가 오픈되어있을 때는 상기 외부 제어 신호(RS)가 논리 하이로 액티브됨에 따라 상기 출력 신호(Vo)는 논리 로우로써 래취된다. 이 때는, 상기 제2 NMOS 트랜지스터(242)가 턴오프되므로써 반도체 장치(201)의 전력 소모가 감소된다.
도 3은 본 발명의 제2 실시예에 따른 재핑 회로를 포함하는 반도체 장치(301)의 개략적인 회로도이다. 도 3을 참조하면, 본 발명의 제2 실시에에 따른 반도체 장치(301)는 전원 핀(311), 접지 핀(321), 스위칭 소자(331), NMOS 트랜지스터(341), PMOS 트랜지스터(342), 재핑 소자(351), 인버터(361), 논리 회로(381) 및 내부 회로(371)를 구비한다. 상기 스위칭 소자(331), 전원 핀(311), 접지 핀(321), 재핑 소자(351)는 상기 도 2에 도시된 회로와 그 구성 및 동작이 동일하므로 중복 설명은 생략하기로 한다.
상기 NMOS 트랜지스터(341)에 상기 전원 핀(311)이 연결되며, 상기 NMOS 트랜지스터(341)와 상기 PMOS 트랜지스터(342)는 상호 직렬로 연결된다. 즉, 상기 NMOS 트랜지스터(341)의 드레인에 상기 전원 핀(311)이 연결되고, 상기 NMOS 트랜지스터(341)의 소오스와 상기 PMOS 트랜지스터(342)의 소오스가 서로 접속된다. 상기 NMOS 트랜지스터(341)의 소오스와 상기 PMOS 트랜지스터(342)의 소오스가 서로 접속된 부분에 상기 인버터(361)의 입력단이 연결되고 상기 인버터(361)를 통해서 출력 신호(Vo)가 발생된다. 상기 NMOS 트랜지스터(341) 및 상기 PMOS 트랜지스터(342)는 모두 상기 논리 회로(381)의 출력들에 의해 게이팅된다.
상기 NMOS 트랜지스터(341)와 상기 PMOS 트랜지스터(342)의 크기는 각각의 턴온 저항을 고려하여 결정되어야 한다. 즉, 상기 NMOS 트랜지스터(341)의 턴온 저항이 상기 PMOS 트랜지스터(342)의 턴온 저항보다 커야만 한다. 왜냐하면, 상기 재핑 소자(351)가 단락된 상태에서 외부 제어 신호(RS)가 인가되면 상기 인버터(361)의 입력 전압은 로우 레벨로 낮아지게 되는데 이 때, 상기 인버터(361)의 입력 전압이 로우 레벨로 충분히 낮아지기 위해서는 상기 PMOS 트랜지스터(342)의 턴온 저항은 상기 NMOS 트랜지스터(341)의 턴온 저항보다 충분히 작아야만 한다. 또한, 상기 재핑 소자(351)가 오픈된 상태에서 외부 제어 신호(RS)가 인가되면 상기 인버터(361)의 입력 전압은 하이 레벨로 높아지게 되는데 이 때, 상기 인버터(361)의 입력 전압이 하이 레벨로 충분히 높아지기 위해서는 상기 NMOS 트랜지스터(341)의 턴온 저항은 상기 PMOS 트랜지스터(342)의 턴온 저항보다 충분히 커야만 한다.
상기 논리 회로(381)는 상기 외부 제어 신호(RS) 예컨대, 리셋 신호(RS)에 응답하여 상기 NMOS 트랜지스터(341) 및 상기 PMOS 트랜지스터(342)를 게이팅시킨다. 상기 논리 회로(381)는 부정 논리곱 게이트(391), 부정 논리곱 게이트(391) 및 인버터(395)를 구비한다. 상기 부정 논리곱 게이트(391)는 상기 외부 제어 신호(RS)와 상기 출력 신호(Vo)를 부정 논리곱하고 그 결과를 상기 NMOS 트랜지스터(341)의 게이트에 인가한다. 즉, 상기 외부 제어 신호(RS)와 상기 출력 신호(Vo) 중 어느 하나라도 논리 로우이면 상기 부정 논리곱 게이트(391)의 출력은 논리 하이로 되고, 상기 외부 제어 신호(RS)와 상기 출력 신호(Vo)가 모두 논리 하이이면 상기 부정 논리곱 게이트(391)의 출력은 논리 로우로 된다. 인버터(395)는 상기 출력 신호(Vo)를 반전시켜서 상기 부정 논리곱 게이트(391)로 인가한다. 상기 부정 논리곱 게이트(391)는 인버터(395)의 출력과 상기 외부 제어 신호(RS)를 논리곱하고 그 결과를 상기 PMOS 트랜지스터(342)의 게이트로 인가한다. 즉, 인버터(395)의 출력과 상기 외부 제어 신호(RS) 중 어느 하나라도 논리 로우이면 상기 부정 논리곱 게이트(391)의 출력은 논리 로우로 되고, 인버터(395)의 출력과 상기 외부 제어 신호(RS)가 모두 논리 하이이면 상기 부정 논리곱 게이트(391)의 출력은 논리 하이로 된다.
상기 NMOS 트랜지스터(341), PMOS 트랜지스터(342), 인버터(361), 재핑 소자(351) 및 논리 회로(381)는 하나의 재핑 회로를 형성한다.
상기 도 3에 도시된 재핑 회로의 동작을 설명하기로 한다. 재핑 회로의 동작은 상기 재핑 소자(351)가 단락되었을 때와, 오픈되었을 때의 두 가지로 분류된다. 이 때, 상기 스위칭 소자(331)는 오프되어있고, 상기 전원 핀(311)과 상기 접지 핀(321)은 각각 전원 전압(Vdd)과 접지(GND)에 연결되어있는 것으로 간주한다.
먼저, 상기 재핑 소자(351)가 단락되어있을 때 재핑 회로의 동작을 설명한다. 초기에 상기 외부 제어 신호(RS)는 논리 로우로 유지된다. 그러면, 상기 부정 논리곱 게이트(391)는 논리 하이를 출력하고, 상기 부정 논리곱 게이트(391)는 논리 로우를 출력한다. 그로 인하여 상기 NMOS 트랜지스터(341)와 상기 PMOS 트랜지스터(342)는 모두 턴온되므로 상기 인버터(361)의 입력 전압은 접지(GND) 레벨로 낮아진다. 따라서 상기 출력 신호(Vo)는 논리 하이로 된다. 상기 논리 하이의 출력 신호(Vo)는 상기 부정 논리곱 게이트(391)로 입력되지만 상기 외부 제어 신호(RS)가 여전히 논리 로우이므로 상기 부정 논리곱 게이트(391)의 출력은 논리 하이로써 그대로 유지된다. 따라서, 상기 NMOS 트랜지스터(341)는 턴온 상태로 유지된다. 상기 논리 하이의 출력 신호(Vo)는 인버터(395)에 의해 반전되어 상기 부정 논리곱 게이트(391)로 입력된다. 상기 부정 논리곱 게이트(391)의 입력이 모두 논리 로우이므로 상기 부정 논리곱 게이트(391)의 출력도 여전히 논리 로우로써 유지된다. 따라서, 상기 PMOS 트랜지스터(342)는 턴온 상태로 유지된다.
그러다가 상기 외부 제어 신호(RS)가 논리 로우로부터 논리 하이로 액티브되면 상기 부정 논리곱 게이트(391)의 입력은 모두 논리 하이이므로 상기 부정 논리곱 게이트(391)의 출력은 논리 로우로 변한다. 따라서 상기 NMOS 트랜지스터(341)는 턴오프된다. 상기 외부 제어 신호(RS)가 논리 하이로 액티브되면 상기 부정 논리곱 게이트(391)의 출력은 논리 로우로써 그대로 유지된다. 왜냐하면, 인버터(395)의 출력이 논리 로우이기 때문이다. 상기 부정 논리곱 게이트(391)의 출력이 논리 로우이므로 상기 PMOS 트랜지스터(342)는 턴온 상태로 유지된다. 따라서, 상기 출력 신호(Vo)는 논리 하이로 래취된다.
다음, 상기 재핑 소자(351)가 오픈되어있을 때 재핑 회로의 동작을 설명한다. 초기에 상기 외부 제어 신호(RS)는 논리 로우로 유지된다. 그러면 상기 부정 논리곱 게이트(391)는 논리 하이를 출력하고, 상기 부정 논리곱 게이트(391)는 논리 로우를 출력한다. 그로 인하여 상기 NMOS 트랜지스터(341)와 상기 PMOS 트랜지스터(342)는 모두 턴온된다. 그러나, 상기 재핑 소자(351)가 오픈되어있으므로 상기 인버터(361)의 입력 전압은 상기 전원 전압(Vdd)에 근접하게된다. 따라서 상기 출력 신호(Vo)는 논리 로우로 된다. 상기 논리 로우의 출력 신호(Vo)는 상기 부정 논리곱 게이트(391)로 입력되므로 상기 부정 논리곱 게이트(391)의 출력은 논리 하이로써 그대로 유지된다. 따라서, 상기 NMOS 트랜지스터(341)는 턴온 상태로 유지된다. 상기 논리 로우의 출력 신호(Vo)는 인버터(395)에 의해 반전되어 상기 부정 논리곱 게이트(391)로 입력된다. 인버터(395)의 출력이 논리 하이이지만 상기 외부 제어 신호(RS)가 논리 로우이므로 상기 제2 부정 논리곱 게이트(391)의 출력은 여전히 논리 로우로써 유지된다. 따라서, 상기 PMOS 트랜지스터(342)는 턴온 상태로 유지된다.
그러다가 상기 외부 제어 신호(RS)가 논리 로우로부터 논리 하이로 액티브되면 상기 부정 논리곱 게이트(391)의 출력은 논리 하이로써 그대로 유지된다. 왜냐하면, 상기 출력 신호(Vo)가 논리 로우이기 때문이다. 따라서, 상기 NMOS 트랜지스터(341)는 턴온 상태로 그대로 유지된다. 상기 외부 제어 신호(RS)가 논리 하이로 액티브되면 상기 부정 논리곱 게이트(391)의 입력은 모두 논리 하이로 되므로써 상기 부정 논리곱 게이트(391)의 출력은 논리 하이로 변한다. 상기 부정 논리곱 게이트(391)의 출력이 논리 하이이므로 상기 PMOS 트랜지스터(342)는 턴오프된다. 따라서, 상기 출력 신호(Vo)는 논리 로우로 래취된다.
상술한 바와 같이, 상기 재핑 소자(351)가 단락되어있을 때는 상기 외부 제어 신호(RS)가 논리 하이로 액티브됨에 따라 출력 신호(Vo)는 논리 하이로써 래취된다. 이 때, 상기 NMOS 트랜지스터(341)는 턴오프되므로써 반도체 장치의 전력 소모가 감소된다. 상기 재핑 소자(351)가 오픈되어있을 때는 상기 외부 제어 신호(RS)가 논리 하이로 액티브됨에 따라 상기 출력 신호(Vo)는 논리 로우로써 래취된다. 이 때는, 상기 PMOS 트랜지스터(342)가 턴오프되므로써 반도체 장치의 전력 소모가 감소된다.
도 4는 본 발명의 제3 실시예에 따른 재핑 회로를 포함하는 반도체 장치의 개략적인 회로도이다. 도 4를 참조하면, 본 발명의 제3 실시에에 따른 반도체 장치는 전원 핀(411), 접지 핀(421), 스위칭 소자(431), 제1 및 제2 PMOS 트랜지스터들(441,442), 재핑 소자(451), 인버터(461), 논리 회로(481) 및 내부 회로(471)를 구비한다. 상기 스위칭 소자(431), 전원 핀(411), 접지 핀(421), 재핑 소자(451)는 상기 도 2에 도시된 반도체 장치(201)와 그 구성 및 동작이 동일하므로 중복 설명은 생략하기로 한다.
상기 제1 PMOS 트랜지스터(441)에 상기 전원 핀(411)이 연결되며, 상기 제1 및 제2 PMOS 트랜지스터들(441,442)은 상호 직렬로 연결된다. 즉, 상기 제1 PMOS 트랜지스터(441)의 소오스에 상기 전원 핀(411)이 연결되고, 상기 제1 PMOS 트랜지스터(441)의 드레인과 상기 제2 PMOS 트랜지스터(442)의 소오스가 서로 접속된다. 상기 제1 PMOS 트랜지스터(441)의 드레인과 상기 제2 PMOS 트랜지스터(442)의 소오스가 서로 접속된 부분에 상기 인버터(461)의 입력단이 연결되고, 상기 인버터(461)를 통해서 출력 신호(Vo)가 발생된다. 상기 제1 PMOS 트랜지스터(441) 및 상기 제2 PMOS 트랜지스터(442)는 모두 상기 논리 회로(481)의 출력들에 의해 게이팅된다.
상기 제1 및 제2 PMOS 트랜지스터들(441,442)의 크기는 각각의 턴온 저항을 고려하여 결정되어야 한다. 즉, 상기 제1 PMOS 트랜지스터(441)의 턴온 저항이 상기 제2 PMOS 트랜지스터(442)의 턴온 저항보다 커야만 한다. 왜냐하면, 상기 재핑 소자(451)가 단락된 상태에서 외부 제어 신호(RS)가 인가되면 상기 인버터(461)의 입력 전압은 로우 레벨로 낮아지게 되는데 이 때, 상기 인버터(461)의 입력 전압이 로우 레벨로 충분히 낮아지기 위해서는 상기 제2 PMOS 트랜지스터(442)의 턴온 저항은 상기 제1 PMOS 트랜지스터(441)의 턴온 저항보다 충분히 작아야만 한다. 또한, 상기 재핑 소자(451)가 오픈된 상태에서 외부 제어 신호(RS)가 인가되면 상기 인버터(461)의 입력 전압은 하이 레벨로 높아지게 되는데 이 때, 상기 인버터(461)의 입력 전압이 하이 레벨로 충분히 높아지기 위해서는 상기 제1 PMOS 트랜지스터(441)의 턴온 저항은 상기 제2 PMOS 트랜지스터(442)의 턴온 저항보다 충분히 커야만 한다.
상기 논리 회로(481)는 상기 외부 제어 신호(RS) 예컨대, 리셋 신호에 응답하여 상기 제1 및 제2 PMOS 트랜지스터들(441,442)을 게이팅시킨다. 상기 논리 회로(481)는 제1 및 제2 논리곱 게이트들(491,493) 및 인버터(495)를 구비한다. 상기 제1 논리곱 게이트(491)는 상기 외부 제어 신호(RS)와 상기 출력 신호(Vo)를 논리곱하고 그 결과를 상기 제1 PMOS 트랜지스터(441)의 게이트에 인가한다. 즉, 상기 외부 제어 신호(RS)와 상기 출력 신호(Vo) 중 어느 하나라도 논리 로우이면 상기 제1 논리곱 게이트(491)의 출력은 논리 로우로 되고, 상기 외부 제어 신호(RS)와 상기 출력 신호(Vo)가 모두 논리 하이이면 상기 제1 논리곱 게이트(491)의 출력은 논리 하이로 된다. 인버터(495)는 상기 출력 신호(Vo)를 반전시켜서 상기 제2 논리곱 게이트(493)로 인가한다. 상기 제2 논리곱 게이트(493)는 인버터(495)의 출력과 상기 외부 제어 신호(RS)를 논리곱하고 그 결과를 상기 제2 PMOS 트랜지스터(442)의 게이트로 인가한다. 즉, 인버터(495)의 출력과 상기 외부 제어 신호(RS) 중 어느 하나라도 논리 로우이면 상기 제2 논리곱 게이트(493)의 출력은 논리 로우로 되고, 인버터(495)의 출력과 상기 외부 제어 신호(RS)가 모두 논리 하이이면 상기 제2 논리곱 게이트(493)의 출력은 논리 하이로 된다.
상기 제1 및 제2 PMOS 트랜지스터들(441,442), 인버터(461), 재핑 소자(451) 및 논리 회로(481)는 하나의 재핑 회로를 형성한다.
상기 도 4에 도시된 재핑 회로의 동작을 설명하기로 한다. 재핑 회로의 동작은 상기 재핑 소자(451)가 단락되었을 때와, 오픈되었을 때의 두 가지로 분류된다. 이 때, 상기 스위칭 소자(431)는 오프되어있고, 상기 전원 핀(411)과 상기 접지 핀(421)은 각각 전원 전압(Vdd)과 접지(GND)에 연결되어있는 것으로 간주한다.
먼저, 상기 재핑 소자(451)가 단락되어있을 때 재핑 회로의 동작을 설명한다. 초기에 상기 외부 제어 신호(RS)는 논리 로우로 유지된다. 그러면, 상기 제1 및 제2 논리곱 게이트들(491,493)은 모두 논리 로우를 출력하고, 이로 인하여 상기 제1 및 제2 PMOS 트랜지스터들(441,442)은 모두 턴온되므로 상기 인버터(461)의 입력 전압은 접지(GND) 레벨로 낮아진다. 따라서, 상기 출력 신호(Vo)는 논리 하이로 된다. 상기 논리 하이의 출력 신호(Vo)는 상기 제1 논리곱 게이트(491)로 입력되지만 상기 외부 제어 신호(RS)가 여전히 논리 로우이므로 상기 제1 논리곱 게이트(491)의 출력은 논리 로우로써 그대로 유지된다. 따라서, 상기 제1 PMOS 트랜지스터(441)는 턴온 상태로 유지된다. 상기 논리 하이의 출력 신호(Vo)는 인버터(495)에 의해 반전되어 상기 제2 논리곱 게이트(493)로 입력된다. 상기 제2 논리곱 게이트(493)의 입력이 모두 논리 로우이므로 상기 제2 논리곱 게이트(493)의 출력도 여전히 논리 로우로써 유지된다. 따라서, 상기 제2 PMOS 트랜지스터(442)는 턴온 상태로 유지된다.
그러다가 상기 외부 제어 신호(RS)가 논리 로우로부터 논리 하이로 액티브되면 상기 제1 논리곱 게이트(491)의 입력은 모두 논리 하이이므로 상기 제1 논리곱 게이트(491)의 출력은 논리 하이로 변한다. 따라서, 상기 제1 PMOS 트랜지스터(441)는 턴오프된다. 상기 외부 제어 신호(RS)가 논리 하이로 액티브되면 상기 제2 논리곱 게이트(493)의 출력은 논리 로우로써 그대로 유지된다. 왜냐하면, 인버터(495)의 출력이 논리 로우이기 때문이다. 상기 제2 논리곱 게이트(493)의 출력이 논리 로우이므로 상기 제2 PMOS 트랜지스터(442)는 턴온 상태로 유지된다. 따라서, 상기 출력 신호(Vo)는 논리 하이로 래취된다.
다음, 상기 재핑 소자(451)가 오픈되어있을 때 재핑 회로의 동작을 설명한다. 초기에 상기 외부 제어 신호(RS)는 논리 로우로 유지된다. 그러면 상기 제1 및 제2 논리곱 게이트들(491,493)은 모두 논리 로우를 출력한다. 그로 인하여 상기 제1 및 제2 PMOS 트랜지스터들(441,442)은 모두 턴온된다. 그러나, 상기 재핑 소자(451)가 오픈되어있으므로 상기 인버터(461)의 입력 전압은 상기 전원 전압(Vdd)에 근접하게된다. 따라서 상기 출력 신호(Vo)는 논리 로우로 된다. 상기 논리 로우의 출력 신호(Vo)는 상기 제1 논리곱 게이트(491)로 입력되므로 상기 제1 논리곱 게이트(491)의 출력은 논리 로우로써 그대로 유지된다. 따라서, 상기 제1 PMOS 트랜지스터(441)는 턴온 상태로 유지된다. 상기 논리 로우의 출력 신호(Vo)는 인버터(495)에 의해 반전되어 상기 제2 논리곱 게이트(493)로 입력된다. 인버터(495)의 출력이 논리 로우이고 상기 외부 제어 신호(RS)도 논리 로우이므로 상기 제2 논리곱 게이트(493)의 출력은 여전히 논리 로우로써 유지된다. 따라서, 상기 제2 PMOS 트랜지스터(442)는 턴온 상태로 유지된다.
그러다가 상기 외부 제어 신호(RS)가 논리 로우로부터 논리 하이로 액티브되면 상기 제1 논리곱 게이트(491)의 출력은 논리 로우로써 그대로 유지된다. 왜냐하면, 상기 출력 신호(Vo)가 논리 로우이기 때문이다. 따라서, 상기 제1 PMOS 트랜지스터(441)는 턴온 상태로 그대로 유지된다. 상기 외부 제어 신호(RS)가 논리 하이로 액티브되면 상기 제2 논리곱 게이트(493)의 입력은 모두 논리 하이로 되므로써 상기 제2 논리곱 게이트(493)의 출력은 논리 하이로 변한다. 상기 제2 논리곱 게이트(493)의 출력이 논리 하이이므로 상기 제2 PMOS 트랜지스터(442)는 턴오프된다. 따라서, 상기 출력 신호(Vo)는 논리 로우로 래취된다.
상술한 바와 같이, 상기 재핑 소자(451)가 단락되어있을 때는 상기 외부 제어 신호(RS)가 논리 하이로 액티브됨에 따라 출력 신호(Vo)는 논리 하이로써 래취된다. 이 때, 상기 제1 PMOS 트랜지스터(441)는 턴오프되므로써 반도체 장치의 전력 소모가 감소된다. 상기 재핑 소자(451)가 오픈되어있을 때는 상기 외부 제어 신호(RS)가 논리 하이로 액티브됨에 따라 상기 출력 신호(Vo)는 논리 로우로써 래취된다. 이 때는, 상기 제2 PMOS 트랜지스터(442)가 턴오프되므로써 반도체 장치의 전력 소모가 감소된다.
도 5는 본 발명의 제4 실시예에 따른 재핑 회로를 포함하는 반도체 장치의 개략적인 회로도이다. 도 5를 참조하면, 본 발명의 제4 실시에에 따른 반도체 장치는 전원 핀(511), 접지 핀(521), 스위칭 소자(531), PMOS 트랜지스터(541), NMOS 트랜지스터(542), 재핑 소자(551), 인버터(561), 논리 회로(581) 및 내부 회로(571)를 구비한다. 상기 스위칭 소자(531), 전원 핀(511), 접지 핀(521), 재핑 소자(551)는 상기 도 2에 도시된 반도체 장치(201)와 그 구성 및 동작이 동일하므로 중복 설명은 생략하기로 한다.
상기 PMOS 트랜지스터(541)에 상기 전원 핀(511)이 연결되며, 상기 PMOS 트랜지스터(541)와 상기 NMOS 트랜지스터(542)는 상호 직렬로 연결된다. 즉, 상기 PMOS 트랜지스터(541)의 소오스에 상기 전원 핀(511)이 연결되고, 상기 PMOS 트랜지스터(541)의 드레인과 상기 NMOS 트랜지스터(542)의 드레인이 서로 접속된다. 상기 PMOS 트랜지스터(541)의 드레인과 상기 NMOS 트랜지스터(542)의 드레인이 서로 접속된 부분에 상기 인버터(561)의 입력단이 연결되고, 상기 인버터(561)를 통해서 출력 신호(Vo)가 발생된다. 상기 NMOS 트랜지스터(542) 및 상기 PMOS 트랜지스터(541)는 모두 상기 논리 회로(581)의 출력들에 의해 게이팅된다.
상기 PMOS 트랜지스터(541) 및 상기 NMOS 트랜지스터(542)의 크기는 각각의 턴온 저항을 고려하여 결정되어야 한다. 즉, 상기 PMOS 트랜지스터(541)의 턴온 저항이 상기 NMOS 트랜지스터(542)의 턴온 저항보다 커야만 한다. 왜냐하면, 상기 재핑 소자(551)가 단락된 상태에서 외부 제어 신호(RS)가 인가되면 상기 인버터(561)의 입력 전압은 로우 레벨로 낮아지게 되는데 이 때, 상기 인버터(561)의 입력 전압이 로우 레벨로 충분히 낮아지기 위해서는 상기 NMOS 트랜지스터(542)의 턴온 저항은 상기 PMOS 트랜지스터(541)의 턴온 저항보다 충분히 작아야만 한다. 또한, 상기 재핑 소자(551)가 오픈된 상태에서 외부 제어 신호(RS)가 인가되면 상기 인버터(561)의 입력 전압은 하이 레벨로 높아지게 되는데 이 때, 상기 인버터(561)의 입력 전압이 하이 레벨로 충분히 높아지기 위해서는 상기 PMOS 트랜지스터(541)의 턴온 저항은 상기 NMOS 트랜지스터(542)의 턴온 저항보다 충분히 커야만 한다.
상기 논리 회로(581)는 상기 외부 제어 신호(RS) 예컨대, 리셋 신호에 응답하여 상기 PMOS 트랜지스터(541)와 상기 NMOS 트랜지스터(542)를 게이팅시킨다. 상기 논리 회로(581)는 논리곱 게이트(591), 부정 논리곱 게이트(593) 및 인버터(595)를 구비한다. 상기 논리곱 게이트(591)는 상기 외부 제어 신호(RS)와 상기 출력 신호(Vo)를 논리곱하고 그 결과를 상기 PMOS 트랜지스터(541)의 게이트에 인가한다. 즉, 상기 외부 제어 신호(RS)와 상기 출력 신호(Vo) 중 어느 하나라도 논리 로우이면 상기 논리곱 게이트(591)의 출력은 논리 로우로 되고, 상기 외부 제어 신호(RS)와 상기 출력 신호(Vo)가 모두 논리 하이이면 상기 논리곱 게이트(591)의 출력은 논리 하이로 된다. 인버터(595)는 상기 출력 신호(Vo)를 반전시켜서 상기 부정 논리곱 게이트(593)로 인가한다. 상기 부정 논리곱 게이트(593)는 인버터(595)의 출력과 상기 외부 제어 신호(RS)를 부정 논리곱하고 그 결과를 상기 NMOS 트랜지스터(542)의 게이트로 인가한다. 즉, 인버터(595)의 출력과 상기 외부 제어 신호(RS) 중 어느 하나라도 논리 로우이면 상기 부정 논리곱 게이트(593)의 출력은 논리 하이로 되고, 인버터(595)의 출력과 상기 외부 제어 신호(RS)가 모두 논리 하이이면 상기 부정 논리곱 게이트(593)의 출력은 논리 로우로 된다.
상기 PMOS 트랜지스터(541), NMOS 트랜지스터(542), 인버터(561), 재핑 소자(551) 및 논리 회로(581)는 하나의 재핑 회로를 형성한다.
상기 도 5에 도시된 재핑 회로의 동작을 설명하기로 한다. 재핑 회로의 동작은 상기 재핑 소자(551)가 단락되었을 때와, 오픈되었을 때의 두 가지로 분류된다. 이 때, 상기 스위칭 소자(531)는 오프되어있고, 상기 전원 핀(511)과 상기 접지 핀(521)은 각각 전원 전압(Vdd)과 접지(GND)에 연결되어있는 것으로 간주한다.
먼저, 상기 재핑 소자(551)가 단락되어있을 때 재핑 회로의 동작을 설명한다. 초기에 상기 외부 제어 신호(RS)는 논리 로우로 유지된다. 그러면, 상기 논리곱 게이트(591)는 논리 로우를 출력하고, 상기 부정 논리곱 게이트(593)는 논리 하이를 출력한다. 그로 인하여 상기 PMOS 트랜지스터(541)와 상기 NMOS 트랜지스터(542)는 모두 턴온되므로 상기 인버터(561)의 입력 전압은 접지(GND) 레벨로 낮아진다. 따라서, 상기 출력 신호(Vo)는 논리 하이로 된다. 상기 논리 하이의 출력 신호(Vo)는 상기 논리곱 게이트(591)로 입력되지만 상기 외부 제어 신호(RS)가 여전히 논리 로우이므로 상기 논리곱 게이트(591)의 출력은 논리 로우로써 그대로 유지된다. 따라서, 상기 PMOS 트랜지스터(541)는 턴온 상태로 유지된다. 상기 논리 하이의 출력 신호(Vo)는 인버터(595)에 의해 반전되어 상기 부정 논리곱 게이트(593)로 입력된다. 상기 부정 논리곱 게이트(593)의 입력이 모두 논리 로우이므로 상기 부정 논리곱 게이트(593)의 출력도 여전히 논리 하이로써 유지된다. 따라서, 상기 NMOS 트랜지스터(542)는 턴온 상태로 유지된다.
그러다가 상기 외부 제어 신호(RS)가 논리 로우로부터 논리 하이로 액티브되면 상기 논리곱 게이트(591)의 입력이 모두 논리 하이이므로 상기 논리곱 게이트(591)의 출력은 논리 하이로 변한다. 따라서, 상기 PMOS 트랜지스터(541)는 턴오프된다. 상기 외부 제어 신호(RS)가 논리 하이로 액티브되면 상기 부정 논리곱 게이트(593)의 출력은 논리 하이로써 그대로 유지된다. 왜냐하면, 인버터(595)의 출력이 논리 로우이기 때문이다. 상기 부정 논리곱 게이트(593)의 출력이 논리 하이이므로 상기 NMOS 트랜지스터(542)는 턴온 상태로 유지된다. 따라서, 상기 출력 신호(Vo)는 논리 하이로 래취된다.
다음, 상기 재핑 소자(551)가 오픈되어있을 때 재핑 회로의 동작을 설명한다. 초기에 상기 외부 제어 신호(RS)는 논리 로우로 유지된다. 그러면 상기 논리곱 게이트(591)는 논리 로우를 출력하고, 상기 부정 논리곱 게이트(593)는 논리 하이를 출력한다. 그로 인하여 상기 PMOS 트랜지스터(541)와 상기 NMOS 트랜지스터(542)는 모두 턴온된다. 그러나, 상기 재핑 소자(551)가 오픈되어있으므로 상기 인버터(561)의 입력 전압은 상기 전원 전압(Vdd)에 근접하게된다. 따라서, 상기 출력 신호(Vo)는 논리 로우로 된다. 상기 논리 로우의 출력 신호(Vo)는 그대로 상기 논리곱 게이트(591)로 입력되므로 상기 논리곱 게이트(591)의 출력은 논리 로우로써 그대로 유지된다. 따라서, 상기 PMOS 트랜지스터(541)는 턴온 상태로 유지된다. 상기 논리 로우의 출력 신호(Vo)는 인버터(595)에 의해 반전되어 상기 부정 논리곱 게이트(593)로 입력된다. 인버터(595)의 출력이 논리 하이이지만 상기 외부 제어 신호(RS)가 논리 로우이므로 상기 부정 논리곱 게이트(593)의 출력은 여전히 논리 하이로써 유지된다. 따라서, 상기 NMOS 트랜지스터(542)는 턴온 상태로 유지된다.
그러다가 상기 외부 제어 신호(RS)가 논리 로우로부터 논리 하이로 액티브되면 상기 논리곱 게이트(591)의 출력은 논리 로우로써 그대로 유지된다. 왜냐하면, 상기 출력 신호(Vo)가 논리 로우이기 때문이다. 따라서, 상기 PMOS 트랜지스터(541)는 턴온 상태로 그대로 유지된다. 상기 외부 제어 신호(RS)가 논리 하이로 액티브되면 상기 부정 논리곱 게이트(593)의 입력은 모두 논리 하이로 되므로써 상기 부정 논리곱 게이트(593)의 출력은 논리 로우로 변한다. 상기 부정 논리곱 게이트(593)의 출력이 논리 로우이므로 상기 NMOS 트랜지스터(542)는 턴오프된다. 따라서, 상기 출력 신호(Vo)는 논리 로우로 래취된다.
상술한 바와 같이, 상기 재핑 소자(551)가 단락되어있을 때는 상기 외부 제어 신호(RS)가 논리 하이로 액티브됨에 따라 출력 신호(Vo)는 논리 하이로써 래취된다. 이 때, 상기 PMOS 트랜지스터(541)는 턴오프되므로써 반도체 장치의 전력 소모가 감소된다. 상기 재핑 소자(551)가 오픈되어있을 때는 상기 외부 제어 신호(RS)가 논리 하이로 액티브됨에 따라 상기 출력 신호(Vo)는 논리 로우로써 래취된다. 이 때는, 상기 NMOS 트랜지스터(542)가 턴오프되므로써 반도체 장치의 전력 소모가 감소된다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명의 바람직한 실시예들에 의하면, 반도체 장치의 전력 소모가 감소된다.

Claims (21)

  1. 외부 제어 신호에 응답하여 적어도 두 개의 내부 제어 신호들을 발생하는 논리 회로;
    직렬로 연결되고 전원 전압이 인가되며 상기 적어도 두 개의 내부 제어 신호들에 응답하여 소정 전압 레벨의 출력 신호를 발생하는 적어도 두 개의 능동 소자들; 및
    상기 적어도 두개의 능동 소자들 중 상기 전원 전압이 인가되지않는 능동 소자와 접지단 사이에 연결되는 재핑 소자를 구비하고,
    상기 외부 제어 신호가 액티브되면 상기 적어도 두 개의 능동 소자들 중 적어도 하나 동작하여 상기 소정 전압 레벨의 출력 신호가 래취되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 적어도 두 개의 능동 소자들은 트랜지스터들인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 재핑 소자는 퓨즈인 것을 특징으로 하는 반도체 장치.
  4. 제4항에 있어서, 상기 퓨즈는 소정의 전압이 인가되면 단절되는 전기 퓨즈인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 적어도 두 개의 능동 소자들 중 상기 전원 전압에 연결된 능동 소자의 턴온 저항이 상기 접지단에 연결된 능동 소자의 턴온 저항보다 큰 것을 특징으로 하는 반도체 장치.
  6. 외부 제어 신호에 응답하여 제1 및 제2 내부 제어 신호들을 발생하는 논리 회로;
    전원 전압이 드레인에 인가되고 상기 제1 내부 제어 신호에 의해 게이팅되며 소오스로부터 출력 신호를 발생하는 제1 NMOS 트랜지스터(542);
    상기 제1 NMOS 트랜지스터(542)의 소오스에 드레인이 연결되고 상기 제2 내부 신호에 의해 게이팅되는 제2 NMOS 트랜지스터(542); 및
    상기 제2 NMOS 트랜지스터의 소오스와 접지단 사이에 연결하는 재핑 소자를 구비하고,
    상기 재핑 소자가 오픈시에는 상기 외부 제어 신호가 액티브될 때 상기 제1 NMOS 트랜지스터만 턴온되어 상기 출력 신호가 래취되고, 상기 재핑 소자가 단락시에는 상기 외부 제어 신호가 액티브될 때 상기 제2 NMOS 트랜지스터만 턴온되어 상기 출력 신호가 래취되는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 논리 회로는
    상기 외부 제어 신호와 상기 출력 신호를 부정 논리곱하고 그 결과를 상기 제1 NMOS 트랜지스터의 게이트로 인가하는 제1 논리 게이트;
    상기 출력 신호를 반전시키는 반전 게이트; 및
    상기 외부 제어 신호와 상기 반전 게이트의 출력을 부정 논리곱하고 그 결과를 상기 제2 NMOS 트랜지스터의 게이트로 인가하는 제2 논리 게이트를 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 상기 재핑 소자는 퓨즈인 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서, 상기 제1 NMOS 트랜지스터의 턴온 저항이 상기 제2 NMOS 트랜지스터의 턴온 저항보다 큰 것을 특징으로 하는 반도체 장치.
  10. 외부 제어 신호에 응답하여 제1 및 제2 내부 제어 신호들을 발생하는 논리 회로;
    전원 전압이 드레인에 인가되고 상기 제1 내부 제어 신호에 의해 게이팅되며 소오스로부터 출력 신호를 발생하는 NMOS 트랜지스터;
    상기 NMOS 트랜지스터의 소오스에 소오스가 연결되고 상기 제2 내부 신호에 의해 게이팅되는 PMOS 트랜지스터; 및
    상기 PMOS 트랜지스터의 드레인과 접지단 사이에 연결하는 재핑 소자를 구비하고,
    상기 재핑 소자가 오픈시에는 상기 외부 제어 신호가 액티브될 때 상기 NMOS 트랜지스터만 턴온되어 상기 출력 신호가 래취되고, 상기 재핑 소자가 단락시에는 상기 외부 제어 신호가 액티브될 때 상기 PMOS 트랜지스터만 턴온되어 상기 출력 신호가 래취되는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 논리 회로는
    상기 외부 제어 신호와 상기 출력 신호를 부정 논리곱하고 그 결과를 상기 NMOS 트랜지스터의 게이트로 인가하는 제1 논리 게이트;
    상기 출력 신호를 반전시키는 반전 게이트; 및
    상기 외부 제어 신호와 상기 반전 게이트의 출력을 논리곱하고 그 결과를 상기 PMOS 트랜지스터의 게이트로 인가하는 제2 논리 게이트를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서, 상기 재핑 소자는 퓨즈인 것을 특징으로 하는 반도체 장치.
  13. 제10항에 있어서, 상기 NMOS 트랜지스터의 턴온 저항이 상기 PMOS 트랜지스터의 턴온 저항보다 큰 것을 특징으로 하는 반도체 장치.
  14. 외부 제어 신호에 응답하여 제1 및 제2 내부 제어 신호들을 발생하는 논리 회로;
    전원 전압이 소오스에 인가되고 상기 제1 내부 제어 신호에 의해 게이팅되며 드레인으로부터 출력 신호를 발생하는 제1 PMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 드레인에 소오스가 연결되고 상기 제2 내부 신호에 의해 게이팅되는 제2 PMOS 트랜지스터; 및
    상기 제2 PMOS 트랜지스터의 드레인과 접지단 사이에 연결하는 재핑 소자를 구비하고,
    상기 재핑 소자가 오픈시에는 상기 외부 제어 신호가 액티브될 때 상기 제1 PMOS 트랜지스터만 턴온되어 상기 출력 신호가 래취되고, 상기 재핑 소자가 단락시에는 상기 외부 제어 신호가 액티브될 때 상기 제2 PMOS 트랜지스터만 턴온되어 상기 출력 신호가 래취되는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 논리 회로는
    상기 외부 제어 신호와 상기 출력 신호를 논리곱하고 그 결과를 상기 제1 PMOS 트랜지스터의 게이트로 인가하는 제1 논리 게이트;
    상기 출력 신호를 반전시키는 반전 게이트; 및
    상기 외부 제어 신호와 상기 반전 게이트의 출력을 논리곱하고 그 결과를 상기 제2 PMOS 트랜지스터의 게이트로 인가하는 제2 논리 게이트를 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제14항에 있어서, 상기 재핑 소자는 퓨즈인 것을 특징으로 하는 반도체 장치.
  17. 제14항에 있어서, 상기 제1 PMOS 트랜지스터의 턴온 저항이 상기 제2 PMOS 트랜지스터의 턴온 저항보다 큰 것을 특징으로 하는 반도체 장치.
  18. 외부 제어 신호에 응답하여 제1 및 제2 내부 제어 신호들을 발생하는 논리 회로;
    전원 전압이 소오스에 인가되고 상기 제1 내부 제어 신호에 의해 게이팅되며 드레인으로부터 출력 신호를 발생하는 PMOS 트랜지스터;
    상기 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 제2 내부 신호에 의해 게이팅되는 NMOS 트랜지스터; 및
    상기 NMOS 트랜지스터의 소오스와 접지단 사이에 연결하는 재핑 소자를 구비하고,
    상기 재핑 소자가 오픈시에는 상기 외부 제어 신호가 액티브될 때 상기 PMOS 트랜지스터만 턴온되어 상기 출력 신호가 래취되고, 상기 재핑 소자가 단락시에는 상기 외부 제어 신호가 액티브될 때 상기 NMOS 트랜지스터만 턴온되어 상기 출력 신호가 래취되는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서, 상기 논리 회로는
    상기 외부 제어 신호와 상기 출력 신호를 논리곱하고 그 결과를 상기 PMOS 트랜지스터의 게이트로 인가하는 제1 논리 게이트;
    상기 출력 신호를 반전시키는 반전 게이트; 및
    상기 외부 제어 신호와 상기 반전 게이트의 출력을 부정 논리곱하고 그 결과를 상기 NMOS 트랜지스터의 게이트로 인가하는 제2 논리 게이트를 구비하는 것을 특징으로 하는 반도체 장치.
  20. 제18항에 있어서, 상기 재핑 소자는 퓨즈인 것을 특징으로 하는 반도체 장치.
  21. 제18항에 있어서, 상기 PMOS 트랜지스터의 턴온 저항이 상기 NMOS 트랜지스터의 턴온 저항보다 큰 것을 특징으로 하는 반도체 장치.
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