JPH11330888A - 積層型コモンモードフィルタ - Google Patents
積層型コモンモードフィルタInfo
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- JPH11330888A JPH11330888A JP13404798A JP13404798A JPH11330888A JP H11330888 A JPH11330888 A JP H11330888A JP 13404798 A JP13404798 A JP 13404798A JP 13404798 A JP13404798 A JP 13404798A JP H11330888 A JPH11330888 A JP H11330888A
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Abstract
(57)【要約】
【課題】小型化が達成でき、高密度実装に対応できる高
周波用の積層型コモンモードフィルタを提供する。 【解決手段】第１の導体、第２の導体をそれぞれ構成す
る導体層２ａ〜２ｄ、３ａ〜３ｄを積層体内にそれぞれ
２層以上有する。第１の導体の導体層２ａ〜２ｄと第２
の導体の導体層３ａ〜３ｄとはそれぞれ絶縁層１ｂ〜１
ｈを介して交互に積層される。第１の導体の導体層２ａ
〜２ｄどうし、第２の導体の導体層３ａ〜３ｄどうしは
積層体の内部においてビアホール４ａ〜４ｆ、５ａ〜５
ｆにより接続される。第１の導体の導体層２ａ〜２ｄと
第２の導体の導体層３ａ〜３ｄは、それぞれ積層方向に
見て重なることによりキャパシタを形成する直線部と、
各直線部に対して傾斜して形成され、かつ積層方向に互
いに重ならない傾斜部とからなる。第１の導体、第２の
導体の両端を入出力端子に接続する。
周波用の積層型コモンモードフィルタを提供する。 【解決手段】第１の導体、第２の導体をそれぞれ構成す
る導体層２ａ〜２ｄ、３ａ〜３ｄを積層体内にそれぞれ
２層以上有する。第１の導体の導体層２ａ〜２ｄと第２
の導体の導体層３ａ〜３ｄとはそれぞれ絶縁層１ｂ〜１
ｈを介して交互に積層される。第１の導体の導体層２ａ
〜２ｄどうし、第２の導体の導体層３ａ〜３ｄどうしは
積層体の内部においてビアホール４ａ〜４ｆ、５ａ〜５
ｆにより接続される。第１の導体の導体層２ａ〜２ｄと
第２の導体の導体層３ａ〜３ｄは、それぞれ積層方向に
見て重なることによりキャパシタを形成する直線部と、
各直線部に対して傾斜して形成され、かつ積層方向に互
いに重ならない傾斜部とからなる。第１の導体、第２の
導体の両端を入出力端子に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、分布定数型の積層
型コモンモードフィルタに関する。
型コモンモードフィルタに関する。
【０００２】
【従来の技術】積層型コモンモードフィルタの従来例と
して図７（Ａ）に示されるような特開平４−２１０８号
公報に開示されたものがある。図７（Ａ）において、６
０ａ〜６０ｇは絶縁層、６１ａ〜６１ｃは図７（Ｂ）に
示される等価回路におけるコイル６１を構成する第１の
導体、６２ａ〜６２ｃは第１の導体６１ａ〜６１ｃに絶
縁層を介して対向する第２の導体であり、図７（Ｂ）の
コイル６２を構成する。６３、６４はそれぞれ第１の導
体６１ａ〜６１ｃ、第２の導体６２ａ〜６２ｃの接続用
導体、６５はビアホールである。第１のコイル６１の両
端は、入力端子６６、出力端子６７に接続され、第２の
コイル６２は両端は端子６８、６９に接続される。
して図７（Ａ）に示されるような特開平４−２１０８号
公報に開示されたものがある。図７（Ａ）において、６
０ａ〜６０ｇは絶縁層、６１ａ〜６１ｃは図７（Ｂ）に
示される等価回路におけるコイル６１を構成する第１の
導体、６２ａ〜６２ｃは第１の導体６１ａ〜６１ｃに絶
縁層を介して対向する第２の導体であり、図７（Ｂ）の
コイル６２を構成する。６３、６４はそれぞれ第１の導
体６１ａ〜６１ｃ、第２の導体６２ａ〜６２ｃの接続用
導体、６５はビアホールである。第１のコイル６１の両
端は、入力端子６６、出力端子６７に接続され、第２の
コイル６２は両端は端子６８、６９に接続される。
【０００３】図８は特開平４−１１７０９号公報に記載
された積層型コモンモードフィルタであり、コイル導体
７３、７４を設けた絶縁層７１、７２を上下の保護層７
５、７６と共に積層し、コイル導体７３、７４はそれぞ
れ直線部ａ、ｂを対向させてキャパシタを形成し、直線
部ａ、ｂの両端ｃ、ｄおよびｅ、ｆは、それぞれ入力端
子、出力端子に接続するために側辺側に向けて折り曲げ
て形成したものである。
された積層型コモンモードフィルタであり、コイル導体
７３、７４を設けた絶縁層７１、７２を上下の保護層７
５、７６と共に積層し、コイル導体７３、７４はそれぞ
れ直線部ａ、ｂを対向させてキャパシタを形成し、直線
部ａ、ｂの両端ｃ、ｄおよびｅ、ｆは、それぞれ入力端
子、出力端子に接続するために側辺側に向けて折り曲げ
て形成したものである。
【０００４】
【発明が解決しようとする課題】図７に示すように、周
回させる構造の導体６１ｂ、６１ｃ、６２ｂ、６２ｃを
用いた積層型フィルタにおいては、導体６１ｂ、６１
ｃ、６２ｂ、６２ｃを周回させているので、周回のため
に絶縁層６０ａ〜６０ｇの面積が必要であり、小型化が
困難であるという問題点がある。
回させる構造の導体６１ｂ、６１ｃ、６２ｂ、６２ｃを
用いた積層型フィルタにおいては、導体６１ｂ、６１
ｃ、６２ｂ、６２ｃを周回させているので、周回のため
に絶縁層６０ａ〜６０ｇの面積が必要であり、小型化が
困難であるという問題点がある。
【０００５】図８に示すように、２枚の導体７３、７４
を対向させただけではインダクタンスが不足し、所定の
インダクタンスを得るためには形状の大型化は避けられ
ないという問題点がある。
を対向させただけではインダクタンスが不足し、所定の
インダクタンスを得るためには形状の大型化は避けられ
ないという問題点がある。
【０００６】本発明は、上記問題点に鑑み、小型化が達
成でき、高密度実装に対応できる高周波用の積層型コモ
ンモードフィルタを提供することを目的とする。
成でき、高密度実装に対応できる高周波用の積層型コモ
ンモードフィルタを提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１の発明は、第１
の導体、第２の導体をそれぞれ構成する導体層を積層体
内にそれぞれ２層以上有し、該第１の導体の導体層と第
２の導体の導体層とはそれぞれ絶縁層を介して交互に積
層されると共に、第１の導体の導体層どうし、第２の導
体の導体層どうしは積層体の内部においてビアホールに
より接続され、前記第１の導体、第２の導体の各導体層
は、それぞれ積層方向に見て重なることによりキャパシ
タを形成する直線部と、各直線部に対して傾斜して形成
され、かつ積層方向に互いに重ならない傾斜部とからな
り、前記第１の導体、第２の導体をそれぞれ構成する導
体層のうち、最下層、最上層の傾斜部は積層体の側面に
露出させて積層体側面の入力端子、出力端子に接続され
ることを特徴とする。
の導体、第２の導体をそれぞれ構成する導体層を積層体
内にそれぞれ２層以上有し、該第１の導体の導体層と第
２の導体の導体層とはそれぞれ絶縁層を介して交互に積
層されると共に、第１の導体の導体層どうし、第２の導
体の導体層どうしは積層体の内部においてビアホールに
より接続され、前記第１の導体、第２の導体の各導体層
は、それぞれ積層方向に見て重なることによりキャパシ
タを形成する直線部と、各直線部に対して傾斜して形成
され、かつ積層方向に互いに重ならない傾斜部とからな
り、前記第１の導体、第２の導体をそれぞれ構成する導
体層のうち、最下層、最上層の傾斜部は積層体の側面に
露出させて積層体側面の入力端子、出力端子に接続され
ることを特徴とする。
【０００８】このように、第１の導体、第２の導体をそ
れぞれ２層以上の導体層により形成して積層方向に対向
させることにより、導体パターンを形成する面積を拡げ
ることなく、積層方向に線路長を確保することができ、
これにより小型のものでありながら、十分なインダクタ
ンスを確保することができる。また、各導体層はそれぞ
れ傾斜部を有するため、直線部のみである場合に比較し
て線路長をより長くすることができる。
れぞれ２層以上の導体層により形成して積層方向に対向
させることにより、導体パターンを形成する面積を拡げ
ることなく、積層方向に線路長を確保することができ、
これにより小型のものでありながら、十分なインダクタ
ンスを確保することができる。また、各導体層はそれぞ
れ傾斜部を有するため、直線部のみである場合に比較し
て線路長をより長くすることができる。
【０００９】請求項２の発明は、請求項１において、前
記第１の導体および第２の導体は最下層、最上層の間に
中間の導体層を有し、該各中間の導体層は、それぞれ直
線部および傾斜部においてビアホールにより次層の導体
層に接続されることを特徴とする。
記第１の導体および第２の導体は最下層、最上層の間に
中間の導体層を有し、該各中間の導体層は、それぞれ直
線部および傾斜部においてビアホールにより次層の導体
層に接続されることを特徴とする。
【００１０】このように、入力端子、出力端子にそれぞ
れ接続される導体層間に別の導体層を設け、その積層数
を選択することにより、インダクタンスを任意に設定す
ることができる。
れ接続される導体層間に別の導体層を設け、その積層数
を選択することにより、インダクタンスを任意に設定す
ることができる。
【００１１】請求項３の発明は、請求項１または２にお
いて、前記第１の導体、第２の導体の一方の導体層の直
線部の両側辺のうち、少なくとも一方に対向する島状の
導体層を設け、該島状の導体層を他方の導体層にビアホ
ールを介して接続することにより、前記島状の導体層と
直線部との間にキャパシタを形成したことを特徴とす
る。
いて、前記第１の導体、第２の導体の一方の導体層の直
線部の両側辺のうち、少なくとも一方に対向する島状の
導体層を設け、該島状の導体層を他方の導体層にビアホ
ールを介して接続することにより、前記島状の導体層と
直線部との間にキャパシタを形成したことを特徴とす
る。
【００１２】このように、直線部を同層の島状導体層に
対向させることにより、キャパシタンスを増大させるこ
とができ、これにより積層数を低減でき、小型化が容易
である。
対向させることにより、キャパシタンスを増大させるこ
とができ、これにより積層数を低減でき、小型化が容易
である。
【００１３】請求項４の発明は、請求項１から３までの
いずれかにおいて、前記積層体は直方体状をなし、前記
第１の導体、第２の直線部は積層体の長手方向に形成さ
れ、該積層体の前記直線部に平行な２つの側面のうちの
一方の側面に一対の入力端子を有し、他方の側面に一対
の出力端子を有し、互いに対向する位置に設けられる一
方の入力端子と出力端子は積層体の内部の第１の導体に
より接続され、他方の対向する入力端子と出力端子は積
層体の内部の第２の導体により接続されることを特徴と
する。
いずれかにおいて、前記積層体は直方体状をなし、前記
第１の導体、第２の直線部は積層体の長手方向に形成さ
れ、該積層体の前記直線部に平行な２つの側面のうちの
一方の側面に一対の入力端子を有し、他方の側面に一対
の出力端子を有し、互いに対向する位置に設けられる一
方の入力端子と出力端子は積層体の内部の第１の導体に
より接続され、他方の対向する入力端子と出力端子は積
層体の内部の第２の導体により接続されることを特徴と
する。
【００１４】このように、直線部を積層体の長手方向に
形成することにより、線路長を容易に確保することがで
きる。また、２つの対向する側面にそれぞれ対をなす入
力端子、出力端子を設ける構造とすることにより、端子
間の間隔を容易に確保することができる。
形成することにより、線路長を容易に確保することがで
きる。また、２つの対向する側面にそれぞれ対をなす入
力端子、出力端子を設ける構造とすることにより、端子
間の間隔を容易に確保することができる。
【００１５】請求項５の発明は請求項１から４までのい
ずれかにおいて、導体層間に介在させる誘電体層の誘電
率を、その周囲の誘電体層の誘電率より高くしたことを
特徴とする。
ずれかにおいて、導体層間に介在させる誘電体層の誘電
率を、その周囲の誘電体層の誘電率より高くしたことを
特徴とする。
【００１６】このように、信号ラインとグランドライン
との対向部に介在させる誘電体層の誘電率を、その周囲
の誘電体層の誘電率より高くすることにより、小型で高
い容量値が得られると共に、各ラインと端子間が容量的
に結合される度合いを軽減し、各層間における本来の容
量結合が得やすくなる。
との対向部に介在させる誘電体層の誘電率を、その周囲
の誘電体層の誘電率より高くすることにより、小型で高
い容量値が得られると共に、各ラインと端子間が容量的
に結合される度合いを軽減し、各層間における本来の容
量結合が得やすくなる。
【００１７】
【発明の実施の形態】図１は本発明による積層型フィル
タの一実施の形態を示す積層構造図、図２はその平面
図、図３（Ａ）、（Ｂ）、（Ｃ）はそれぞれラインの重
なりを示す平面図、等価回路図、外観図である。
タの一実施の形態を示す積層構造図、図２はその平面
図、図３（Ａ）、（Ｂ）、（Ｃ）はそれぞれラインの重
なりを示す平面図、等価回路図、外観図である。
【００１８】図１、図２において、１ａ〜１ｈは絶縁
層、２ａ〜２ｄ、３ａ〜３ｄはそれぞれ第１、第２の導
体２、３（図３（Ｂ）参照）を構成する導体層、４ａ〜
４ｆはは絶縁層１ｂ〜１ｇに設けられた第１の導体の導
体層２ａ〜２ｄ間接続用のビアホール、５ａ〜５ｆは絶
縁層１ｃ〜１ｈに設けられた第２の導体の導体層３ａ〜
３ｄ間接続用のビアホールである。
層、２ａ〜２ｄ、３ａ〜３ｄはそれぞれ第１、第２の導
体２、３（図３（Ｂ）参照）を構成する導体層、４ａ〜
４ｆはは絶縁層１ｂ〜１ｇに設けられた第１の導体の導
体層２ａ〜２ｄ間接続用のビアホール、５ａ〜５ｆは絶
縁層１ｃ〜１ｈに設けられた第２の導体の導体層３ａ〜
３ｄ間接続用のビアホールである。
【００１９】図２に示すように、第１の導体２の導体層
２ａ〜２ｄは直線部ｇと傾斜部ｈとからなる。また、第
２の導体３の導体層３ａ〜３ｄも直線部ｉと傾斜部ｊと
からなる。
２ａ〜２ｄは直線部ｇと傾斜部ｈとからなる。また、第
２の導体３の導体層３ａ〜３ｄも直線部ｉと傾斜部ｊと
からなる。
【００２０】図３（Ａ）にこれらの導体層の一部につい
て示すように、第１の導体２の導体層２ｂ、第２の導体
３の導体層３ｂの各直線部ｇ、ｉ間は互いに対向するこ
とにより、図３（Ｂ）に示す分布容量２０を形成する。
て示すように、第１の導体２の導体層２ｂ、第２の導体
３の導体層３ｂの各直線部ｇ、ｉ間は互いに対向するこ
とにより、図３（Ｂ）に示す分布容量２０を形成する。
【００２１】前記絶縁層１ａ〜１ｈは、製造に当たり、
例えばアルミナとガラスを含む誘電体グリーンシートま
たはスクリーン印刷により膜状に形成される層として実
現され、導体層２ａ〜２ｄ、３ａ〜３ｄは絶縁層１ａ〜
１ｈ上に銀、銀−パラジウム等の導体ペーストの層状に
印刷することにより実現され、ビアホール４ａ〜４ｆ、
５ａ〜５ｆは、その中に前記ペーストを印刷により充填
することにより実現される。なおここでは図示されてい
ないが、導体層３ｄを覆うように最外層に絶縁層を積層
する。これらの導体パターンが多数個分形成されたグリ
ーンシートが積層され、各チップに切断され、焼成した
後、図３（Ｃ）に示す積層体２１の一方の側面に入力端
子８、９を、他方の側面に出力端子１０、１１を焼きつ
けおよびメッキによって設けることにより製造される。
例えばアルミナとガラスを含む誘電体グリーンシートま
たはスクリーン印刷により膜状に形成される層として実
現され、導体層２ａ〜２ｄ、３ａ〜３ｄは絶縁層１ａ〜
１ｈ上に銀、銀−パラジウム等の導体ペーストの層状に
印刷することにより実現され、ビアホール４ａ〜４ｆ、
５ａ〜５ｆは、その中に前記ペーストを印刷により充填
することにより実現される。なおここでは図示されてい
ないが、導体層３ｄを覆うように最外層に絶縁層を積層
する。これらの導体パターンが多数個分形成されたグリ
ーンシートが積層され、各チップに切断され、焼成した
後、図３（Ｃ）に示す積層体２１の一方の側面に入力端
子８、９を、他方の側面に出力端子１０、１１を焼きつ
けおよびメッキによって設けることにより製造される。
【００２２】前記入力端子８、９に第１の導体２、第２
の導体３の一端部を接続するため、図２に示すように、
最下層の導体層２ａ、３ａの傾斜部ｈ、ｊはそれぞれ積
層体２１の一方の側面に露出し、また、前記出力端子１
０、１１に第１の導体２、第２の導体３の他端部を接続
するため、最上層の導体層２ｄ、３ｄの傾斜部ｈ、ｊは
積層体２１の他方の側面に露出する。最下層と最上層と
の間の中間の導体層２ｂ、２ｃ、３ｂ、３ｃの傾斜部は
積層体２１の側面に露出しない。
の導体３の一端部を接続するため、図２に示すように、
最下層の導体層２ａ、３ａの傾斜部ｈ、ｊはそれぞれ積
層体２１の一方の側面に露出し、また、前記出力端子１
０、１１に第１の導体２、第２の導体３の他端部を接続
するため、最上層の導体層２ｄ、３ｄの傾斜部ｈ、ｊは
積層体２１の他方の側面に露出する。最下層と最上層と
の間の中間の導体層２ｂ、２ｃ、３ｂ、３ｃの傾斜部は
積層体２１の側面に露出しない。
【００２３】このように、第１の導体２、第２の導体３
をそれぞれ２層以上の導体層２ａ〜２ｄ、３ａ〜３ｄに
より形成して積層方向に対向させることにより、導体パ
ターンを形成する面積を拡げることなく、積層方向に線
路長を確保することができ、これにより小型のものであ
りながら、十分なインダクタンスを確保することができ
る。また、各導体層２ａ〜２ｄ、３ａ〜３ｄはそれぞれ
傾斜部ｈ、ｊを有するため、直線部ｇ、ｉのみである場
合に比較して線路長をより長くすることができる。ま
た、導体層２ａ〜２ｄ、３ａ〜３ｄの積層数を選択する
ことにより、インダクタンスを任意に設定することがで
きる。
をそれぞれ２層以上の導体層２ａ〜２ｄ、３ａ〜３ｄに
より形成して積層方向に対向させることにより、導体パ
ターンを形成する面積を拡げることなく、積層方向に線
路長を確保することができ、これにより小型のものであ
りながら、十分なインダクタンスを確保することができ
る。また、各導体層２ａ〜２ｄ、３ａ〜３ｄはそれぞれ
傾斜部ｈ、ｊを有するため、直線部ｇ、ｉのみである場
合に比較して線路長をより長くすることができる。ま
た、導体層２ａ〜２ｄ、３ａ〜３ｄの積層数を選択する
ことにより、インダクタンスを任意に設定することがで
きる。
【００２４】また、前記積層体２１は直方体状をなし、
前記導体層２ａ〜２ｄ、３ａ〜３ｄの直線部ｇ、ｉは、
図３（Ａ）に示すように積層体の長手方向Ｙに形成さ
れ、該積層体の前記直線部ｇ、ｉに平行な２つの側面の
うちの一方の側面２１ａに一対の入力端子８、９を有
し、他方の側面２１ｂに一対の出力端子１０、１１を有
し互いに対向する位置に設けられる一方の入力端子８と
出力端子１０は積層体２１の内部の第１の導体２により
接続され、他方の対向する入力端子９と出力端子１１は
積層体の内部の第２の導体３により接続される構成とし
ているので、線路長を容易に確保することができる。ま
た、２つの対向する側面２１ａ、２１ｂにそれぞれ対を
なす入力端子８、９、出力端子１０、１１を設ける構造
とすることにより、端子８、９間、１０、１１の間隔Ｇ
（図３（Ｃ）参照）を容易に確保することができ、小型
化が容易となる。
前記導体層２ａ〜２ｄ、３ａ〜３ｄの直線部ｇ、ｉは、
図３（Ａ）に示すように積層体の長手方向Ｙに形成さ
れ、該積層体の前記直線部ｇ、ｉに平行な２つの側面の
うちの一方の側面２１ａに一対の入力端子８、９を有
し、他方の側面２１ｂに一対の出力端子１０、１１を有
し互いに対向する位置に設けられる一方の入力端子８と
出力端子１０は積層体２１の内部の第１の導体２により
接続され、他方の対向する入力端子９と出力端子１１は
積層体の内部の第２の導体３により接続される構成とし
ているので、線路長を容易に確保することができる。ま
た、２つの対向する側面２１ａ、２１ｂにそれぞれ対を
なす入力端子８、９、出力端子１０、１１を設ける構造
とすることにより、端子８、９間、１０、１１の間隔Ｇ
（図３（Ｃ）参照）を容易に確保することができ、小型
化が容易となる。
【００２５】図４は本発明の他の実施の形態の積層構造
を示す平面図であり、本実施の形態においては、第１の
導体２の導体層２ａ〜２ｄと第２の導体３の導体層３ａ
〜３ｄの間に介在させる絶縁層の部分、すなわち直線部
ｇ、ｉの間に介在する部分の絶縁層（誘電体層）２２ａ
〜２２ｇの誘電率を、その周囲の誘電体層の誘電率より
高くしたものである。これにより、小型で高い容量値が
得られると共に、各ラインと端子間が容量的に結合され
る度合いを軽減し、各層間における本来の容量結合が得
やすくなる。
を示す平面図であり、本実施の形態においては、第１の
導体２の導体層２ａ〜２ｄと第２の導体３の導体層３ａ
〜３ｄの間に介在させる絶縁層の部分、すなわち直線部
ｇ、ｉの間に介在する部分の絶縁層（誘電体層）２２ａ
〜２２ｇの誘電率を、その周囲の誘電体層の誘電率より
高くしたものである。これにより、小型で高い容量値が
得られると共に、各ラインと端子間が容量的に結合され
る度合いを軽減し、各層間における本来の容量結合が得
やすくなる。
【００２６】図５は本発明の他の実施の形態の実装構造
を示す斜視図、図６はその平面図であり、前記第１の導
体２、第２の導体３の一方の導体層の直線部２ｂ、３ａ
の両側辺のうち、少なくとも一方または図示のように両
側に対向する島状の導体層６ａ、６ｂおよび７ａ、７ｂ
を設ける共に、島状の導体層６ａ、６ｂおよび７ａ、７
ｂをそれぞれ積層方向に隣接する導体層３ｂ、２ａの直
線部ｇ、ｉにはそれぞれ側方に突出させて突出部ｍ、ｎ
またはｐ、ｑを設け、これらの突出部ｍ、ｎまたはｐ、
ｑと前記島状導体層６ａ、６ｂまたは７ａ、７ｂとをビ
アホール１３ａ、１３ｂまたは１２ａ、１２ｂを介して
接続することにより、前記島状の導体層６ａ、６ｂと導
体層２ｂとの間、および島状の導体層７ａ、７ｂと導体
層３ａとの間にキャパシタを形成したものである。導体
層６ａ、７ｂ間および６ｂ、７ａ間にもキャパシタを形
成する。
を示す斜視図、図６はその平面図であり、前記第１の導
体２、第２の導体３の一方の導体層の直線部２ｂ、３ａ
の両側辺のうち、少なくとも一方または図示のように両
側に対向する島状の導体層６ａ、６ｂおよび７ａ、７ｂ
を設ける共に、島状の導体層６ａ、６ｂおよび７ａ、７
ｂをそれぞれ積層方向に隣接する導体層３ｂ、２ａの直
線部ｇ、ｉにはそれぞれ側方に突出させて突出部ｍ、ｎ
またはｐ、ｑを設け、これらの突出部ｍ、ｎまたはｐ、
ｑと前記島状導体層６ａ、６ｂまたは７ａ、７ｂとをビ
アホール１３ａ、１３ｂまたは１２ａ、１２ｂを介して
接続することにより、前記島状の導体層６ａ、６ｂと導
体層２ｂとの間、および島状の導体層７ａ、７ｂと導体
層３ａとの間にキャパシタを形成したものである。導体
層６ａ、７ｂ間および６ｂ、７ａ間にもキャパシタを形
成する。
【００２７】このように、導体層２ｂ、３ａの直線部
ｇ、ｉを同層の島状導体層６ａ、６ｂあるいは７ａ、７
ｂに対向させることにより、キャパシタンスを増大させ
ることができ、これにより積層数を低減でき、小型化が
容易となる。このような構造は、第１の導体２の導体層
２ａ、２ｂ、第２の導体３の導体層３ａ、３ｂがそれぞ
れ３層以上、好ましくは４層以上の偶数層備える場合に
も適用できる。
ｇ、ｉを同層の島状導体層６ａ、６ｂあるいは７ａ、７
ｂに対向させることにより、キャパシタンスを増大させ
ることができ、これにより積層数を低減でき、小型化が
容易となる。このような構造は、第１の導体２の導体層
２ａ、２ｂ、第２の導体３の導体層３ａ、３ｂがそれぞ
れ３層以上、好ましくは４層以上の偶数層備える場合に
も適用できる。
【００２８】本発明を実施する場合、第１の導体２、第
２の導体３の導体層の層数は偶数層とすることが、図３
（Ｃ）に示す入力端子８〜１１の対向構造、すなわち、
第１の導体２（第２の導体３）により接続される入力端
子８（９）と出力端子１０（１１）が対向する構造、す
なわちプリント基板上に一対の信号ラインを形成する場
合に一般的に採用される導体パターンに平行形成構造
が、導体層どうしが重なることを防止するための特殊な
構造を採用することなく、容易に実現できるという意味
において好ましい。
２の導体３の導体層の層数は偶数層とすることが、図３
（Ｃ）に示す入力端子８〜１１の対向構造、すなわち、
第１の導体２（第２の導体３）により接続される入力端
子８（９）と出力端子１０（１１）が対向する構造、す
なわちプリント基板上に一対の信号ラインを形成する場
合に一般的に採用される導体パターンに平行形成構造
が、導体層どうしが重なることを防止するための特殊な
構造を採用することなく、容易に実現できるという意味
において好ましい。
【００２９】
【発明の効果】請求項１によれば、対をなす信号ライン
にそれぞれ挿入される第１の導体、第２の導体をそれぞ
れ構成する導体層を積層体内にそれぞれ２層以上有し、
該第１の導体の導体層と第２の導体の導体層とはそれぞ
れ絶縁層を介して交互に積層されると共に、第１の導体
の導体層どうし、第２の導体の導体どうしは積層体の内
部においてビアホールにより接続され、前記第１の導
体、第２の導体の各導体層は、それぞれ積層方向に見て
重なることによりキャパシタを形成する直線部と、各直
線部に対して傾斜して形成され、かつ積層方向に互いに
重ならない傾斜部とからなり、前記第１の導体、第２の
導体をそれぞれ構成する導体層のうち、最下層、最上層
の傾斜部は積層体の側面に露出させて積層体側面の入力
端子、出力端子に接続されるため、導体パターンを形成
する面積を拡げることなく、積層方向に線路長を確保す
ることができ、これにより小型のものでありながら、十
分なインダクタンスを確保することができる。また、各
導体層はそれぞれ傾斜部を有するため、直線部のみであ
る場合に比較して線路長をより長くすることができ、さ
らにインダクタンスの確保が容易となる。
にそれぞれ挿入される第１の導体、第２の導体をそれぞ
れ構成する導体層を積層体内にそれぞれ２層以上有し、
該第１の導体の導体層と第２の導体の導体層とはそれぞ
れ絶縁層を介して交互に積層されると共に、第１の導体
の導体層どうし、第２の導体の導体どうしは積層体の内
部においてビアホールにより接続され、前記第１の導
体、第２の導体の各導体層は、それぞれ積層方向に見て
重なることによりキャパシタを形成する直線部と、各直
線部に対して傾斜して形成され、かつ積層方向に互いに
重ならない傾斜部とからなり、前記第１の導体、第２の
導体をそれぞれ構成する導体層のうち、最下層、最上層
の傾斜部は積層体の側面に露出させて積層体側面の入力
端子、出力端子に接続されるため、導体パターンを形成
する面積を拡げることなく、積層方向に線路長を確保す
ることができ、これにより小型のものでありながら、十
分なインダクタンスを確保することができる。また、各
導体層はそれぞれ傾斜部を有するため、直線部のみであ
る場合に比較して線路長をより長くすることができ、さ
らにインダクタンスの確保が容易となる。
【００３０】請求項２によれば、請求項１において、前
記第１の導体および第２の導体は最下層、最上層の間に
中間の導体層を有し、該各中間の導体層は、それぞれ直
線部および傾斜部においてビアホールにより次層の導体
層に接続されるため、積層数を選択することにより、イ
ンダクタンスを任意に設定することができる。
記第１の導体および第２の導体は最下層、最上層の間に
中間の導体層を有し、該各中間の導体層は、それぞれ直
線部および傾斜部においてビアホールにより次層の導体
層に接続されるため、積層数を選択することにより、イ
ンダクタンスを任意に設定することができる。
【００３１】請求項３によれば、請求項１または２にお
いて、前記第１の導体、第２の導体の一方の導体層の直
線部の両側辺のうち、少なくとも一方に対向する島状の
導体層を設け、該島状の導体層を他方の導体層にビアホ
ールを介して接続することにより、前記島状の導体層と
直線部との間にキャパシタを形成したので、キャパシタ
ンスを増大させることができ、これにより積層数を低減
でき、小型化が容易である。
いて、前記第１の導体、第２の導体の一方の導体層の直
線部の両側辺のうち、少なくとも一方に対向する島状の
導体層を設け、該島状の導体層を他方の導体層にビアホ
ールを介して接続することにより、前記島状の導体層と
直線部との間にキャパシタを形成したので、キャパシタ
ンスを増大させることができ、これにより積層数を低減
でき、小型化が容易である。
【００３２】請求項４によれば、請求項１から３までの
いずれかにおいて、前記積層体は直方体状をなし、前記
第１の導体、第２の直線部は積層体の長手方向に形成さ
れ、該積層体の前記直線部に平行な２つの側面のうちの
一方の側面に一対の入力端子を有し、他方の側面に一対
の出力端子を有し、互いに対向する位置に設けられる一
方の入力端子と出力端子は積層体の内部の第１の導体に
より接続され、他方の対向する入力端子と出力端子は積
層体の内部の第２の導体により接続されるため、直線部
が積層体の長手方向に形成されていることにより、線路
長すなわちインダクタンスを容易に確保することができ
る。また、２つの対向する側面にそれぞれ対をなす入力
端子、出力端子を設ける構造とすることにより、端子間
の間隔を容易に確保することができる。
いずれかにおいて、前記積層体は直方体状をなし、前記
第１の導体、第２の直線部は積層体の長手方向に形成さ
れ、該積層体の前記直線部に平行な２つの側面のうちの
一方の側面に一対の入力端子を有し、他方の側面に一対
の出力端子を有し、互いに対向する位置に設けられる一
方の入力端子と出力端子は積層体の内部の第１の導体に
より接続され、他方の対向する入力端子と出力端子は積
層体の内部の第２の導体により接続されるため、直線部
が積層体の長手方向に形成されていることにより、線路
長すなわちインダクタンスを容易に確保することができ
る。また、２つの対向する側面にそれぞれ対をなす入力
端子、出力端子を設ける構造とすることにより、端子間
の間隔を容易に確保することができる。
【００３３】請求項５によれば、請求項１から４までの
いずれかにおいて、導体層間に介在させる誘電体層の誘
電率を、その周囲の誘電体層の誘電率より高くしたの
で、小型で高い容量値が得られると共に、各ラインと端
子間が容量的に結合される度合いを軽減し、各層間にお
ける本来の容量結合が得やすくなる。
いずれかにおいて、導体層間に介在させる誘電体層の誘
電率を、その周囲の誘電体層の誘電率より高くしたの
で、小型で高い容量値が得られると共に、各ラインと端
子間が容量的に結合される度合いを軽減し、各層間にお
ける本来の容量結合が得やすくなる。
【図１】本発明による積層型フィルタの一実施の形態を
示す積層構造図である。
示す積層構造図である。
【図２】図１の積層型フィルタの各層の平面図である。
【図３】（Ａ）、（Ｂ）、（Ｃ）は本実施の形態の積層
型フィルタのそれぞれラインの重なりを示す平面図、等
価回路図、外観図である。
型フィルタのそれぞれラインの重なりを示す平面図、等
価回路図、外観図である。
【図４】本発明による積層型フィルタの他の実施の形態
の積層構造を示す平面図である。
の積層構造を示す平面図である。
【図５】本発明による積層型フィルタの他の実施の形態
を示す積層構造図である。
を示す積層構造図である。
【図６】図５の積層型フィルタの各層の平面図である。
【図７】（Ａ）は従来の積層型フィルタの一例を示す積
層構造図、（Ｂ）はその等価回路図である。
層構造図、（Ｂ）はその等価回路図である。
【図８】従来の積層型フィルタの他の例を示す積層構造
図である。
図である。
１ａ〜１ｈ：絶縁層、２：第１の導体、２ａ〜２ｄ：第
１の導体の導体層、３：第２の導体、３ａ〜３ｄ：第２
の導体の導体層、４ａ〜４ｆ、５ａ〜５ｆ、１２ａ、１
２ｂ、１３ａ、１３ｂ：ビアホール、６ａ、６ｂ、７
ａ、７ｂ：島状の導体層、８、９：入力端子、１０、１
１：出力端子、２０：キャパシタ、２１：積層体、２２
ａ〜２２ｄ：誘電率の高い誘電体層、ｇ、ｉ：直線部、
ｈ、ｊ：傾斜部、ｍ、ｎ、ｐ、ｑ：突出部
１の導体の導体層、３：第２の導体、３ａ〜３ｄ：第２
の導体の導体層、４ａ〜４ｆ、５ａ〜５ｆ、１２ａ、１
２ｂ、１３ａ、１３ｂ：ビアホール、６ａ、６ｂ、７
ａ、７ｂ：島状の導体層、８、９：入力端子、１０、１
１：出力端子、２０：キャパシタ、２１：積層体、２２
ａ〜２２ｄ：誘電率の高い誘電体層、ｇ、ｉ：直線部、
ｈ、ｊ：傾斜部、ｍ、ｎ、ｐ、ｑ：突出部
Claims (5)
- 【請求項１】第１の導体、第２の導体をそれぞれ構成す
る導体層を積層体内にそれぞれ２層以上有し、 該第１の導体の導体層と第２の導体の導体層とはそれぞ
れ絶縁層を介して交互に積層されると共に、第１の導体
の導体層どうし、第２の導体の導体層どうしは積層体の
内部においてビアホールにより接続され、 該第１の導体の導体層と第２の導体の導体層は、それぞ
れ積層方向に見て重なることによりキャパシタを形成す
る直線部と、各直線部に対して傾斜して形成され、かつ
積層方向に互いに重ならない傾斜部とからなり、 前記第１の導体、第２の導体をそれぞれ構成する導体層
のうち、最下層、最上層の傾斜部は積層体の側面に露出
させて積層体側面の入力端子、出力端子に接続されるこ
とを特徴とする積層型コモンモードフィルタ。 - 【請求項２】請求項１において、 前記第１の導体および第２の導体は最下層、最上層の間
に中間の導体層を有し、該各中間の導体層は、それぞれ
直線部および傾斜部においてビアホールにより次層の導
体層に接続されることを特徴とする積層型コモンモード
フィルタ。 - 【請求項３】請求項１または２において、 前記第１の導体、第２の導体の一方の導体層の直線部の
両側辺のうち、少なくとも一方に対向する島状の導体層
を設け、該島状の導体層を他方の導体層にビアホールを
介して接続することにより、前記島状の導体層と直線部
との間にキャパシタを形成したことを特徴とする積層型
コモンモードフィルタ。 - 【請求項４】請求項１から３までのいずれかにおいて、 前記積層体は直方体状をなし、 前記第１の導体、第２の直線部は積層体の長手方向に形
成され、 該積層体の前記直線部に平行な２つの側面のうちの一方
の側面に一対の入力端子を有し、他方の側面に一対の出
力端子を有し、 互いに対向する位置に設けられる一方の入力端子と出力
端子は積層体の内部の第１の導体により接続され、他方
の対向する入力端子と出力端子は積層体の内部の第２の
導体により接続されることを特徴とする積層型コモンモ
ードフィルタ。 - 【請求項５】請求項１から４までのいずれかにおいて、 導体層間に介在させる誘電体層の誘電率を、その周囲の
誘電体層の誘電率より高くしたことを特徴とする積層型
コモンモードフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13404798A JPH11330888A (ja) | 1998-05-15 | 1998-05-15 | 積層型コモンモードフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13404798A JPH11330888A (ja) | 1998-05-15 | 1998-05-15 | 積層型コモンモードフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330888A true JPH11330888A (ja) | 1999-11-30 |
Family
ID=15119130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13404798A Pending JPH11330888A (ja) | 1998-05-15 | 1998-05-15 | 積層型コモンモードフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330888A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010106840A1 (ja) * | 2009-03-18 | 2010-09-23 | 株式会社村田製作所 | 電子部品 |
| WO2013027577A1 (ja) * | 2011-08-19 | 2013-02-28 | 株式会社村田製作所 | 電子部品 |
-
1998
- 1998-05-15 JP JP13404798A patent/JPH11330888A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010106840A1 (ja) * | 2009-03-18 | 2010-09-23 | 株式会社村田製作所 | 電子部品 |
| US8400236B2 (en) | 2009-03-18 | 2013-03-19 | Murata Manufacturing Co., Ltd. | Electronic component |
| WO2013027577A1 (ja) * | 2011-08-19 | 2013-02-28 | 株式会社村田製作所 | 電子部品 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040302 |