JPH11299094A - 負荷駆動回路 - Google Patents
負荷駆動回路Info
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- JPH11299094A JPH11299094A JP10103067A JP10306798A JPH11299094A JP H11299094 A JPH11299094 A JP H11299094A JP 10103067 A JP10103067 A JP 10103067A JP 10306798 A JP10306798 A JP 10306798A JP H11299094 A JPH11299094 A JP H11299094A
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- inductor
- fet
- capacitor
- load
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Abstract
(57)【要約】
【課題】 ラジオノイズの発生を抑制することができる
負荷駆動回路を提供する。 【解決手段】 パルス幅変調された信号が与えられるス
イッチング手段ＦＥＴ１に近接して配置され、スイッチ
ング手段ＦＥＴ１の出力段に接続された第１のインダク
タＬ１と、第１のインダクタＬ１に近接して配置され、
第１のインダクタＬ１に接続されたコンデンサＣ１と、
第１のインダクタＬ１とコンデンサＣ１との接続点と負
荷の間に接続されたハーネス２２、２３を備えている負
荷駆動回路１。
負荷駆動回路を提供する。 【解決手段】 パルス幅変調された信号が与えられるス
イッチング手段ＦＥＴ１に近接して配置され、スイッチ
ング手段ＦＥＴ１の出力段に接続された第１のインダク
タＬ１と、第１のインダクタＬ１に近接して配置され、
第１のインダクタＬ１に接続されたコンデンサＣ１と、
第１のインダクタＬ１とコンデンサＣ１との接続点と負
荷の間に接続されたハーネス２２、２３を備えている負
荷駆動回路１。
Description
【０００１】
【発明の属する技術分野】この発明は、電磁クラッチ用
のコイルやモータなどの負荷を駆動する負荷駆動回路に
関する。
のコイルやモータなどの負荷を駆動する負荷駆動回路に
関する。
【０００２】
【従来の技術】電磁クラッチ用のコイルやモータなどの
負荷を駆動する負荷駆動回路としてＦＥＴ（電界効果ト
ランジスタ）を使用したものが知られており、通常、パ
ルス幅変調回路の出力信号がＦＥＴのゲートに与えら
れ、このＦＥＴがオン、オフすることによって、負荷が
駆動される。
負荷を駆動する負荷駆動回路としてＦＥＴ（電界効果ト
ランジスタ）を使用したものが知られており、通常、パ
ルス幅変調回路の出力信号がＦＥＴのゲートに与えら
れ、このＦＥＴがオン、オフすることによって、負荷が
駆動される。
【０００３】
【発明が解決しようとする課題】ところが、上記の負荷
駆動回路では、パルス幅変調回路より与えられたゲート
電圧によってＦＥＴがオン、オフして負荷を直接駆動す
る際に、ＦＥＴに流れる電流がＦＥＴのオン、オフに応
じて高速でかつ大きく変動するため、ラジオノイズを発
生する可能性がある。また、負荷に与えられる電圧がＦ
ＥＴのオン、オフで急激に変動するから、ＦＥＴから負
荷までのあいだに長いハーネスが用いられると、スイッ
チングノイズがラジオに入り易いという問題点があり、
これらの問題点を解決することが課題となっていた。
駆動回路では、パルス幅変調回路より与えられたゲート
電圧によってＦＥＴがオン、オフして負荷を直接駆動す
る際に、ＦＥＴに流れる電流がＦＥＴのオン、オフに応
じて高速でかつ大きく変動するため、ラジオノイズを発
生する可能性がある。また、負荷に与えられる電圧がＦ
ＥＴのオン、オフで急激に変動するから、ＦＥＴから負
荷までのあいだに長いハーネスが用いられると、スイッ
チングノイズがラジオに入り易いという問題点があり、
これらの問題点を解決することが課題となっていた。
【０００４】
【発明の目的】この発明に係わる負荷駆動回路は、ラジ
オノイズの発生を抑制することができる負荷駆動回路を
提供することを目的としている。
オノイズの発生を抑制することができる負荷駆動回路を
提供することを目的としている。
【０００５】
【０００６】
【課題を解決するための手段】この発明の請求項１に係
わる負荷駆動回路では、パルス幅変調された信号が与え
られるスイッチング手段と、スイッチング手段に近接し
て配置され、スイッチング手段の出力段に接続された第
１のインダクタと、第１のインダクタに近接して配置さ
れ、第１のインダクタに接続されたコンデンサと、第１
のインダクタとコンデンサとの接続点と負荷の間に接続
されたハーネスを備えている構成としたことを特徴とし
ている。
わる負荷駆動回路では、パルス幅変調された信号が与え
られるスイッチング手段と、スイッチング手段に近接し
て配置され、スイッチング手段の出力段に接続された第
１のインダクタと、第１のインダクタに近接して配置さ
れ、第１のインダクタに接続されたコンデンサと、第１
のインダクタとコンデンサとの接続点と負荷の間に接続
されたハーネスを備えている構成としたことを特徴とし
ている。
【０００７】この発明の請求項２に係わる負荷駆動回路
では、スイッチング手段はソース端子が電源に接続され
たＦＥＴを備えており、インダクタは、ＦＥＴのドレイ
ン端子に直列に接続され、コンデンサは、一端が接地さ
れ、他端がインダクタに接続されている構成としたこと
を特徴としている。
では、スイッチング手段はソース端子が電源に接続され
たＦＥＴを備えており、インダクタは、ＦＥＴのドレイ
ン端子に直列に接続され、コンデンサは、一端が接地さ
れ、他端がインダクタに接続されている構成としたこと
を特徴としている。
【０００８】この発明の請求項３に係わる負荷駆動回路
では、ＦＥＴのゲート端子には、第２のインダクタと第
２のインダクタに直列に接続された抵抗とからなる直列
回路が接続され、この直列回路を経由して、ＦＥＴのゲ
ート端子にパルス幅変調信号が供給される構成としたこ
とを特徴としている。
では、ＦＥＴのゲート端子には、第２のインダクタと第
２のインダクタに直列に接続された抵抗とからなる直列
回路が接続され、この直列回路を経由して、ＦＥＴのゲ
ート端子にパルス幅変調信号が供給される構成としたこ
とを特徴としている。
【０００９】この発明の請求項４に係わる負荷駆動回路
では、第２のインダクタのインダクタンスと抵抗の抵抗
値とは、ＦＥＴのゲート容量に応じてその値が選ばれて
いる構成としたことを特徴としている。
では、第２のインダクタのインダクタンスと抵抗の抵抗
値とは、ＦＥＴのゲート容量に応じてその値が選ばれて
いる構成としたことを特徴としている。
【００１０】
【発明の作用】この発明の請求項１に係わる負荷駆動回
路において、スイッチング手段がスイッチング作動する
際、スイッチング手段の出力段に交流的な電流および電
圧の出力信号が発生する。しかし、スイッチング手段の
出力段に接続された第１のインダクタとコンデンサとに
よって、交流的な出力が直流的な電流および電圧に変換
されてからハーネスを経由して負荷に与えられる。それ
故、負荷に与えられる電流および電圧に交流的な変動が
ない。
路において、スイッチング手段がスイッチング作動する
際、スイッチング手段の出力段に交流的な電流および電
圧の出力信号が発生する。しかし、スイッチング手段の
出力段に接続された第１のインダクタとコンデンサとに
よって、交流的な出力が直流的な電流および電圧に変換
されてからハーネスを経由して負荷に与えられる。それ
故、負荷に与えられる電流および電圧に交流的な変動が
ない。
【００１１】この発明の請求項２に係わる負荷駆動回路
において、ＦＥＴがスイッチング作動する際、ＦＥＴ
は、ドレイン電流及びドレイン電圧が矩形波になる。し
かし、ＦＥＴのドレインに接続された第１のインダクタ
とコンデンサ及びダイオードとによって、ドレイン電流
およびドレイン電圧がほぼフラットな波形をもつ電流波
形および電圧波形に変換される。それ故、スイッチング
作用に優れたＦＥＴが使用されても、負荷に与えられる
電流および電圧には交流的な変動がない。
において、ＦＥＴがスイッチング作動する際、ＦＥＴ
は、ドレイン電流及びドレイン電圧が矩形波になる。し
かし、ＦＥＴのドレインに接続された第１のインダクタ
とコンデンサ及びダイオードとによって、ドレイン電流
およびドレイン電圧がほぼフラットな波形をもつ電流波
形および電圧波形に変換される。それ故、スイッチング
作用に優れたＦＥＴが使用されても、負荷に与えられる
電流および電圧には交流的な変動がない。
【００１２】この発明の請求項３に係わる負荷駆動回路
において、ＦＥＴがスイッチング作動する際、第２のイ
ンダクタによってＦＥＴのゲート電圧の変動の初期状態
が緩やかに制御される。それ故、請求項２の作用に加
え、ＦＥＴがスイッチング作動する際に、ＦＥＴでＡＭ
帯等のラジオノイズが発生する可能性がない。
において、ＦＥＴがスイッチング作動する際、第２のイ
ンダクタによってＦＥＴのゲート電圧の変動の初期状態
が緩やかに制御される。それ故、請求項２の作用に加
え、ＦＥＴがスイッチング作動する際に、ＦＥＴでＡＭ
帯等のラジオノイズが発生する可能性がない。
【００１３】この発明の請求項４に係わる負荷駆動回路
において、ＦＥＴがスイッチング作動する際、第２のイ
ンダクタによって電流の変動の初期状態が緩やかに制御
され、ＦＥＴのゲート容量によりインダクタンス、抵抗
値を選ばれた第２のインダクタ、抵抗により、その後Ｆ
ＥＴが速やかに作動する。それ故、請求項３の作用に加
え、ＦＥＴの入力段でラジオノイズの発生がないととも
に、ＦＥＴの応答性に悪影響を与えることがなく、ＦＥ
Ｔの熱損失が増加しない。
において、ＦＥＴがスイッチング作動する際、第２のイ
ンダクタによって電流の変動の初期状態が緩やかに制御
され、ＦＥＴのゲート容量によりインダクタンス、抵抗
値を選ばれた第２のインダクタ、抵抗により、その後Ｆ
ＥＴが速やかに作動する。それ故、請求項３の作用に加
え、ＦＥＴの入力段でラジオノイズの発生がないととも
に、ＦＥＴの応答性に悪影響を与えることがなく、ＦＥ
Ｔの熱損失が増加しない。
【００１４】
【実施例】図１および図２には、この発明に係わる負荷
駆動回路の一実施例が示されている。
駆動回路の一実施例が示されている。
【００１５】図示する負荷駆動回路１は、制御ユニット
１０に内蔵されており、主として、プリドライバ回路Ｐ
ＤＲ１、インダクタＬ２、抵抗Ｒ１、ＦＥＴ１（スイッ
チング手段）、インダクタＬ１、コンデンサＣ１、ダイ
オードＤ１、コンデンサＣ２、抵抗Ｒ２から構成されて
いる。
１０に内蔵されており、主として、プリドライバ回路Ｐ
ＤＲ１、インダクタＬ２、抵抗Ｒ１、ＦＥＴ１（スイッ
チング手段）、インダクタＬ１、コンデンサＣ１、ダイ
オードＤ１、コンデンサＣ２、抵抗Ｒ２から構成されて
いる。
【００１６】制御ユニット１０には、第１の出力端子１
０ａ、第２の出力端子１０ｂが備えられており、第１、
第２の出力端子１０ａ、１０ｂに、負荷である駆動コイ
ル２０が接続されている。駆動コイル２０は、クラッチ
機構２１に備えられており、この駆動コイル２０は、Ｆ
ＥＴ１，インダクタＬ１，第１の出力端子１０ａを経由
して電源５０の電流が供給されることにより励磁され
て、クラッチ機構２１を動力伝達状態に切換える。
０ａ、第２の出力端子１０ｂが備えられており、第１、
第２の出力端子１０ａ、１０ｂに、負荷である駆動コイ
ル２０が接続されている。駆動コイル２０は、クラッチ
機構２１に備えられており、この駆動コイル２０は、Ｆ
ＥＴ１，インダクタＬ１，第１の出力端子１０ａを経由
して電源５０の電流が供給されることにより励磁され
て、クラッチ機構２１を動力伝達状態に切換える。
【００１７】プリドライバ回路ＰＤＲ１は、抵抗Ｒ３、
第１のトランジスタ(npn型) 、抵抗Ｒ４、抵抗Ｒ５、第
２のトランジスタＴＲ２(npn型) 、第３のトランジスタ
ＴＲ３(pnp型) から構成されている。
第１のトランジスタ(npn型) 、抵抗Ｒ４、抵抗Ｒ５、第
２のトランジスタＴＲ２(npn型) 、第３のトランジスタ
ＴＲ３(pnp型) から構成されている。
【００１８】プリドライバ回路ＰＤＲ１は、抵抗Ｒ３の
一端が制御ユニット１０に備えられたマイクロコンピュ
ータＣＰＵの出力ポートＰ１に接続されているため、マ
イクロコンピュータＣＰＵの出力ポートＰ１からハイレ
ベルの信号が与えられることによって、第１のトランジ
スタＴＲ１がオンして第３のトランジスタＴＲ３がオン
する。また、マイクロコンピュータＣＰＵの出力ポート
Ｐ１からローレベルの信号が与えられることによって、
第１のトランジスタＴＲ１がオフして第２のトランジス
タＴＲ２がオンする。プリドライバ回路ＰＤＲ１は、Ｆ
ＥＴ１を高速で駆動するために必要な電力を得るための
電力増幅器であり、マイクロコンピュータＣＰＵの出力
ポートＰ１からのオン、オフ信号に対して、ＦＥＴ１の
スイッチングロスを低減させるため、第２のトランジス
タＴＲ２，第３のトランジスタＴＲ３をそれぞれオン、
オフさせて電力増幅をし、ＦＥＴ１のゲートの容量を急
速充電、急速放電させることが可能な電力を得るもので
ある。そして、マイクロコンピュータＣＰＵの出力ポー
トＰ１には、パルス幅変調された出力信号が発生してい
る。プリドライバ回路ＰＤＲ１の出力信号はインダクタ
Ｌ２，抵抗Ｒ１を通じてＦＥＴ１のゲートに与えられ
る。インダクタＬ２、抵抗Ｒ１により直列回路１５が形
成されている。
一端が制御ユニット１０に備えられたマイクロコンピュ
ータＣＰＵの出力ポートＰ１に接続されているため、マ
イクロコンピュータＣＰＵの出力ポートＰ１からハイレ
ベルの信号が与えられることによって、第１のトランジ
スタＴＲ１がオンして第３のトランジスタＴＲ３がオン
する。また、マイクロコンピュータＣＰＵの出力ポート
Ｐ１からローレベルの信号が与えられることによって、
第１のトランジスタＴＲ１がオフして第２のトランジス
タＴＲ２がオンする。プリドライバ回路ＰＤＲ１は、Ｆ
ＥＴ１を高速で駆動するために必要な電力を得るための
電力増幅器であり、マイクロコンピュータＣＰＵの出力
ポートＰ１からのオン、オフ信号に対して、ＦＥＴ１の
スイッチングロスを低減させるため、第２のトランジス
タＴＲ２，第３のトランジスタＴＲ３をそれぞれオン、
オフさせて電力増幅をし、ＦＥＴ１のゲートの容量を急
速充電、急速放電させることが可能な電力を得るもので
ある。そして、マイクロコンピュータＣＰＵの出力ポー
トＰ１には、パルス幅変調された出力信号が発生してい
る。プリドライバ回路ＰＤＲ１の出力信号はインダクタ
Ｌ２，抵抗Ｒ１を通じてＦＥＴ１のゲートに与えられ
る。インダクタＬ２、抵抗Ｒ１により直列回路１５が形
成されている。
【００１９】ＦＥＴ１は、Ｎチャネル型のＭＯＳＦＥＴ
であって、ゲートにハイレベル信号が与えられることに
よってオンし、そのドレイン電圧がハイレベルになる。
一方、ゲート端子にローレベルの信号が与えられること
によってオフし、ドレイン電圧がローレベルになる。Ｆ
ＥＴ１の出力信号はインダクタＬ１に与えられる。
であって、ゲートにハイレベル信号が与えられることに
よってオンし、そのドレイン電圧がハイレベルになる。
一方、ゲート端子にローレベルの信号が与えられること
によってオフし、ドレイン電圧がローレベルになる。Ｆ
ＥＴ１の出力信号はインダクタＬ１に与えられる。
【００２０】インダクタＬ１は、一端がＦＥＴ１のドレ
イン端子に接続され、他端がコンデンサＣ１の一端、制
御ユニット１０の第１の出力端子１０ａにそれぞれ接続
されている。コンデンサＣ１の他端は接地されている。
ＦＥＴ１がスイッチング動作する際に図１中のＥ点から
Ｆ点に向ってインダクタＬ１に流れる電流は図２に示さ
れるように三角波状になっており、ＦＥＴ１がスイッチ
ング動作する際に図１中のＥ点において発生する電圧は
図３に示されるように矩形波になっている。そして、イ
ンダクタＬ１、コンデンサＣ１、ダイオードＤ１、ＦＥ
Ｔ１は近接して配置され、それらを接続するハーネスは
短い。
イン端子に接続され、他端がコンデンサＣ１の一端、制
御ユニット１０の第１の出力端子１０ａにそれぞれ接続
されている。コンデンサＣ１の他端は接地されている。
ＦＥＴ１がスイッチング動作する際に図１中のＥ点から
Ｆ点に向ってインダクタＬ１に流れる電流は図２に示さ
れるように三角波状になっており、ＦＥＴ１がスイッチ
ング動作する際に図１中のＥ点において発生する電圧は
図３に示されるように矩形波になっている。そして、イ
ンダクタＬ１、コンデンサＣ１、ダイオードＤ１、ＦＥ
Ｔ１は近接して配置され、それらを接続するハーネスは
短い。
【００２１】インダクタＬ１がＦＥＴ１のドレイン端子
に接続され、コンデンサＣ１がインダクタＬ１の出力端
に接続されているため、インダクタＬ１、コンデンサＣ
１は、ＦＥＴ１がスイッチング動作する際に図１中のＦ
点から駆動コイル２０に流れる電流を図４に示されるよ
うに平坦にする。ＦＥＴ１がスイッチング動作する際に
おいて図１中のＦ点において発生する電圧も図５に示さ
れるように平坦である。
に接続され、コンデンサＣ１がインダクタＬ１の出力端
に接続されているため、インダクタＬ１、コンデンサＣ
１は、ＦＥＴ１がスイッチング動作する際に図１中のＦ
点から駆動コイル２０に流れる電流を図４に示されるよ
うに平坦にする。ＦＥＴ１がスイッチング動作する際に
おいて図１中のＦ点において発生する電圧も図５に示さ
れるように平坦である。
【００２２】そして、インダクタＬ１およびコンデンサ
Ｃ１によって制御ユニット１０の第１の出力端子１０ａ
から、駆動コイル２０には直流に変換された電流、電圧
が与えられる。
Ｃ１によって制御ユニット１０の第１の出力端子１０ａ
から、駆動コイル２０には直流に変換された電流、電圧
が与えられる。
【００２３】制御ユニット１０の第１の出力端子１０ａ
に与えられる電圧が直流に変換されたものとなるため、
第１の出力端子１０ａから駆動コイル２０に与えられる
電流、電圧の波形が平坦なものとなる。それ故、第１の
出力端子１０ａから駆動コイル２０までのハーネス２
２、２３が長いものになっても、第１の出力端子１０ａ
から駆動コイル２０までのハーネス２２および駆動コイ
ル２０から第２の出力端子１０ｂまでのハーネス２３で
ラジオノイズが発生することがない。
に与えられる電圧が直流に変換されたものとなるため、
第１の出力端子１０ａから駆動コイル２０に与えられる
電流、電圧の波形が平坦なものとなる。それ故、第１の
出力端子１０ａから駆動コイル２０までのハーネス２
２、２３が長いものになっても、第１の出力端子１０ａ
から駆動コイル２０までのハーネス２２および駆動コイ
ル２０から第２の出力端子１０ｂまでのハーネス２３で
ラジオノイズが発生することがない。
【００２４】一方、プリドライバ回路ＰＤＲ１の出力信
号が与えられるインダクタＬ２のインダクタンス
（Ｌ）、抵抗Ｒ１の抵抗値（Ｒ）は、直列共振の公式で
ある を満足する値に選ばれている。ＣはＦＥＴ１のゲート端
子，ソース端子間の静電容量（Ｆ）である。
号が与えられるインダクタＬ２のインダクタンス
（Ｌ）、抵抗Ｒ１の抵抗値（Ｒ）は、直列共振の公式で
ある を満足する値に選ばれている。ＣはＦＥＴ１のゲート端
子，ソース端子間の静電容量（Ｆ）である。
【００２５】このとき、図６に示されるように、プリド
ライバ回路ＰＤＲ１の第１のトランジスタＴＲ１がオン
した直後のＦＥＴ１のゲート電圧Ｖに対するＦＥＴ１の
応答時間ｎＳをインダクタＬ２のインダクタンス、抵抗
Ｒ１の抵抗値を変更して調べた結果、図中、一点鎖線で
示されるように抵抗Ｒ１の抵抗値を２０Ωとした従来の
ものの場合、ＦＥＴ１のゲート端子の立ち下がりが急激
になって、ラジオノイズの発生を抑制することができな
い。
ライバ回路ＰＤＲ１の第１のトランジスタＴＲ１がオン
した直後のＦＥＴ１のゲート電圧Ｖに対するＦＥＴ１の
応答時間ｎＳをインダクタＬ２のインダクタンス、抵抗
Ｒ１の抵抗値を変更して調べた結果、図中、一点鎖線で
示されるように抵抗Ｒ１の抵抗値を２０Ωとした従来の
ものの場合、ＦＥＴ１のゲート端子の立ち下がりが急激
になって、ラジオノイズの発生を抑制することができな
い。
【００２６】これに対して、図６中、点線で示されるよ
うに、ノイズレベルだけを考慮して抵抗Ｒ１の抵抗値を
１００（Ω）とした場合、ラジオノイズを−４（ｄＢμ
Ｔ）減少させることが達成できるが、ＦＥＴ１のゲート
の立ち下がり時間が全体的に緩やかになってしまうた
め、応答性に悪影響があることがわかる。
うに、ノイズレベルだけを考慮して抵抗Ｒ１の抵抗値を
１００（Ω）とした場合、ラジオノイズを−４（ｄＢμ
Ｔ）減少させることが達成できるが、ＦＥＴ１のゲート
の立ち下がり時間が全体的に緩やかになってしまうた
め、応答性に悪影響があることがわかる。
【００２７】そして、図６中、二点鎖線で示されるよう
に、抵抗Ｒ１の抵抗値を２０（Ω）のままとして、この
抵抗Ｒ１にインダクタンスが１．２（μＨ）のインダク
タＬ１を直列に挿入すると、プリドライバ回路ＰＤＲ１
の第３のトランジスタＴＲ３がオンした直後のＦＥＴ１
に対するゲート電圧Ｖの変化が緩やかになり、その後、
急激に変化するため、応答性は犠牲にならず、電源５０
及びコンデンサＣ２からＦＥＴ１のソース端子までのあ
いだでの接続配線で高周波ノイズの発生が効果的に抑制
される。コンデンサＣ２もＦＥＴ１に近接して配置さ
れ、短いハーネスでＦＥＴ１に接続されている。
に、抵抗Ｒ１の抵抗値を２０（Ω）のままとして、この
抵抗Ｒ１にインダクタンスが１．２（μＨ）のインダク
タＬ１を直列に挿入すると、プリドライバ回路ＰＤＲ１
の第３のトランジスタＴＲ３がオンした直後のＦＥＴ１
に対するゲート電圧Ｖの変化が緩やかになり、その後、
急激に変化するため、応答性は犠牲にならず、電源５０
及びコンデンサＣ２からＦＥＴ１のソース端子までのあ
いだでの接続配線で高周波ノイズの発生が効果的に抑制
される。コンデンサＣ２もＦＥＴ１に近接して配置さ
れ、短いハーネスでＦＥＴ１に接続されている。
【００２８】しかも、インダクタＬ２のインダクタン
ス、抵抗Ｒ１の抵抗値、ＦＥＴ１のゲート容量からなる
ＬＣＲ直列共振回路により、ＦＥＴ１のゲート電圧が０
Ｖに達する時間を早めるので、ＦＥＴ１の熱損失を小さ
くすることができる。
ス、抵抗Ｒ１の抵抗値、ＦＥＴ１のゲート容量からなる
ＬＣＲ直列共振回路により、ＦＥＴ１のゲート電圧が０
Ｖに達する時間を早めるので、ＦＥＴ１の熱損失を小さ
くすることができる。
【００２９】このような構造をもつ負荷駆動回路１で
は、マイクロコンピュータＣＰＵの出力ポートＰ１から
与えられたパルス幅変調信号がプリドライブ回路ＰＤＲ
１によ電力増幅され、インダクタＬ２、抵抗Ｒ１を通じ
てＦＥＴ１のゲートに与えられることによって、ＦＥＴ
１がオン、オフを繰り返す。そして、ＦＥＴ１のドレイ
ン端子からインダクタＬ１、コンデンサＣ１を経由して
直流化された出力信号が制御ユニット１０の第１の出力
端子１０ａから発生し、駆動コイル２０が直流の電圧、
電流によって駆動される。そして、ＦＥＴ１がパルス幅
変調された信号により、スイッチング作動しても、制御
ユニット１０の第１の入力端子１０ａに与えられる電
流、電圧がインダクタＬ１、コンデンサＣ１によって直
流に変換されたものとなるため、第１の出力端子１０ａ
から発生する電流、電圧の波形が平坦になり、第１の出
力端子１０ａからコイル２０までのハーネス２２および
コイル２０から第２の出力端子１０ｂまでのハーネス２
３でラジオノイズが発生しないものとなる。また、プリ
ドライバ回路ＰＤＲ１の第３のトランジスタＴＲ３がオ
ンした直後のＦＥＴ１に対するゲート電圧Ｖの変化が緩
やかになるが、応答性は犠牲にならず、ラジオノイズの
原因になる高周波ノイズの発生が効果的に抑制されるも
のとなる。
は、マイクロコンピュータＣＰＵの出力ポートＰ１から
与えられたパルス幅変調信号がプリドライブ回路ＰＤＲ
１によ電力増幅され、インダクタＬ２、抵抗Ｒ１を通じ
てＦＥＴ１のゲートに与えられることによって、ＦＥＴ
１がオン、オフを繰り返す。そして、ＦＥＴ１のドレイ
ン端子からインダクタＬ１、コンデンサＣ１を経由して
直流化された出力信号が制御ユニット１０の第１の出力
端子１０ａから発生し、駆動コイル２０が直流の電圧、
電流によって駆動される。そして、ＦＥＴ１がパルス幅
変調された信号により、スイッチング作動しても、制御
ユニット１０の第１の入力端子１０ａに与えられる電
流、電圧がインダクタＬ１、コンデンサＣ１によって直
流に変換されたものとなるため、第１の出力端子１０ａ
から発生する電流、電圧の波形が平坦になり、第１の出
力端子１０ａからコイル２０までのハーネス２２および
コイル２０から第２の出力端子１０ｂまでのハーネス２
３でラジオノイズが発生しないものとなる。また、プリ
ドライバ回路ＰＤＲ１の第３のトランジスタＴＲ３がオ
ンした直後のＦＥＴ１に対するゲート電圧Ｖの変化が緩
やかになるが、応答性は犠牲にならず、ラジオノイズの
原因になる高周波ノイズの発生が効果的に抑制されるも
のとなる。
【００３０】
【発明の効果】以上説明してきたように、この発明の請
求項１に係わる負荷駆動回路によれば、スイッチング手
段がスイッチング作動する際、スイッチング手段の出力
段に交流的な電流および電圧の出力信号が発生する。し
かし、スイッチング手段の出力段に接続された第１のイ
ンダクタとコンデンサとによって、交流的な出力が直流
的な電流および電圧に変換されてからハーネスを経由し
て負荷に与えられる。それ故、負荷に与えられる電流お
よび電圧に交流的な変動がない。よって、ラジオノイズ
の発生を抑制することができるという優れた効果を奏す
る。
求項１に係わる負荷駆動回路によれば、スイッチング手
段がスイッチング作動する際、スイッチング手段の出力
段に交流的な電流および電圧の出力信号が発生する。し
かし、スイッチング手段の出力段に接続された第１のイ
ンダクタとコンデンサとによって、交流的な出力が直流
的な電流および電圧に変換されてからハーネスを経由し
て負荷に与えられる。それ故、負荷に与えられる電流お
よび電圧に交流的な変動がない。よって、ラジオノイズ
の発生を抑制することができるという優れた効果を奏す
る。
【００３１】この発明の請求項２に係わる負荷駆動回路
によれば、ＦＥＴがスイッチング作動する際、ＦＥＴ
は、ドレイン電流およびドレイン電圧が矩形波になる。
しかし、ＦＥＴのドレインに接続された第１のインダク
タとコンデンサ及びダイオードとによって、ドレイン電
流およびドレイン電圧がほぼフラットな波形をもつ電流
波形および電圧波形に変換される。それ故、スイッチン
グ作用に優れたＦＥＴが使用されても、負荷に与えられ
る電流および電圧には交流的な変動のないという優れた
効果を奏する。
によれば、ＦＥＴがスイッチング作動する際、ＦＥＴ
は、ドレイン電流およびドレイン電圧が矩形波になる。
しかし、ＦＥＴのドレインに接続された第１のインダク
タとコンデンサ及びダイオードとによって、ドレイン電
流およびドレイン電圧がほぼフラットな波形をもつ電流
波形および電圧波形に変換される。それ故、スイッチン
グ作用に優れたＦＥＴが使用されても、負荷に与えられ
る電流および電圧には交流的な変動のないという優れた
効果を奏する。
【００３２】この発明の請求項３に係わる負荷駆動回路
によれば、ＦＥＴがスイッチング作動する際、第２のイ
ンダクタによってＦＥＴのゲート電圧の変動の初期状態
が緩やかに制御される。それ故、請求項２の効果に加
え、ＦＥＴがスイッチング作動する際に、ＦＥＴでＡＭ
帯等のラジオノイズの発生を抑えることができるという
優れた効果を奏する。
によれば、ＦＥＴがスイッチング作動する際、第２のイ
ンダクタによってＦＥＴのゲート電圧の変動の初期状態
が緩やかに制御される。それ故、請求項２の効果に加
え、ＦＥＴがスイッチング作動する際に、ＦＥＴでＡＭ
帯等のラジオノイズの発生を抑えることができるという
優れた効果を奏する。
【００３３】この発明の請求項４に係わる負荷駆動回路
によれば、ＦＥＴがスイッチング作動する際、第２のイ
ンダクタによって電流の変動の初期状態が緩やかに制御
され、ＦＥＴのゲート容量によりインダクタンス、抵抗
値を選ばれた第２のインダクタ、抵抗により、その後Ｆ
ＥＴが速やかに作動する。それ故、請求項３の効果に加
え、ＦＥＴの応答性に悪影響を与えることなく、ＦＥＴ
の熱損失が増加しないという優れた効果を奏する。
によれば、ＦＥＴがスイッチング作動する際、第２のイ
ンダクタによって電流の変動の初期状態が緩やかに制御
され、ＦＥＴのゲート容量によりインダクタンス、抵抗
値を選ばれた第２のインダクタ、抵抗により、その後Ｆ
ＥＴが速やかに作動する。それ故、請求項３の効果に加
え、ＦＥＴの応答性に悪影響を与えることなく、ＦＥＴ
の熱損失が増加しないという優れた効果を奏する。
【図１】この発明に係わる負荷駆動回路の一実施例の回
路構成図である。
路構成図である。
【図２】図１に示した負荷駆動回路内のインダクタの電
流波形図である。
流波形図である。
【図３】図１に示した負荷駆動回路内のドレイン電圧の
波形図である。
波形図である。
【図４】図１に示した負荷駆動回路内の駆動コイルの電
流波形図である。
流波形図である。
【図５】図１に示した負荷駆動回路内の駆動コイルの電
圧波形図である。
圧波形図である。
【図６】図１に示した負荷駆動回路の制御特性の実験デ
ータ図である。
ータ図である。
１ 負荷駆動回路 ２０ 負荷 Ｃ１ コンデンサ ＦＥＴ１ ＦＥＴ（スイッチング手段） Ｌ１ インダクタ（第１のインダクタ） Ｌ２ インダクタ（第２のインダクタ） ＰＤＲ１ プリドライバ回路 Ｒ１ 抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊 藤 雄 神奈川県横浜市戸塚区東俣野町1760番地 自動車電機工業株式会社内 (72)発明者 妹 尾 哲 夫 愛知県名古屋市熱田区川並町２番12号 愛 知機械工業株式会社内 (72)発明者 鬼 頭 正 純 愛知県名古屋市熱田区川並町２番12号 愛 知機械工業株式会社内
Claims (4)
- 【請求項１】 パルス幅変調された信号が与えられる
スイッチング手段と、上記スイッチング手段に近接して
配置され、該スイッチング手段の出力段に接続された第
１のインダクタと、上記第１のインダクタに近接して配
置され、該第１のインダクタに接続されたコンデンサ
と、上記第１のインダクタとコンデンサとの接続点と負
荷の間に接続されたハーネスを備えていることを特徴と
する負荷駆動回路。 - 【請求項２】 スイッチング手段はソース端子が電源に
接続されたＦＥＴを備えており、インダクタは、ＦＥＴ
のドレイン端子に直列に接続され、コンデンサは、一端
が接地され、他端が上記インダクタに接続されているこ
とを特徴とする請求項１に記載の負荷駆動回路。 - 【請求項３】 ＦＥＴのゲート端子には、第２のインダ
クタと該第２のインダクタに直列に接続された抵抗とか
らなる直列回路が接続され、この直列回路を経由して、
上記ＦＥＴのゲート端子にパルス幅変調信号が供給され
ることを特徴とする請求項２に記載の負荷駆動回路。 - 【請求項４】 第２のインダクタのインダクタンスと抵
抗の抵抗値とは、ＦＥＴのゲート容量に応じてその値が
選ばれていることを特徴とする請求項３に記載の負荷駆
動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10103067A JPH11299094A (ja) | 1998-04-14 | 1998-04-14 | 負荷駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10103067A JPH11299094A (ja) | 1998-04-14 | 1998-04-14 | 負荷駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11299094A true JPH11299094A (ja) | 1999-10-29 |
Family
ID=14344330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10103067A Pending JPH11299094A (ja) | 1998-04-14 | 1998-04-14 | 負荷駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11299094A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2701916A4 (en) * | 2011-04-28 | 2016-11-23 | Hewlett Packard Development Co | COMPENSATION OF CAPACITANCE CHANGES IN PIEZOELECTRIC PRINTING HEAD ELEMENTS |
| JP2017135498A (ja) * | 2016-01-26 | 2017-08-03 | 株式会社デンソー | 車両用負荷駆動制御装置 |
-
1998
- 1998-04-14 JP JP10103067A patent/JPH11299094A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2701916A4 (en) * | 2011-04-28 | 2016-11-23 | Hewlett Packard Development Co | COMPENSATION OF CAPACITANCE CHANGES IN PIEZOELECTRIC PRINTING HEAD ELEMENTS |
| JP2017135498A (ja) * | 2016-01-26 | 2017-08-03 | 株式会社デンソー | 車両用負荷駆動制御装置 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20041007 |
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041201 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050131 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060406 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060418 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060609 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060725 |