JPH11298465A - 調歩同期受信回路の受信クロック生成方法とその回路 - Google Patents

Abstract

(57)【要約】 【課題】 無通信状態のとき高安定発振器を停止させて
も受信データ再生用のクロックを常時生成する。 【解決手段】 受信クロック生成回路は、水晶発振器に
より時計用の一定の周波数のクロックを常時生成する時
計クロック生成回路１と、時計クロック生成回路１によ
り生成されたクロックを所定の分周比に分周するクロッ
ク分周回路２と、入力信号のスタートビットを検出した
ときから分周されたクロックをカウントして、データビ
ットごとに予め定められた間隔で所定数のサンプリング
クロックを出力するカウンタ３と、カウンタ３の出力に
より受信したデータビットをサンプリングするサンプリ
ング回路４と、サンプリング回路４の出力により受信デ
ータを再生する受信データ再生回路５とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、調歩同期受信回路
に関し、特に調歩同期受信回路の受信クロック生成方法
とその回路に関する。

【０００２】

【従来の技術】調歩同期方式においては、送信側からデ
ィジタルのデータ信号のみ送信してデータ信号に同期し
たクロック信号を送らず、受信側でそれぞれ各装置のシ
ステムクロックを分周して受信クロックを生成し、この
受信クロックによって受信データをサンプリングしてデ
ータを再生している。

【０００３】また、データが送信されないときのチャネ
ルの信号レベルは、高レベル、以下Ｈレベルという、に
設定されており、送受信されるデータ信号は、低レベ
ル、以下Ｌレベルという、のスタートビットと、Ｈレベ
ル及びＬレベルを組み合わせてなる複数のデータビット
Ｄ０〜Ｄ７及びパリティビットＰと、Ｈレベルであるス
トップビットとによって構成される。これらのデータの
ビット数、パリティの奇数偶数の区別や有無、ストップ
ビットの長さ、及び信号伝送速度等は、運用されるシス
テムごとに個別に定められる。

【０００４】入力信号がＨレベルで受信監視中の状態の
とき、信号がＬレベルに立ち下がったことを検出する
と、立ち下がり検出時から受信クロックでカウントして
データ１ビットの半分の時間に相当する間入力信号のレ
ベルを監視して、データの受信か否かを判定する。すな
わち、入力信号のＬレベルへの低下を検出してから半ビ
ット後にＨレベルに変わっておればスタートビットでは
ないと判断して受信動作を中止し、次のデータ受信待ち
となる。また、半ビット後も同じくＬレベルであれば、
スタートビットと判断して、受信クロックでカウントし
た一定のビット間隔でストップビットまでのデータを１
つずつ受信する。そして、８ビット、７ビット等のシス
テムで定められたビット数のデータを受信すると、次の
データ入力の監視動作を再開する。

【０００５】受信側で生成する従来の受信クロックは、
受信回路を含む装置やシステムの動作を制御するために
高安定クロック発生器によって生成される内部クロック
から分周され、通常、送受信されるデータの変調速度
（ボー・レイト）の整数倍、例えば１６倍、６４倍等の
周波数を有する。

【０００６】例えば、特開平２−３３２３８号公報に
は、図５に示すように、入力データのデータ信号速度の
ｎ倍の周波数を持つクロックを発生するクロック発生器
と、入力データの変化点を検出して変化点検出信号を発
生する変化点検出回路と、変化点検出信号に基づいてク
ロック発生器の発生したクロックをｎ分周して受信クロ
ックを発生する受信用ｎ分周回路と、データ入力が終了
したことを検出してｎ分周回路の動作を停止させる無信
号検出回路とを備えて、受信側で受信データとの位相関
係、及び周波数関係の同期したクロックを生成する「調
歩同期方式データの受信クロック再生回路」が開示され
ている。

【０００７】図６は、この受信クロック再生回路の動作
を示すタイムチャートで、受信クロックの周波数が受信
データの１６倍の場合は、最初の８クロックでスタート
ビットを検出すると、それ以降１６クロックずつの等間
隔で各データビットをサンプリングする。受信クロック
の周波数が受信データの６４倍の場合は、スタートビッ
ト検出が３２クロック、データビットのサンプリング間
隔が６４クロックとなる。

【０００８】また、特開平３−５７３４９号公報には、
回線速度検出方式として、速度検出用文字、特にＣＣＩ
ＴＴ勧告のＸ．２８インタフェースによる速度検出用文
字のビットパターンの立ち上がり、立ち下がりを検出す
る手段と、所定ビット間の２つの立ち上がり、または立
ち下がり間の時間を計数して回線速度を検出する回線速
度検出手段と、検出された回線速度でデータを受信する
データ受信手段とを備えて、回線速度の如何にかかわら
ず所定ビット間で回線速度を検出して、直ちに文字受信
モードに移行することにより、回線速度検出用文字の受
信開始時点と通常の文字の受信解読開始時点との時間差
を短縮する案が開示されている。

【０００９】さらに、通常の通信装置や情報処理装置
は、ＩＣ回路等の駆動用の高周波のクロック発生回路と
は別に、暦の時間を計るための時計を備えており、その
時計を駆動するクロック発生回路として、３２７６８Ｈ
ｚ、以下３２ｋＨｚの発振器が用いられている。

【００１０】

【発明が解決しようとする課題】上述のように従来の調
歩同期式受信装置の受信データ再生用のクロックは、装
置システムの動作制御用として生成された数ＭＨｚ以上
の内部クロックを用いて、受信データのビットレートの
整数倍となるように分周していたので、低いクロック周
波数の受信クロック発生器を採用することができないと
いう問題点があった。

【００１１】また、特に移動形の小型の通信装置におい
ては、小型の電池で長時間使用するために消費電力を極
力少なくする必要があるが、調歩同期式受信装置では、
無通信状態においても受信回路を常時動作させて、信号
レベルの変化を確認してスタートビットの受信を検出す
るために、受信クロックを停止させることができないと
いう問題点がある。

【００１２】本発明の目的は、時計用のクロック発生器
を使用して、無通信状態において高安定発振器を停止さ
せることができる調歩同期受信回路の受信クロック生成
方法とその回路を提供することにある。

【００１３】

【課題を解決するための手段】本発明の調歩同期受信回
路の受信クロック生成方法は、時計用のクロックにより
一定の周波数のクロックを常時生成し、生成されたクロ
ックを所定の分周比に分周し、入力信号の立ち下がりを
検出したときから分周されたクロックをカウントして、
予め定められた間隔で所定数のサンプリングクロックを
出力し、受信したデータビットをサンプリングして受信
データを再生する。

【００１４】また、生成されたクロックを分周する分周
比は、２のｎ乗分の１、ただしｎは０または正の整数、
として、１データビットに対して複数のクロックパルス
が含まれるように定めるのが望ましい。

【００１５】また、各サンプリングクロックは、対応す
るデータビットの時間幅の中心に最も近い位置の分周ク
ロックを指定するのが望ましい。

【００１６】本発明の調歩同期受信回路の受信クロック
生成回路は、一定の周波数のクロックを常時生成するク
ロック生成回路と、クロック生成回路により生成された
クロックを所定の分周比に分周するクロック分周回路
と、入力信号の立ち下がりを検出したときから分周され
たクロックをカウントして、予め定められた間隔で所定
数のサンプリングクロックを出力するカウンタと、サン
プリングクロックにより受信したデータビットをサンプ
リングするサンプリング回路と、サンプリング回路の出
力により受信データを再生する受信データ再生回路とを
備える。

【００１７】また、クロック発生回路の発生するクロッ
クパルスの周波数は、３２ｋＨｚとすることが望まし
い。

【００１８】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００１９】図１は、本発明の調歩同期受信回路の受信
クロック生成回路の１実施例のブロック図、図２と図３
は第１実施例の受信タイミング図である。

【００２０】図１において、本実施例の調歩同期受信回
路の受信クロック生成回路は、水晶発振器により時計用
の一定の周波数のクロックを常時生成する時計クロック
生成回路１と、時計クロック生成回路１により生成され
たクロックを所定の分周比に分周するクロック分周回路
２と、入力信号のスタートビットを検出したときから分
周されたクロックをカウントして、予め定められた間隔
で所定数のサンプリングクロックを出力するカウンタ３
と、カウンタ３の出力により受信したデータビットをサ
ンプリングするサンプリング回路４と、サンプリング回
路４の出力により受信データを再生する受信データ再生
回路５とを備える。 ここで、時計クロック生成回路１
は、通常の装置に備えられている時計用のクロック生成
器で、生成されるクロックは３２ｋＨｚの周波数を有し
ており、クロック分周回路２が分周するクロックの分周
比は、１／１、１／２、１／４、または１／８とする。

【００２１】例えば、６００ビット／秒のデータを受信
するときは４分周した８ｋＨｚ、または８分周した４ｋ
Ｈｚを、１２００ビット／秒のデータを受信するときは
２分周した１６ｋＨｚ、または４分周した８ｋＨｚを、
４８００ビット／秒のデータを受信するときは分周せず
に３２ｋＨｚのクロックをそのまま、または２分周した
１６ｋＨｚを使用する。

【００２２】さらに、１５０ビット／秒のデータの場合
は、８分周または１６分周のクロックを、７５ビット／
秒のデータの場合は、１６分周または３２分周のクロッ
クをそれぞれ使用して受信することも可能である。

【００２３】また、サンプリングクロックは、それぞ
れ、各データビットの時間幅の中心に最も近い位置のク
ロック、及びストップビットに対応する位置のクロック
が指定される。 次に、本実施例の動作について説明す
る。

【００２４】第１の実施例は、図２の受信タイミング図
に示すように、データ８ビットと１ビットのパリティＰ
からなる４８００ビット／秒の調歩同期信号を受信し
て、３２ｋＨｚを１／１分周、すなわち、約０．０３０
５ミリ秒（１／２ｅｘｐ１５秒）の周期のクロックによ
り受信信号をサンプリングしてデータを再生するものと
する。

【００２５】この場合、各データビットの幅は、約０．
２０８ミリ秒（１／４８００ｍｓ）なので、１データビ
ット当たり６．８個のクロックパルスが対応する。従っ
て、入力信号がＨレベルからＬレベルへの立ち下がりを
検出したときのクロックを＃１とすると、例えばスター
トビットには＃１〜＃７のクロック、データビットＤ０
には＃８〜＃１４、データビットＤ４には＃３６〜＃４
１のクロックというように、各データビットには７個ま
たは６個のクロックが対応する。

【００２６】そこで各データビットをサンプリングする
サンプリングクロックとしては、各データビットに対応
するクロックの内のデータビットの中央に最も近いクロ
ックを指定する。すなわち、各データビットＤ０〜Ｄ
７、パリティビットＰ、及びストップビットに対して、
それぞれ７個または６個のクロック間隔で、＃１１、＃
１８、＃２５、＃３２、＃３８、＃４５、＃５２、＃５
９、＃６６、及び＃７３のクロックが指定される。

【００２７】データがＤ０〜Ｄ５の６ビットやＤ０〜Ｄ
６の７ビットの場合、あるいはパリティビットＰのない
場合等は、それぞれ後続のビットのサンプリングクロッ
クを繰り上げて指定する。

【００２８】入力信号がＨレベルで、未だデータを受信
しておらずそのデータ入力を監視して待っているとき、
入力信号がＨレベルからＬレベルに変化したのを検出す
ると、受信クロックのカウントを開始する。そして、受
信クロック＃１〜＃５の間Ｌレベルが継続しているのを
検出すると、「スタートビット」を受信したものと判断
して入力動作を開始する。 すなわち、その後は、予め
定められた受信クロックの＃１１乃至＃７３のタイミン
グでサンプリングして、それぞれの値をデータビットＤ
０〜Ｄ７、パリティビットＰ、及びストップビットとす
る。

【００２９】＃７３のストップビットを受信すると、１
データの受信動作を終了して、次のデータのスタートビ
ットを検出する監視動作を再開する。

【００３０】また、第１のデータの受信クロック＃７３
のタイミングのとき、ストップビットとして読み取ら
ず、この受信クロックを次の第２のデータ用の受信クロ
ック＃１として、順次受信クロック＃１１以降の受信ク
ロックのタイミングでデータを連続してサンプリングし
て９ビット以上の長いデータを受信するようにすること
も可能である。この場合も、データ受信が終了すると、
受信データをＣＰＵで読み出すことができる。

【００３１】次に、第２の実施例として、第１の実施例
と同じデータ８ビットと１ビットのパリティＰからなる
４８００ビット／秒の調歩同期信号を受信して、３２ｋ
Ｈｚを２分周した約０．０６１ミリ秒（１／２ｅｘｐ１
５秒）の周期の受信クロックを用いて再生する場合につ
いて説明する。

【００３２】この場合は、Ｈレベルの受信レベルの立ち
下がりを検出したときのクロックを＃１とすると、デー
タ受信であれば＃１〜＃４のクロックがスタートビット
となるので、＃１〜＃３のクロックに対応する受信レベ
ルを調べてＬレベルであれば、スタートビットと判定す
る。以下、データビットＤ０が＃５〜＃７、データビッ
トＤ１が＃８〜＃１１のクロック、パリティビットＰが
＃３２〜＃３５、＃３６以下ストップビットというよう
に、各データビットには４個または３個のクロックが対
応する。 従って、データビットＤ０〜Ｄ７、パリティ
Ｐ及びストップビットのサンプリングのタイミングとし
て、４個または３個のクロック間隔で、＃６、＃９、＃
１３、＃１６、＃１９、＃２３、＃２６、＃３０、＃３
３、及び＃３７のクロックをそれぞれ指定する。

【００３３】上述のように、データの転送速度が４８０
０ｂｐｓのときは、３２ｋＨｚの時計用クロックをその
ままとしても、２分周しても、いずれの場合にも、１つ
のデータビットに複数の分周クロックが含まれるので、
必ずしも等間隔でなくとも、サンプリングクロックを各
データビットの中央に最も近いクロックから選択するこ
とができる。各データビットの中央に最も近いクロック
とは、受信データのビットごとの転送速度に「ゆらぎ」
が発生したとき、その影響を最も受け難い位置であるこ
とを意味する。

【００３４】同様にして、データの転送速度が４８００
ｂｐｓ以外の場合にも、分周したクロックが１つのデー
タビットに複数個含まれるように分周比を選択して、サ
ンプリング間隔を各ビットごとに指定することにより、
常時発振している時計用の３２ｋＨｚのクロックを使用
することができる。

【００３５】時計用のクロックは、無通信状態において
も常時発振しており、かつ、他の回路動作制御用の内部
クロックに比較して周波数が低いため、調歩同期信号の
受信回路に使用してもクロック発振に伴う消費電力の増
加がない。

【００３６】

【発明の効果】上述のように本発明は、常時発振してい
るクロックを所定の分周比に分周し、分周されたクロッ
クをカウントして、データビットごとに予め定められた
間隔でサンプリングクロックを出力し、受信したデータ
ビットをサンプリングすることにより、無通信状態のと
き高安定発振器を停止させることができるので、装置の
消費電力を節減できる効果がある。 また、受信するデ
ータのビットごとにサンプリング間隔を定めることによ
り、無通信状態においても常時発振している低周波数の
時計用クロックを使用することができる効果がある。

【図面の簡単な説明】

【図１】本発明の調歩同期受信回路の１実施例のブロッ
ク図である。

【図２】第１実施例のタイミング図である。

【図３】第１実施例において、パリティビットＰの無い
場合のタイミング図である。

【図４】第２実施例のタイミング図である。

【図５】従来の調歩同期方式の受信クロック再生回路の
１構成例を示すブロック図である。

【図６】従来の受信クロック再生回路の動作を示すタイ
ムチャートである。

【符号の説明】

１ 時計クロック生成回路 ２ クロック分周回路 ３ カウンタ ４ サンプリング回路 ５ 受信データ再生回路、ＣＰＵ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 調歩同期受信回路の受信クロック生成方
   法において、 時計用のクロックとして一定の周波数のクロックを常時
   生成し、 前記生成されたクロックを所定の分周比に分周し、 入力信号の立ち下がりを検出したときから前記分周され
   たクロックをカウントして、データビットごとに予め定
   められた間隔で所定数のサンプリングパルスを出力し、
   前記サンプリングパルスにより受信したデータの各ビ
   ットをサンプリングすることを特徴とする調歩同期受信
   回路の受信クロック生成方法。
2. 【請求項２】 前記生成されたクロックを分周する分周
   比は、２のｎ乗分の１、ただしｎは０または正の整数、
   とし、かつ、１データビットに対して複数のクロックが
   含まれるように定める請求項１に記載の調歩同期受信回
   路の受信クロック生成方法。
3. 【請求項３】 前記各サンプリングパルスとしては、対
   応するデータビットの時間幅の中心に最も近い位置のク
   ロックを指定する請求項２に記載の調歩同期受信回路の
   受信クロック生成方法。
4. 【請求項４】 調歩同期受信回路の受信クロック生成回
   路において、 一定の周波数のクロック信号を常時生成するクロック発
   生回路と、 前記クロック発生回路により生成されたクロック信号を
   所定の分周比に分周するクロック分周回路と、 入力信号の立ち下がりを検出したときから前記分周され
   たクロック信号をカウントして、データビットごとに予
   め定められた間隔で所定数のサンプリングパルスを出力
   するカウンタと、 前記サンプリングパルスにより受信したデータビットを
   サンプリングするサンプリング回路と、 前記サンプリング回路の出力により受信データを再生す
   る受信データ再生回路とを備えたことを特徴とする調歩
   同期受信回路の受信クロック生成回路。
5. 【請求項５】 前記クロック発生回路は、３２ｋＨｚの
   周波数のクロック信号を発生する請求項４に記載の調歩
   同期受信回路の受信クロック生成回路。
6. 【請求項６】 前記分周されたクロック信号から抽出さ
   れる所定数のサンプリングパルスは、それぞれ、対応す
   るデータビットの時間幅の中心に最も近い位置のクロッ
   ク信号が指定される請求項４に記載の調歩同期受信回路
   の受信クロック生成回路。