JP2818550B2 - 同期化回路および方法 - Google Patents
同期化回路および方法Info
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- JP2818550B2 JP2818550B2 JP7098332A JP9833295A JP2818550B2 JP 2818550 B2 JP2818550 B2 JP 2818550B2 JP 7098332 A JP7098332 A JP 7098332A JP 9833295 A JP9833295 A JP 9833295A JP 2818550 B2 JP2818550 B2 JP 2818550B2
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- Japan
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- clock
- frame
- synchronization
- timing
- slot
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- Information Transfer Systems (AREA)
- Computer And Data Communications (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、時分割多重方式により
装置内のデータ伝送を行う通信制御装置における同期化
回路および方法に関する。
装置内のデータ伝送を行う通信制御装置における同期化
回路および方法に関する。
【０００２】
【従来の技術】従来、この種の同期化回路は、時分割多
重構成によるデータを指定されたタイミング装置に乗せ
たり、あるいはデータを抜き取ったりするために用いら
れている。図６は従来の同期化回路の一例を示すブロッ
ク図である。同期化回路１１は、この回路が設けられた
装置（図示せず）に有するクロック発生源からの４ＭＨ
ｚのデータ速度の４Ｍクロックａ，時分割多重構成のフ
レームを表わすフレーム同期クロックｂおよびフレーム
中のスロットを表わすスロット同期クロックｃを受信し
時分割多重方式における各スロットタイミングを検出す
るスロットタイミング発生部１２と、割り込みの調停を
行う割込制御部１３と、ＣＰＵ１４と、ＲＯＭ１５とＲ
ＡＭ１６とを備え、ＣＰＵ１４と割込制御部１３，ＲＯ
Ｍ１５およびＲＡＭ１６との間はバス１７にて接続され
ている。
重構成によるデータを指定されたタイミング装置に乗せ
たり、あるいはデータを抜き取ったりするために用いら
れている。図６は従来の同期化回路の一例を示すブロッ
ク図である。同期化回路１１は、この回路が設けられた
装置（図示せず）に有するクロック発生源からの４ＭＨ
ｚのデータ速度の４Ｍクロックａ，時分割多重構成のフ
レームを表わすフレーム同期クロックｂおよびフレーム
中のスロットを表わすスロット同期クロックｃを受信し
時分割多重方式における各スロットタイミングを検出す
るスロットタイミング発生部１２と、割り込みの調停を
行う割込制御部１３と、ＣＰＵ１４と、ＲＯＭ１５とＲ
ＡＭ１６とを備え、ＣＰＵ１４と割込制御部１３，ＲＯ
Ｍ１５およびＲＡＭ１６との間はバス１７にて接続され
ている。
【０００３】次に、動作を説明する。スロットタイミン
グ発生部１２は、４Ｍクロックａ，フレーム同期クロッ
クｂおよびスロット同期クロックｃを受信し、フレーム
の先頭を検出してこれを信号線ｅを通して割込制御部１
３に通知する。また、スロットタイミング発生部１２は
スロットの先頭を検出したときこれを信号線ｆを通して
割込制御部１３に通知する。これらの通知により、割込
制御部１３はＣＰＵ１４に割り込みをかける。
グ発生部１２は、４Ｍクロックａ，フレーム同期クロッ
クｂおよびスロット同期クロックｃを受信し、フレーム
の先頭を検出してこれを信号線ｅを通して割込制御部１
３に通知する。また、スロットタイミング発生部１２は
スロットの先頭を検出したときこれを信号線ｆを通して
割込制御部１３に通知する。これらの通知により、割込
制御部１３はＣＰＵ１４に割り込みをかける。
【０００４】ＣＰＵ１４は、この割り込みがフレームの
先頭を検出した割り込みかあるいはスロットの先頭を表
わす割り込みのいずれであるか割込制御部１３の状態を
バス１７を通して判定することにより行い、スロットの
位置はフレームの先頭を示す割り込みから各スロットの
先頭を示す割り込みをカウントし、決定されている。
先頭を検出した割り込みかあるいはスロットの先頭を表
わす割り込みのいずれであるか割込制御部１３の状態を
バス１７を通して判定することにより行い、スロットの
位置はフレームの先頭を示す割り込みから各スロットの
先頭を示す割り込みをカウントし、決定されている。
【０００５】
【発明が解決しようとする課題】この従来の同期化回路
およびその方法では、クロック発生源からの４Ｍクロッ
ク，フレーム同期クロックおよびスロット同期クロック
より、フレームの先頭およびスロットの先頭のタイミン
グを２本の割込通知のための信号線を用いて検出してお
り、通常、割込信号はハイレベル／ローレベルの変化に
より伝達している。
およびその方法では、クロック発生源からの４Ｍクロッ
ク，フレーム同期クロックおよびスロット同期クロック
より、フレームの先頭およびスロットの先頭のタイミン
グを２本の割込通知のための信号線を用いて検出してお
り、通常、割込信号はハイレベル／ローレベルの変化に
より伝達している。
【０００６】従って、これらの信号線にノイズが乗り、
誤った割り込みが発生した場合、実際の時分割多重構成
に示すスロットの番号とフレームの先頭を示す割り込み
と、スロットの先頭を示す割り込みをもとにスロット位
置をカウントして求めている値とに不一致が発生し、正
確にデータ伝送できなくなるという問題があった。
誤った割り込みが発生した場合、実際の時分割多重構成
に示すスロットの番号とフレームの先頭を示す割り込み
と、スロットの先頭を示す割り込みをもとにスロット位
置をカウントして求めている値とに不一致が発生し、正
確にデータ伝送できなくなるという問題があった。
【０００７】また、２種類の割り込みを使用することに
より、ハードウェアが複雑になり、且つ回路規模も大き
くなってしまうという問題があった。
より、ハードウェアが複雑になり、且つ回路規模も大き
くなってしまうという問題があった。
【０００８】本発明の目的は、外来ノイズによる誤動作
を防止し、且つハードウェア規模を縮小させ経済化を図
ることが可能な同期化回路および方法を提供することに
ある。
を防止し、且つハードウェア規模を縮小させ経済化を図
ることが可能な同期化回路および方法を提供することに
ある。
【０００９】
【課題を解決するための手段】本発明の同期化回路は、
時分割多重方式によりデータ伝送を行う通信制御装置に
おける同期化回路において、前記装置に設けたクロック
発生源からの基準クロックおよびフレーム同期クロック
を受信しこの基準クロックおよびフレーム同期クロック
をもとに時分割多重構成のスロット位置を表わすために
１フレームを細分化しこの１フレーム中の分割値をカウ
ント値に変換するカウンタ回路と、このカウンタ回路の
出力を受信し同期タイミング制御を行う１チップＣＰＵ
とを備え、前記１チップＣＰＵは、アプリケーションプ
ログラムを格納するＲＯＭと、前記プログラムを動作さ
せるために必要な各種データを記憶するＲＡＭと、前記
カウンタ回路によってカウントされた値のうち前記プロ
グラムの指定により所定値を読み込む読込手段と、前記
基準クロックを受信しスロット長と同じ長さの割り込み
を発生させるためのタイマ制御手段と、前記読込手段で
読み込まれたカウント値をもとに前記タイマ制御手段の
設定タイミングを判断する判定手段と、この判定手段の
判断に基づき前記タイマ制御手段を初期化する制御手段
とを備える。
時分割多重方式によりデータ伝送を行う通信制御装置に
おける同期化回路において、前記装置に設けたクロック
発生源からの基準クロックおよびフレーム同期クロック
を受信しこの基準クロックおよびフレーム同期クロック
をもとに時分割多重構成のスロット位置を表わすために
１フレームを細分化しこの１フレーム中の分割値をカウ
ント値に変換するカウンタ回路と、このカウンタ回路の
出力を受信し同期タイミング制御を行う１チップＣＰＵ
とを備え、前記１チップＣＰＵは、アプリケーションプ
ログラムを格納するＲＯＭと、前記プログラムを動作さ
せるために必要な各種データを記憶するＲＡＭと、前記
カウンタ回路によってカウントされた値のうち前記プロ
グラムの指定により所定値を読み込む読込手段と、前記
基準クロックを受信しスロット長と同じ長さの割り込み
を発生させるためのタイマ制御手段と、前記読込手段で
読み込まれたカウント値をもとに前記タイマ制御手段の
設定タイミングを判断する判定手段と、この判定手段の
判断に基づき前記タイマ制御手段を初期化する制御手段
とを備える。
【００１０】また、本発明の同期化方法は、時分割多重
方式によりデータ伝送を行う通信制御装置で、この装置
の内部に設けたクロック発生源からのクロックを受信し
同期タイミング制御を行う同期化方法において、前記ク
ロック発生源からの基準クロックおよびフレーム同期ク
ロックをもとに時分割多重構成のスロット位置を表わす
ために１フレームを細分化しこの１フレーム中の相対時
刻を計数し、この計数された値のうち指定されたカウン
ト値を読み込み、この読み込まれたカウント値に基づき
１チップＣＰＵに内蔵したタイマ制御手段の設定タイミ
ングを判断し、この判断により前記タイマ制御手段を初
期化する。
方式によりデータ伝送を行う通信制御装置で、この装置
の内部に設けたクロック発生源からのクロックを受信し
同期タイミング制御を行う同期化方法において、前記ク
ロック発生源からの基準クロックおよびフレーム同期ク
ロックをもとに時分割多重構成のスロット位置を表わす
ために１フレームを細分化しこの１フレーム中の相対時
刻を計数し、この計数された値のうち指定されたカウン
ト値を読み込み、この読み込まれたカウント値に基づき
１チップＣＰＵに内蔵したタイマ制御手段の設定タイミ
ングを判断し、この判断により前記タイマ制御手段を初
期化する。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示すブロック図であり、
時分割多重方式によりデータ伝送を行う通信制御装置に
おける同期化回路の一例が示されている。
る。図１は本発明の一実施例を示すブロック図であり、
時分割多重方式によりデータ伝送を行う通信制御装置に
おける同期化回路の一例が示されている。
【００１２】図１において、同期化回路１は、４Ｍバス
カウンタ回路２と、このカウンタ回路２の出力をバス４
を通して受信し同期タイミング制御を行う１チップＣＰ
Ｕ３とを備える。４Ｍバスカウンタ回路２は、通信制御
装置（図示せず）に設けたクロック発生源からの４ＭＨ
ｚのデータ速度の４Ｍクロックａおよび時分割多重構成
のフレームを表わすフレーム同期クロックｂを受信し、
この４Ｍクロックａおよびフレーム同期クロックｂをも
とに時分割多重方式におけるスロット位置を表わすため
に１フレームをを細分化し、この１フレーム中の分割値
をカウント値に変換する。
カウンタ回路２と、このカウンタ回路２の出力をバス４
を通して受信し同期タイミング制御を行う１チップＣＰ
Ｕ３とを備える。４Ｍバスカウンタ回路２は、通信制御
装置（図示せず）に設けたクロック発生源からの４ＭＨ
ｚのデータ速度の４Ｍクロックａおよび時分割多重構成
のフレームを表わすフレーム同期クロックｂを受信し、
この４Ｍクロックａおよびフレーム同期クロックｂをも
とに時分割多重方式におけるスロット位置を表わすため
に１フレームをを細分化し、この１フレーム中の分割値
をカウント値に変換する。
【００１３】１チップＣＰＵ３は、タイマ制御ユニット
（以下ＴＣＵと略す）５と、ＣＰＵ６と、ＲＯＭ７と、
ＲＡＭ８とを備える。ＲＯＭ７はアプリケーションプロ
グラムを格納する。ＲＡＭ８はＲＯＭ７に格納されたプ
ログラムをＣＰＵ６の制御により動作させるため必要な
各種データを記憶する。ＴＣＵ５は４Ｍクロックａを受
信しＣＰＵ６の制御によりスロット長と同じ長さの割り
込みを発生させる。ＣＰＵ６は、４Ｍバスカウンタ回路
２によってカウントされた値のうちプログラムの指定に
より所定値を読み込み、この読み込まれたカウント値を
もとにＴＣＵ５の設定タイミングを判断し、この判断に
基づきＴＣＵ５を初期化する。
（以下ＴＣＵと略す）５と、ＣＰＵ６と、ＲＯＭ７と、
ＲＡＭ８とを備える。ＲＯＭ７はアプリケーションプロ
グラムを格納する。ＲＡＭ８はＲＯＭ７に格納されたプ
ログラムをＣＰＵ６の制御により動作させるため必要な
各種データを記憶する。ＴＣＵ５は４Ｍクロックａを受
信しＣＰＵ６の制御によりスロット長と同じ長さの割り
込みを発生させる。ＣＰＵ６は、４Ｍバスカウンタ回路
２によってカウントされた値のうちプログラムの指定に
より所定値を読み込み、この読み込まれたカウント値を
もとにＴＣＵ５の設定タイミングを判断し、この判断に
基づきＴＣＵ５を初期化する。
【００１４】図２は通信制御装置内の時分割多重構成の
一例を示す図である。図２において、１フレームが９０
ｍｓの周期で繰り返され、１フレーム内部はスロット１
からスロット６までの合計６スロットで構成される。１
スロットは１フレーム内に６スロット存在することによ
り、１スロット長は１５ｍｓとなる。さらに、１スロッ
ト内にはチャネル（ｃｈ）１からチャネル５４に分割さ
れている。
一例を示す図である。図２において、１フレームが９０
ｍｓの周期で繰り返され、１フレーム内部はスロット１
からスロット６までの合計６スロットで構成される。１
スロットは１フレーム内に６スロット存在することによ
り、１スロット長は１５ｍｓとなる。さらに、１スロッ
ト内にはチャネル（ｃｈ）１からチャネル５４に分割さ
れている。
【００１５】図３は図２に示すフレームおよびスロット
を装置内でタイミングを取るためのタイミングクロック
を示す図である。４Ｍクロックａは、４．０９６ＭＨｚ
のビット速度のクロックであり、この場合、基準クロッ
クとして使用される。図では単に破線で示されている
が、実際にはパルス状になっている。フレーム同期クロ
ックｂは１フレームを示す９０ｍｓ周期のタイミングク
ロックである。スロット同期クロックｃは１フレーム内
を６スロットに分割するための１５ｍｓ周期のタイミン
グクロックである。４Ｍバスカウント値ｄは１フレーム
の９０ｍｓを０から１７９に分割し、各スロットとの相
対時刻を示すカウント値が示されている。
を装置内でタイミングを取るためのタイミングクロック
を示す図である。４Ｍクロックａは、４．０９６ＭＨｚ
のビット速度のクロックであり、この場合、基準クロッ
クとして使用される。図では単に破線で示されている
が、実際にはパルス状になっている。フレーム同期クロ
ックｂは１フレームを示す９０ｍｓ周期のタイミングク
ロックである。スロット同期クロックｃは１フレーム内
を６スロットに分割するための１５ｍｓ周期のタイミン
グクロックである。４Ｍバスカウント値ｄは１フレーム
の９０ｍｓを０から１７９に分割し、各スロットとの相
対時刻を示すカウント値が示されている。
【００１６】図４は１フレーム９０ｍｓを０から１７９
に分割したときの各スロットと４Ｍバスカウント値との
対応を示す図であり、カウント値と各スロットとの対応
を決定するために使用される。
に分割したときの各スロットと４Ｍバスカウント値との
対応を示す図であり、カウント値と各スロットとの対応
を決定するために使用される。
【００１７】図５はＣＰＵによりＴＣＵを設定するプロ
グラムの処理の流れを示すフローチャートであり、ＴＣ
Ｕが１スロットごとの１５ｍｓの間隔を通知する割り込
みで、図３のスロット同期クロックｃに示すスロットの
タイミングと同期をとる。以下に図１および図５を参照
して動作を説明する。
グラムの処理の流れを示すフローチャートであり、ＴＣ
Ｕが１スロットごとの１５ｍｓの間隔を通知する割り込
みで、図３のスロット同期クロックｃに示すスロットの
タイミングと同期をとる。以下に図１および図５を参照
して動作を説明する。
【００１８】始めに、ＣＰＵ６は４Ｍバスカウンタ回路
２よりタイミング，すなわち４Ｍバスタイミングカウン
ト値を読み込む（ステップ：Ｓ１）。次に、この読み込
んだタイミングが指定されたタイミングか否かを判定し
（Ｓ２）、条件の成立をチェックし（Ｓ３）、条件が成
立したときには再度４Ｍカウント値を読み込み（Ｓ
４）、指定タイミング＋１か否かを判定する（Ｓ５）。
なお、Ｓ３で条件不成立のときには、Ｓ１の処理に戻
る。
２よりタイミング，すなわち４Ｍバスタイミングカウン
ト値を読み込む（ステップ：Ｓ１）。次に、この読み込
んだタイミングが指定されたタイミングか否かを判定し
（Ｓ２）、条件の成立をチェックし（Ｓ３）、条件が成
立したときには再度４Ｍカウント値を読み込み（Ｓ
４）、指定タイミング＋１か否かを判定する（Ｓ５）。
なお、Ｓ３で条件不成立のときには、Ｓ１の処理に戻
る。
【００１９】Ｓ５の処理に続きプログラムにより条件の
成立をチェックし（Ｓ６）、条件成立のときには、ＴＣ
Ｕへの設定を実施しスタートさせ、すなわち、ＴＣＵを
初期化し（Ｓ７）、処理を終了させる。条件不成立のと
きには、ＴＣＵへの設定は実施しないで、条件が成立す
るまでＳ４，Ｓ５の処理を繰り返す。
成立をチェックし（Ｓ６）、条件成立のときには、ＴＣ
Ｕへの設定を実施しスタートさせ、すなわち、ＴＣＵを
初期化し（Ｓ７）、処理を終了させる。条件不成立のと
きには、ＴＣＵへの設定は実施しないで、条件が成立す
るまでＳ４，Ｓ５の処理を繰り返す。
【００２０】次に、実際に過信制御装置内のスロットタ
イミングとＴＣＵのスロットタイミングとを同期させる
方法について詳細に説明する。ＴＣＵはスロットの周期
１５ｍｓの間隔で割り込みを発生させるための分周値を
設定する必要があり、この場合、ＴＣＵは４．０９６Ｍ
Ｈｚのクロックをソースにしているため分周比は１／６
１４４０にプログラムにより設定することで実現でき
る。但し、装置内のスロットタイミング１５ｍｓとＴＣ
Ｕで発生させる１５ｍｓの割り込みを同期させる必要が
ある。このため図５に示す処理手順に従い、図４に示す
カウント値を用いて現在の装置内の相対時刻をプログラ
ムで読み込むことにより、１フレーム９０ｍｓのうちの
どのタイミングであるかがわかる。
イミングとＴＣＵのスロットタイミングとを同期させる
方法について詳細に説明する。ＴＣＵはスロットの周期
１５ｍｓの間隔で割り込みを発生させるための分周値を
設定する必要があり、この場合、ＴＣＵは４．０９６Ｍ
Ｈｚのクロックをソースにしているため分周比は１／６
１４４０にプログラムにより設定することで実現でき
る。但し、装置内のスロットタイミング１５ｍｓとＴＣ
Ｕで発生させる１５ｍｓの割り込みを同期させる必要が
ある。このため図５に示す処理手順に従い、図４に示す
カウント値を用いて現在の装置内の相対時刻をプログラ
ムで読み込むことにより、１フレーム９０ｍｓのうちの
どのタイミングであるかがわかる。
【００２１】実際の動作は、ＴＣＵを設定しスタートさ
せる手順としては、図５のＳ１からＳ３に示すとおり、
まず１フレームの先頭をカウント値から読み込み、カウ
ント値が指定タイミング１７９を読み込むまで繰り返
し、このカウント値１７９が読み込めたら、図５のＳ４
からＳ６に示すとおり、指定タイミング１７９＋１を行
う。本実施例では、１７９の次に読み込む値は０であ
り、１７９から０への変化点をとらえることにより、フ
レームの先頭をプログラムが知ることができる。すなわ
ち、１７９から０にカウント値が変化するタイミングで
ＴＣＵに分周比１／６１４４０を設定することにより、
ＴＣＵが動作開始し、以降１５ｍｓの間隔で割り込みが
発生することになる。
せる手順としては、図５のＳ１からＳ３に示すとおり、
まず１フレームの先頭をカウント値から読み込み、カウ
ント値が指定タイミング１７９を読み込むまで繰り返
し、このカウント値１７９が読み込めたら、図５のＳ４
からＳ６に示すとおり、指定タイミング１７９＋１を行
う。本実施例では、１７９の次に読み込む値は０であ
り、１７９から０への変化点をとらえることにより、フ
レームの先頭をプログラムが知ることができる。すなわ
ち、１７９から０にカウント値が変化するタイミングで
ＴＣＵに分周比１／６１４４０を設定することにより、
ＴＣＵが動作開始し、以降１５ｍｓの間隔で割り込みが
発生することになる。
【００２２】以上説明したとおり、図５で示した処理手
順を実行することにより、通信制御装置内の時分割多重
のスロットタイミングとＴＣＵで発生する１５ｍｓの割
り込みを同期させることができる。従って、ＴＣＵの割
り込みが発生するごとにカウント値をプログラムで読み
込み、図４に示すカウント値とスロットの対応表より、
現在のスロット位置を知ることができる。また、ＴＣＵ
の設定する指定タイミングを変更することで、装置内の
時分割多重のスロットタイミングと、ＴＣＵで発生させ
る１５ｍｓの割り込みタイミングを容易に調整すること
が可能となる。
順を実行することにより、通信制御装置内の時分割多重
のスロットタイミングとＴＣＵで発生する１５ｍｓの割
り込みを同期させることができる。従って、ＴＣＵの割
り込みが発生するごとにカウント値をプログラムで読み
込み、図４に示すカウント値とスロットの対応表より、
現在のスロット位置を知ることができる。また、ＴＣＵ
の設定する指定タイミングを変更することで、装置内の
時分割多重のスロットタイミングと、ＴＣＵで発生させ
る１５ｍｓの割り込みタイミングを容易に調整すること
が可能となる。
【００２３】このように、２本の信号線を用いた割込制
御に代わって、バスを用いプログラム制御により、スロ
ット位置を判断していることにより、従来の割込制御に
よる方法よりも、ノイズによる誤動作を防止することが
できる。
御に代わって、バスを用いプログラム制御により、スロ
ット位置を判断していることにより、従来の割込制御に
よる方法よりも、ノイズによる誤動作を防止することが
できる。
【００２４】尚、本実施例におけるフレーム周期，スロ
ット数及び基準クロックは一例を示すものである。ま
た、ＣＰＵの中のＴＣＵは、新たに設ける必要はなく、
通常のＣＰＵ動作に用いられているハードウェアの内蔵
タイマを活用することができる。
ット数及び基準クロックは一例を示すものである。ま
た、ＣＰＵの中のＴＣＵは、新たに設ける必要はなく、
通常のＣＰＵ動作に用いられているハードウェアの内蔵
タイマを活用することができる。
【００２５】
【発明の効果】以上説明したとおり、本発明によれば、
クロック発生源からの基準クロックおよびフレーム同期
クロックをもとに時分割多重構成のスロット位置を表わ
すために１フレームを細分化し、この１フレーム中の相
対時刻を計数し、この計数された値のうち指定されたカ
ウント値を読み込み、この読み込まれたカウント値に基
づき１チップＣＰＵに内蔵したタイマ制御手段の設定タ
イミングを判断し初期化することにより、装置内の時分
割多重方式のスロットタイミングと１チップＣＰＵ内の
ＴＣＵの発生するスロットタイミングを同期することが
でき、スロット位置をプログラム制御により判断するこ
とにより、外来ノイズによる誤動作を防止し、且つハー
ドウェア規模を縮小させ経済化を図ることができる。
クロック発生源からの基準クロックおよびフレーム同期
クロックをもとに時分割多重構成のスロット位置を表わ
すために１フレームを細分化し、この１フレーム中の相
対時刻を計数し、この計数された値のうち指定されたカ
ウント値を読み込み、この読み込まれたカウント値に基
づき１チップＣＰＵに内蔵したタイマ制御手段の設定タ
イミングを判断し初期化することにより、装置内の時分
割多重方式のスロットタイミングと１チップＣＰＵ内の
ＴＣＵの発生するスロットタイミングを同期することが
でき、スロット位置をプログラム制御により判断するこ
とにより、外来ノイズによる誤動作を防止し、且つハー
ドウェア規模を縮小させ経済化を図ることができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】通信制御装置内の時分割多重構成の一例を示す
図である。
図である。
【図３】図２に示すフレームおよびスロットを装置内で
タイミングを取るためのタイミングクロックを示す図で
ある。
タイミングを取るためのタイミングクロックを示す図で
ある。
【図４】１フレームを０から１７９に分割したときの各
スロットとカウント値との対応を示す図である。
スロットとカウント値との対応を示す図である。
【図５】ＴＣＵを設定するプログラムの処理の流れを示
すフローチャートである。
すフローチャートである。
【図６】従来の同期化回路の一例を示すブロック図であ
る。
る。
１ 同期化回路 ２ ４Ｍバスカウンタ回路 ３ １チップＣＰＵ ４ バス ５ ＴＣＵ（タイマ制御ユニット） ６ ＣＰＵ ７ ＲＯＭ ８ ＲＡＭ
Claims (2)
- 【請求項１】 時分割多重方式によりデータ伝送を行う
通信制御装置における同期化回路において、前記装置に
設けたクロック発生源からの基準クロックおよびフレー
ム同期クロックを受信しこの基準クロックおよびフレー
ム同期クロックをもとに時分割多重構成のスロット位置
を表わすために１フレームを細分化しこの１フレーム中
の分割値をカウント値に変換するカウンタ回路と、この
カウンタ回路の出力を受信し同期タイミング制御を行う
１チップＣＰＵとを備え、前記１チップＣＰＵは、アプ
リケーションプログラムを格納するＲＯＭと、前記プロ
グラムを動作させるために必要な各種データを記憶する
ＲＡＭと、前記カウンタ回路によってカウントされた値
のうち前記プログラムの指定により所定値を読み込む読
込手段と、前記基準クロックを受信しスロット長と同じ
長さの割り込みを発生させるためのタイマ制御手段と、
前記読込手段で読み込まれたカウント値をもとに前記タ
イマ制御手段の設定タイミングを判断する判定手段と、
この判定手段の判断に基づき前記タイマ制御手段を初期
化する制御手段とを備えることを特徴とする同期化回
路。 - 【請求項２】 時分割多重方式によりデータ伝送を行う
通信制御装置で、この装置の内部に設けたクロック発生
源からのクロックを受信し同期タイミング制御を行う同
期化方法において、前記クロック発生源からの基準クロ
ックおよびフレーム同期クロックをもとに時分割多重構
成のスロット位置を表わすために１フレームを細分化し
この１フレーム中の相対時刻を計数し、この計数された
値のうち指定されたカウント値を読み込み、この読み込
まれたカウント値に基づき１チップＣＰＵに内蔵したタ
イマ制御手段の設定タイミングを判断し、この判断によ
り前記タイマ制御手段を初期化することを特徴とする同
期化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7098332A JP2818550B2 (ja) | 1995-04-24 | 1995-04-24 | 同期化回路および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7098332A JP2818550B2 (ja) | 1995-04-24 | 1995-04-24 | 同期化回路および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08293848A JPH08293848A (ja) | 1996-11-05 |
| JP2818550B2 true JP2818550B2 (ja) | 1998-10-30 |
Family
ID=14216957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7098332A Expired - Fee Related JP2818550B2 (ja) | 1995-04-24 | 1995-04-24 | 同期化回路および方法 |
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5187669B2 (ja) * | 2009-11-20 | 2013-04-24 | 独立行政法人産業技術総合研究所 | 分散制御システムおよび分散制御方法 |
-
1995
- 1995-04-24 JP JP7098332A patent/JP2818550B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH08293848A (ja) | 1996-11-05 |
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