JP2818550B2 - 同期化回路および方法 - Google Patents

同期化回路および方法

Info

Publication number
JP2818550B2
JP2818550B2 JP7098332A JP9833295A JP2818550B2 JP 2818550 B2 JP2818550 B2 JP 2818550B2 JP 7098332 A JP7098332 A JP 7098332A JP 9833295 A JP9833295 A JP 9833295A JP 2818550 B2 JP2818550 B2 JP 2818550B2
Authority
JP
Japan
Prior art keywords
clock
frame
synchronization
timing
slot
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP7098332A
Other languages
English (en)
Other versions
JPH08293848A (ja
Inventor
晃 酒井
Original Assignee
日本電気移動通信株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気移動通信株式会社 filed Critical 日本電気移動通信株式会社
Priority to JP7098332A priority Critical patent/JP2818550B2/ja
Publication of JPH08293848A publication Critical patent/JPH08293848A/ja
Application granted granted Critical
Publication of JP2818550B2 publication Critical patent/JP2818550B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Synchronisation In Digital Transmission Systems (AREA)
  • Information Transfer Systems (AREA)
  • Computer And Data Communications (AREA)
  • Time-Division Multiplex Systems (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、時分割多重方式により
装置内のデータ伝送を行う通信制御装置における同期化
回路および方法に関する。
【0002】
【従来の技術】従来、この種の同期化回路は、時分割多
重構成によるデータを指定されたタイミング装置に乗せ
たり、あるいはデータを抜き取ったりするために用いら
れている。図6は従来の同期化回路の一例を示すブロッ
ク図である。同期化回路11は、この回路が設けられた
装置(図示せず)に有するクロック発生源からの4MH
zのデータ速度の4Mクロックa,時分割多重構成のフ
レームを表わすフレーム同期クロックbおよびフレーム
中のスロットを表わすスロット同期クロックcを受信し
時分割多重方式における各スロットタイミングを検出す
るスロットタイミング発生部12と、割り込みの調停を
行う割込制御部13と、CPU14と、ROM15とR
AM16とを備え、CPU14と割込制御部13,RO
M15およびRAM16との間はバス17にて接続され
ている。
【0003】次に、動作を説明する。スロットタイミン
グ発生部12は、4Mクロックa,フレーム同期クロッ
クbおよびスロット同期クロックcを受信し、フレーム
の先頭を検出してこれを信号線eを通して割込制御部1
3に通知する。また、スロットタイミング発生部12は
スロットの先頭を検出したときこれを信号線fを通して
割込制御部13に通知する。これらの通知により、割込
制御部13はCPU14に割り込みをかける。
【0004】CPU14は、この割り込みがフレームの
先頭を検出した割り込みかあるいはスロットの先頭を表
わす割り込みのいずれであるか割込制御部13の状態を
バス17を通して判定することにより行い、スロットの
位置はフレームの先頭を示す割り込みから各スロットの
先頭を示す割り込みをカウントし、決定されている。
【0005】
【発明が解決しようとする課題】この従来の同期化回路
およびその方法では、クロック発生源からの4Mクロッ
ク,フレーム同期クロックおよびスロット同期クロック
より、フレームの先頭およびスロットの先頭のタイミン
グを2本の割込通知のための信号線を用いて検出してお
り、通常、割込信号はハイレベル/ローレベルの変化に
より伝達している。
【0006】従って、これらの信号線にノイズが乗り、
誤った割り込みが発生した場合、実際の時分割多重構成
に示すスロットの番号とフレームの先頭を示す割り込み
と、スロットの先頭を示す割り込みをもとにスロット位
置をカウントして求めている値とに不一致が発生し、正
確にデータ伝送できなくなるという問題があった。
【0007】また、2種類の割り込みを使用することに
より、ハードウェアが複雑になり、且つ回路規模も大き
くなってしまうという問題があった。
【0008】本発明の目的は、外来ノイズによる誤動作
を防止し、且つハードウェア規模を縮小させ経済化を図
ることが可能な同期化回路および方法を提供することに
ある。
【0009】
【課題を解決するための手段】本発明の同期化回路は、
時分割多重方式によりデータ伝送を行う通信制御装置に
おける同期化回路において、前記装置に設けたクロック
発生源からの基準クロックおよびフレーム同期クロック
を受信しこの基準クロックおよびフレーム同期クロック
をもとに時分割多重構成のスロット位置を表わすために
1フレームを細分化しこの1フレーム中の分割値をカウ
ント値に変換するカウンタ回路と、このカウンタ回路の
出力を受信し同期タイミング制御を行う1チップCPU
とを備え、前記1チップCPUは、アプリケーションプ
ログラムを格納するROMと、前記プログラムを動作さ
せるために必要な各種データを記憶するRAMと、前記
カウンタ回路によってカウントされた値のうち前記プロ
グラムの指定により所定値を読み込む読込手段と、前記
基準クロックを受信しスロット長と同じ長さの割り込み
を発生させるためのタイマ制御手段と、前記読込手段で
読み込まれたカウント値をもとに前記タイマ制御手段の
設定タイミングを判断する判定手段と、この判定手段の
判断に基づき前記タイマ制御手段を初期化する制御手段
とを備える。
【0010】また、本発明の同期化方法は、時分割多重
方式によりデータ伝送を行う通信制御装置で、この装置
の内部に設けたクロック発生源からのクロックを受信し
同期タイミング制御を行う同期化方法において、前記ク
ロック発生源からの基準クロックおよびフレーム同期ク
ロックをもとに時分割多重構成のスロット位置を表わす
ために1フレームを細分化しこの1フレーム中の相対時
刻を計数し、この計数された値のうち指定されたカウン
ト値を読み込み、この読み込まれたカウント値に基づき
1チップCPUに内蔵したタイマ制御手段の設定タイミ
ングを判断し、この判断により前記タイマ制御手段を初
期化する。
【0011】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の一実施例を示すブロック図であり、
時分割多重方式によりデータ伝送を行う通信制御装置に
おける同期化回路の一例が示されている。
【0012】図1において、同期化回路1は、4Mバス
カウンタ回路2と、このカウンタ回路2の出力をバス4
を通して受信し同期タイミング制御を行う1チップCP
U3とを備える。4Mバスカウンタ回路2は、通信制御
装置(図示せず)に設けたクロック発生源からの4MH
zのデータ速度の4Mクロックaおよび時分割多重構成
のフレームを表わすフレーム同期クロックbを受信し、
この4Mクロックaおよびフレーム同期クロックbをも
とに時分割多重方式におけるスロット位置を表わすため
に1フレームをを細分化し、この1フレーム中の分割値
をカウント値に変換する。
【0013】1チップCPU3は、タイマ制御ユニット
(以下TCUと略す)5と、CPU6と、ROM7と、
RAM8とを備える。ROM7はアプリケーションプロ
グラムを格納する。RAM8はROM7に格納されたプ
ログラムをCPU6の制御により動作させるため必要な
各種データを記憶する。TCU5は4Mクロックaを受
信しCPU6の制御によりスロット長と同じ長さの割り
込みを発生させる。CPU6は、4Mバスカウンタ回路
2によってカウントされた値のうちプログラムの指定に
より所定値を読み込み、この読み込まれたカウント値を
もとにTCU5の設定タイミングを判断し、この判断に
基づきTCU5を初期化する。
【0014】図2は通信制御装置内の時分割多重構成の
一例を示す図である。図2において、1フレームが90
msの周期で繰り返され、1フレーム内部はスロット1
からスロット6までの合計6スロットで構成される。1
スロットは1フレーム内に6スロット存在することによ
り、1スロット長は15msとなる。さらに、1スロッ
ト内にはチャネル(ch)1からチャネル54に分割さ
れている。
【0015】図3は図2に示すフレームおよびスロット
を装置内でタイミングを取るためのタイミングクロック
を示す図である。4Mクロックaは、4.096MHz
のビット速度のクロックであり、この場合、基準クロッ
クとして使用される。図では単に破線で示されている
が、実際にはパルス状になっている。フレーム同期クロ
ックbは1フレームを示す90ms周期のタイミングク
ロックである。スロット同期クロックcは1フレーム内
を6スロットに分割するための15ms周期のタイミン
グクロックである。4Mバスカウント値dは1フレーム
の90msを0から179に分割し、各スロットとの相
対時刻を示すカウント値が示されている。
【0016】図4は1フレーム90msを0から179
に分割したときの各スロットと4Mバスカウント値との
対応を示す図であり、カウント値と各スロットとの対応
を決定するために使用される。
【0017】図5はCPUによりTCUを設定するプロ
グラムの処理の流れを示すフローチャートであり、TC
Uが1スロットごとの15msの間隔を通知する割り込
みで、図3のスロット同期クロックcに示すスロットの
タイミングと同期をとる。以下に図1および図5を参照
して動作を説明する。
【0018】始めに、CPU6は4Mバスカウンタ回路
2よりタイミング,すなわち4Mバスタイミングカウン
ト値を読み込む(ステップ:S1)。次に、この読み込
んだタイミングが指定されたタイミングか否かを判定し
(S2)、条件の成立をチェックし(S3)、条件が成
立したときには再度4Mカウント値を読み込み(S
4)、指定タイミング+1か否かを判定する(S5)。
なお、S3で条件不成立のときには、S1の処理に戻
る。
【0019】S5の処理に続きプログラムにより条件の
成立をチェックし(S6)、条件成立のときには、TC
Uへの設定を実施しスタートさせ、すなわち、TCUを
初期化し(S7)、処理を終了させる。条件不成立のと
きには、TCUへの設定は実施しないで、条件が成立す
るまでS4,S5の処理を繰り返す。
【0020】次に、実際に過信制御装置内のスロットタ
イミングとTCUのスロットタイミングとを同期させる
方法について詳細に説明する。TCUはスロットの周期
15msの間隔で割り込みを発生させるための分周値を
設定する必要があり、この場合、TCUは4.096M
Hzのクロックをソースにしているため分周比は1/6
1440にプログラムにより設定することで実現でき
る。但し、装置内のスロットタイミング15msとTC
Uで発生させる15msの割り込みを同期させる必要が
ある。このため図5に示す処理手順に従い、図4に示す
カウント値を用いて現在の装置内の相対時刻をプログラ
ムで読み込むことにより、1フレーム90msのうちの
どのタイミングであるかがわかる。
【0021】実際の動作は、TCUを設定しスタートさ
せる手順としては、図5のS1からS3に示すとおり、
まず1フレームの先頭をカウント値から読み込み、カウ
ント値が指定タイミング179を読み込むまで繰り返
し、このカウント値179が読み込めたら、図5のS4
からS6に示すとおり、指定タイミング179+1を行
う。本実施例では、179の次に読み込む値は0であ
り、179から0への変化点をとらえることにより、フ
レームの先頭をプログラムが知ることができる。すなわ
ち、179から0にカウント値が変化するタイミングで
TCUに分周比1/61440を設定することにより、
TCUが動作開始し、以降15msの間隔で割り込みが
発生することになる。
【0022】以上説明したとおり、図5で示した処理手
順を実行することにより、通信制御装置内の時分割多重
のスロットタイミングとTCUで発生する15msの割
り込みを同期させることができる。従って、TCUの割
り込みが発生するごとにカウント値をプログラムで読み
込み、図4に示すカウント値とスロットの対応表より、
現在のスロット位置を知ることができる。また、TCU
の設定する指定タイミングを変更することで、装置内の
時分割多重のスロットタイミングと、TCUで発生させ
る15msの割り込みタイミングを容易に調整すること
が可能となる。
【0023】このように、2本の信号線を用いた割込制
御に代わって、バスを用いプログラム制御により、スロ
ット位置を判断していることにより、従来の割込制御に
よる方法よりも、ノイズによる誤動作を防止することが
できる。
【0024】尚、本実施例におけるフレーム周期,スロ
ット数及び基準クロックは一例を示すものである。ま
た、CPUの中のTCUは、新たに設ける必要はなく、
通常のCPU動作に用いられているハードウェアの内蔵
タイマを活用することができる。
【0025】
【発明の効果】以上説明したとおり、本発明によれば、
クロック発生源からの基準クロックおよびフレーム同期
クロックをもとに時分割多重構成のスロット位置を表わ
すために1フレームを細分化し、この1フレーム中の相
対時刻を計数し、この計数された値のうち指定されたカ
ウント値を読み込み、この読み込まれたカウント値に基
づき1チップCPUに内蔵したタイマ制御手段の設定タ
イミングを判断し初期化することにより、装置内の時分
割多重方式のスロットタイミングと1チップCPU内の
TCUの発生するスロットタイミングを同期することが
でき、スロット位置をプログラム制御により判断するこ
とにより、外来ノイズによる誤動作を防止し、且つハー
ドウェア規模を縮小させ経済化を図ることができる。
【図面の簡単な説明】
【図1】本発明の一実施例を示すブロック図である。
【図2】通信制御装置内の時分割多重構成の一例を示す
図である。
【図3】図2に示すフレームおよびスロットを装置内で
タイミングを取るためのタイミングクロックを示す図で
ある。
【図4】1フレームを0から179に分割したときの各
スロットとカウント値との対応を示す図である。
【図5】TCUを設定するプログラムの処理の流れを示
すフローチャートである。
【図6】従来の同期化回路の一例を示すブロック図であ
る。
【符号の説明】
1 同期化回路 2 4Mバスカウンタ回路 3 1チップCPU 4 バス 5 TCU(タイマ制御ユニット) 6 CPU 7 ROM 8 RAM

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 時分割多重方式によりデータ伝送を行う
    通信制御装置における同期化回路において、前記装置に
    設けたクロック発生源からの基準クロックおよびフレー
    ム同期クロックを受信しこの基準クロックおよびフレー
    ム同期クロックをもとに時分割多重構成のスロット位置
    を表わすために1フレームを細分化しこの1フレーム中
    の分割値をカウント値に変換するカウンタ回路と、この
    カウンタ回路の出力を受信し同期タイミング制御を行う
    1チップCPUとを備え、前記1チップCPUは、アプ
    リケーションプログラムを格納するROMと、前記プロ
    グラムを動作させるために必要な各種データを記憶する
    RAMと、前記カウンタ回路によってカウントされた値
    のうち前記プログラムの指定により所定値を読み込む読
    込手段と、前記基準クロックを受信しスロット長と同じ
    長さの割り込みを発生させるためのタイマ制御手段と、
    前記読込手段で読み込まれたカウント値をもとに前記タ
    イマ制御手段の設定タイミングを判断する判定手段と、
    この判定手段の判断に基づき前記タイマ制御手段を初期
    化する制御手段とを備えることを特徴とする同期化回
    路。
  2. 【請求項2】 時分割多重方式によりデータ伝送を行う
    通信制御装置で、この装置の内部に設けたクロック発生
    源からのクロックを受信し同期タイミング制御を行う同
    期化方法において、前記クロック発生源からの基準クロ
    ックおよびフレーム同期クロックをもとに時分割多重構
    成のスロット位置を表わすために1フレームを細分化し
    この1フレーム中の相対時刻を計数し、この計数された
    値のうち指定されたカウント値を読み込み、この読み込
    まれたカウント値に基づき1チップCPUに内蔵したタ
    イマ制御手段の設定タイミングを判断し、この判断によ
    り前記タイマ制御手段を初期化することを特徴とする同
    期化方法。
JP7098332A 1995-04-24 1995-04-24 同期化回路および方法 Expired - Fee Related JP2818550B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7098332A JP2818550B2 (ja) 1995-04-24 1995-04-24 同期化回路および方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7098332A JP2818550B2 (ja) 1995-04-24 1995-04-24 同期化回路および方法

Publications (2)

Publication Number Publication Date
JPH08293848A JPH08293848A (ja) 1996-11-05
JP2818550B2 true JP2818550B2 (ja) 1998-10-30

Family

ID=14216957

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7098332A Expired - Fee Related JP2818550B2 (ja) 1995-04-24 1995-04-24 同期化回路および方法

Country Status (1)

Country Link
JP (1) JP2818550B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5187669B2 (ja) * 2009-11-20 2013-04-24 独立行政法人産業技術総合研究所 分散制御システムおよび分散制御方法

Also Published As

Publication number Publication date
JPH08293848A (ja) 1996-11-05

Similar Documents

Publication Publication Date Title
KR920005538A (ko) 동기 디지탈 신호를 비동기 디지탈 신호로 변환시키는 디지탈 전송 시스템
CA2084364A1 (en) Synchronous circuit
JP2818550B2 (ja) 同期化回路および方法
JPH11305812A (ja) 分散型cpuシステムの同期方法
US4314109A (en) Synchronization system for key telephone system
JP2605051B2 (ja) 通信装置
JP3728769B2 (ja) 復調回路
JPS5846743A (ja) 位相同期装置
JPH0771021B2 (ja) 同期回路
JPH09149015A (ja) クロック位相調整回路
JP3430589B2 (ja) 通信方法及び通信装置
JPS6350896B2 (ja)
JPH08125649A (ja) フレーム同期検出方式
JP3439372B2 (ja) 加入者線信号受信回路
JPH08307404A (ja) フレーム同期方法及びフレーム同期装置
JP2766837B2 (ja) 時刻データ送信装置
JPH11298465A (ja) 調歩同期受信回路の受信クロック生成方法とその回路
JP3525875B2 (ja) 位相同期装置及び位相同期方法
JPH11127145A (ja) フレーム同期システムおよびフレーム同期方法
JP2590688B2 (ja) フレーム位相合わせ回路
JP2731717B2 (ja) 同期化回路および方法
JPH11177543A (ja) シリアル通信装置及びシリアル通信方法
JPS5816661B2 (ja) デ−タ受信装置
JPH063902B2 (ja) 外部タイミング引込み方式
JPH05110534A (ja) 多重化データ通信装置のチヤネル同期方式

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19980721

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees