JPH11284176A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH11284176A
JPH11284176A JP10080801A JP8080198A JPH11284176A JP H11284176 A JPH11284176 A JP H11284176A JP 10080801 A JP10080801 A JP 10080801A JP 8080198 A JP8080198 A JP 8080198A JP H11284176 A JPH11284176 A JP H11284176A
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
electrode
gate
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10080801A
Other languages
English (en)
Other versions
JP4095706B2 (ja
Inventor
Naoki Sakurai
直樹 桜井
Hiroaki Hanaoka
宏明 花岡
Yasuki Ishida
泰基 石田
Manabu Shimoyama
学 下山
Mutsuhiro Mori
森　　睦宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Power Semiconductor Device Ltd
Original Assignee
Hitachi Ltd
Hitachi Haramachi Electronics Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Haramachi Electronics Ltd filed Critical Hitachi Ltd
Priority to JP08080198A priority Critical patent/JP4095706B2/ja
Publication of JPH11284176A publication Critical patent/JPH11284176A/ja
Application granted granted Critical
Publication of JP4095706B2 publication Critical patent/JP4095706B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48455—Details of wedge bonds
    • H01L2224/48456—Shape
    • H01L2224/48458—Shape of the interface with the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】従来と同等の主耐圧歩留まりを維持したまま、
ワイヤボンデイング時の歩留まりを向上した半導体装置
を提供する。 【解決手段】エミッタ電極に純粋なアルミニウムが設け
られ、かつエミッタ電極とＭＯＳゲート間にバリア層を
設ける。 【効果】純粋なアルミニウムを使用することによりシリ
コン残さがなくなると共に、シリコン中へのアルミ拡散
が防止される。これにより、主耐圧を劣化させることな
くワイヤボンデイング時に発生するクラックを防止で
き、ワイヤボンデイング時の歩留まりを向上できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＭＯＳゲートを有す
る半導体装置に関する。
【０００２】
【従来の技術】パワーMOSFETや絶縁ゲートバイポーラト
ランジスタ（Insulated gate bipolartransistor以下Ｉ
ＧＢＴと称す）などのＭＯＳゲートをもちかつ大きな電
流を制御する素子では、表面に多数のＭＯＳセルを形成
し、縦方向に電流を流す。図１にＩＧＢＴを例として断
面構造を示す。ｐ+ 層上にｎ- 層が形成され、ｎ- 層表
面より多数のｐ層が形成されている。ｐ層内部には、ｎ
+ 層が形成されている。また、ｎ+ 層，ｐ層，ｎ- 層に
わたって表面にゲート酸化膜、さらにその上にゲート電
極が設けられＭＯＳゲートを構成している。ゲート電極
は絶縁膜によりおおわれ、表面をおおうエミッタ電極と
絶縁されている。エミッタ電極はｐ層とｎ+ 層にオーミ
ック接触している。また反対面（裏面）にはｐ+ 層と裏
面電極がオーミック接触し、コレクタ電極となってい
る。
【０００３】上記の構造の素子では、従来は、ＭＯＳゲ
ートを設けないところにパットを設けワイヤボンデイン
グする方法であったが、導通面積を増やすために、エミ
ッタ電極に直接ワイヤボンデイングする方法が一般的に
利用されるようになっている。
【０００４】
【発明が解決しようとする課題】従来は、エミッタ電極
として、アルミニウムシリコン合金が使われてきた。こ
れは、純粋なアルミニウムではシリコンがアルミニウム
に拡散するため、ｐｎ接合が破壊されるため、それを防
止するためである。パワーMOSFETやＩＧＢＴでは大きな
電流が流れるため、ワイヤは数１００μｍの太いものを
使用する。このワイヤをボンデイングするときの衝撃を
緩和するためＬＳＩで使われるより厚い（３μｍ以上）
アルミニウムシリコン合金を堆積して使用している。こ
のため、堆積中にアルミニウムシリコン合金中のシリコ
ンが集まってできるシリコン残さが成長しやすい。シリ
コン残さは堆積とともに大きくなるため表面付近の面積
は小さく厚くあるに従って大きくなる。このため、表面
付近がとがった形状となる。このシリコン残さ上にワイ
ヤが打たれると、シリコン残さ先端に力が集中し、絶縁
膜にクラックが入り、エミッタ電極とゲート電極の絶縁
が破壊されるという問題があった。本発明は、従来と同
等の主耐圧歩留まりを維持したまま、ワイヤボンデイン
グ時の歩留まりを向上した半導体装置を提供することを
目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記問題を解
決するため、ＭＯＳゲートとその上にエミッタ電極が設
けられさらにエミッタ電極にワイヤがボンデイングされ
ている半導体装置において、エミッタ電極に純粋なアル
ミニウムが設けられ、かつエミッタ電極とMOSゲート間
にバリア層を設けるものである。
【０００６】純粋なアルミニウムを使用することにより
シリコン残さをなくすことができる。これによりワイヤ
ボンデイング時に発生するクラックを防止できワイヤボ
ンデイング時の歩留まりを向上できる。さらに、バリア
層によりシリコンがアルミニウムに拡散しｐｎ接合が破
壊するのを防止できるため、従来と同等の主耐圧歩留ま
りが得られる。
【０００７】
【発明の実施の形態】以下実施例を図面を使って、詳細
に説明する。図２は、本発明の第１の実施例を示す。ｎ
- 層表面１より多数のｐ層２が形成されている。ｐ層２
内部には、ｎ+ 層３が形成されている。また、ｎ+ 層
３，ｐ層２，ｎ- 層１にわたって表面にゲート酸化膜１
０、さらにその上にゲート電極１１が設けられＭＯＳゲ
ートを構成している。ゲート電極１１は絶縁膜１２によ
りおおわれ、表面をおおうエミッタ電極２０と絶縁され
ている。エミッタ電極２０はｐ層２とｎ+ 層３にオーミ
ック接触している。エミッタ電極２０上にはワイヤ３０
がボンデイングされている。また、エミッタ電極２０と
絶縁膜１２間にはバリア層２１が設けられている。エミ
ッタ電極２０は純粋なアルミニウムにより形成されてい
る。
【０００８】純粋なアルミニウムを使用することにより
シリコン残さをなくすことができる。これによりワイヤ
ボンデイング時に発生するクラックを防止できワイヤボ
ンデイング時の歩留まりを向上できる。さらに、バリア
層によりシリコンがアルミニウムに拡散しｐｎ接合が破
壊するのを防止できるため、従来と同等の主耐圧歩留ま
りが得られる。
【０００９】バリア層２０としては、シリコンとの接触
抵抗が小さいこと、高温の熱処理に耐えられること、従
来のシリコンプロセスになじみやすいことからモリブデ
ンシリサイドが望ましい。ところで、バリア層があまり
薄いとシリコンが拡散してくるため、主耐圧歩留まりが
低下する。図３は、モリブデンシリサイドの厚さと主耐
圧歩留まりの関係を示したものである。モリブデンシリ
サイドの厚さが６００オングストローム以上で主耐圧不
良が０になっている。これより、バリア層としてモリブ
デンシリサイドを使用する場合６００オングストローム
以上必要である。
【００１０】図４は、本発明の半導体装置をモジュール
に組んだときの例である。絶縁板５０上にはコレクタ配
線５１，エミッタ配線５２，ゲート配線５３が設けられ
ている。コレクタ配線５１上にはチップ６０が設けら
れ、コレクタ配線５１と図には現れていない裏面電極を
通じてコレクタが接続されている。チップ６０表面には
ゲートパット４０が設けられ、さらに導通領域は保護膜
が部分的に取り除かれエミッタパット４１が設けられて
いる。ゲートパット４０とゲート配線５３はゲートワイ
ヤ３１により、またエミッタパット４１とエミッタ配線
５２はエミッタワイヤ３２により接続されている。従来
は、あまり強い力でワイヤをボンデイングするとシリコ
ン残さによるクラックで不良が多発するため、弱い力で
つけていた。本発明の半導体装置ではシリコン残さがな
いため、従来より強い力でボンデイングできるためワイ
ヤに電流を繰り返し加えたときワイヤがはがれるまでの
寿命を延ばすことができる。
【００１１】図５は、本発明の半導体装置を使って構成
したモータ駆動用インバータ回路の例を示す。図面の記
号では半導体装置は１個しか示していないが、大電流を
流すため、複数個の半導体装置が並列に接続されてい
る。半導体装置２００には逆並列にダイオード２０１が
接続されており、半導体装置が２個直列に接続され１相
が形成されている。半導体装置が接続された中点より出
力がでており、モータ２０６と接続されている。上アー
ム側の半導体装置２００ａ,２００ｂ,２００ｃ，２００
ｄのコレクタは共通であり、整流回路の高電位側と接続
されている。また、下アーム側の半導体装置２００ｄ，
２００ｅ，２００ｆのエミッタは共通であり、整流回路
のアース側と接続されている。整流回路２０３は、交流
２０２を直流に変換する。半導体装置２００は、この直
流を受電し、再度交流に変換してモータを駆動する。上
下の駆動回路２０４，２０５は、半導体装置のゲートに
駆動信号を伝え、所定の周期で半導体装置をオン，オフ
させる。本発明の半導体装置を組み込んだモジュールで
はワイヤに電流を繰り返し流したときワイヤがはがれる
までの時間が長くなるので、インバータの信頼性を向上
させることができる。
【００１２】
【発明の効果】純粋なアルミニウムを使用することによ
りシリコン残さをなくすことができる。これによりワイ
ヤボンデイング時に発生するクラックを防止できワイヤ
ボンデイング時の歩留まりを向上できる。さらに、バリ
ア層によりシリコンがアルミニウムに拡散しｐｎ接合が
破壊するのを防止できるため、従来と同等の主耐圧歩留
まりが得られる。
【図面の簡単な説明】
【図１】従来例。
【図２】本発明の実施例。
【図３】モリブデンシリサイド厚と主耐圧不良の関係。
【図４】本発明を使用したモジュール。
【図５】本発明のＩＧＢＴを使ったインバータ回路。
【符号の説明】
１…ｎ- 層、２…ｐ層、３…ｎ+ 層、１０…ゲート酸化
膜、１１…ゲート電極、１２…絶縁膜、２０…純粋なア
ルミニウム、２１…バリア層、３０…ワイヤ、３１…ゲ
ートワイヤ、３２…エミッタワイヤ、４０…ゲートパッ
ト、４１…エミッタパット、５１…コレクタ配線、５２
…エミッタ配線、５３…ゲート配線、６０…チップ、２
００…ＩＧＢＴ、２０１…ダイオード、２０２…交流電
源、２０３…整流回路、２０４…上アーム駆動回路、２
０５…下アーム駆動回路、２０６…モータ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石田 泰基 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 下山 学 茨城県日立市弁天町三丁目10番２号 日立 原町電子工業株式会社内 (72)発明者 森 睦宏 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の第１の半導体層と第１の半導
    体の表面より形成された第２導電型の第２の半導体層と
    第２の半導体層中に形成された第１導電型の第３の半導
    体層と第３の半導体層，第１の半導体層，第２の半導体
    層表面に形成されたゲート酸化膜とゲート酸化膜上に形
    成されたゲート電極とゲート電極をおおう絶縁膜と絶縁
    膜上に形成され、第２及び第３の半導体層とオーミック
    接触する電極と電極上に設けられたワイヤを有する半導
    体装置において上記電極は純粋なアルミニウムであり、
    かつ電極と絶縁膜間にバリア層が設けられていることを
    特徴とする半導体装置。
  2. 【請求項２】請求項１の半導体装置において、バリア層
    がモリブデンシリサイドであることを特徴とする半導体
    装置。
  3. 【請求項３】請求項２の半導体装置において、モリブデ
    ンシリサイドの厚さが６００オングストローム以上であ
    ることを特徴とする半導体装置。
  4. 【請求項４】請求項１乃至３のいずれか１項の半導体装
    置を使用したモジュール。
  5. 【請求項５】請求項４のモジュールを使用したインバー
    タ装置。
JP08080198A 1998-03-27 1998-03-27 半導体装置 Expired - Lifetime JP4095706B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP08080198A JP4095706B2 (ja) 1998-03-27 1998-03-27 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP08080198A JP4095706B2 (ja) 1998-03-27 1998-03-27 半導体装置

Publications (2)

Publication Number Publication Date
JPH11284176A true JPH11284176A (ja) 1999-10-15
JP4095706B2 JP4095706B2 (ja) 2008-06-04

Family

ID=13728579

Family Applications (1)

Application Number Title Priority Date Filing Date
JP08080198A Expired - Lifetime JP4095706B2 (ja) 1998-03-27 1998-03-27 半導体装置

Country Status (1)

Country Link
JP (1) JP4095706B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222826A (ja) * 2001-01-29 2002-08-09 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2009043953A (ja) * 2007-08-09 2009-02-26 Fuji Electric Device Technology Co Ltd 半導体装置
DE10058446B4 (de) * 1999-11-24 2012-12-27 Denso Corporation Halbleitervorrichtung mit Abstrahlungsbauteilen
US20130001777A1 (en) * 2011-06-30 2013-01-03 Stmicroelectronics (Grenoble 2) Sas Copper wire receiving pad

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10058446B4 (de) * 1999-11-24 2012-12-27 Denso Corporation Halbleitervorrichtung mit Abstrahlungsbauteilen
DE10058446B8 (de) * 1999-11-24 2013-04-11 Denso Corporation Halbleitervorrichtung mit Abstrahlungsbauteilen
JP2002222826A (ja) * 2001-01-29 2002-08-09 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2009043953A (ja) * 2007-08-09 2009-02-26 Fuji Electric Device Technology Co Ltd 半導体装置
US20130001777A1 (en) * 2011-06-30 2013-01-03 Stmicroelectronics (Grenoble 2) Sas Copper wire receiving pad
US9337160B2 (en) * 2011-06-30 2016-05-10 Stmicroelectronics (Grenoble 2) Sas Copper wire receiving pad

Also Published As

Publication number Publication date
JP4095706B2 (ja) 2008-06-04

Similar Documents

Publication Publication Date Title
JP2001501043A (ja) 半導体デバイスアセンブリ及び回路
US10854598B2 (en) Semiconductor diode
CN110100314A (zh) 半导体装置及半导体装置的制造方法
CN104170092B (zh) 半导体装置
JP2944840B2 (ja) 電力用半導体装置
CN110391225A (zh) 半导体装置
WO2017183580A1 (ja) 半導体装置、パワーモジュール及びその製造方法
US11495509B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP2005203548A (ja) 半導体装置のモジュール構造
JPWO2020012958A1 (ja) 半導体素子および半導体装置
JP4095706B2 (ja) 半導体装置
JP4852188B2 (ja) 半導体装置
WO2020170813A1 (ja) 電力用半導体装置および電力変換装置
JP4706551B2 (ja) パワー半導体素子及びパワーモジュール
JPS6180860A (ja) パワ−ｍｏｓｆｅｔ
JP2000058820A (ja) パワー半導体素子及びパワーモジュール
JP4000976B2 (ja) インバータ装置とこれを用いたモータ駆動装置
JP2009164288A (ja) 半導体素子及び半導体装置
JP2000012845A (ja) 半導体装置
JP2015005583A (ja) 半導体装置及びその製造方法
US11437505B2 (en) Semiconductor device and power conversion device
JP4231580B2 (ja) 半導体装置
US10121783B2 (en) Semiconductor integrated circuit and semiconductor module
JPH02309676A (ja) 逆導通形インシュレティッドゲートバイポーラトランジスタ
JPH09237868A (ja) 半導体モジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050322

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050322

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060512

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060512

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071001

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071009

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071210

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080310

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120314

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130314

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130314

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term