JPH11282885A - 遅延解析システム - Google Patents
遅延解析システムInfo
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- JPH11282885A JPH11282885A JP10100474A JP10047498A JPH11282885A JP H11282885 A JPH11282885 A JP H11282885A JP 10100474 A JP10100474 A JP 10100474A JP 10047498 A JP10047498 A JP 10047498A JP H11282885 A JPH11282885 A JP H11282885A
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- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
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- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】回路の論理情報を考慮した遅延解析を可能と
し、より正確な遅延時間を算出可能とする遅延解析シス
テムの提供。 【解決手段】回路の接続情報と、回路の各入力端子と出
力端子の立ち上がりと立ち下がりの遅延時間情報を備え
た遅延解析用のライブラリに、回路の入力端子毎の論理
値と出力論理値との対応を表す論理動作情報をさらに備
え、論理回路の遅延解析時、論理回路を構成する回路に
ついて、該回路の出力端子の立ち上がり又は立ち下がり
の遷移の際の遅延時間に対して、ライブラリ中に格納さ
れている前記基本回路の各入力端子と出力端子の立ち上
がりと立ち下がりの遅延時間情報のうちから回路の論理
動作に応じた、入力端子と出力端子間の遅延時間を選択
して、遅延計算を行う。
し、より正確な遅延時間を算出可能とする遅延解析シス
テムの提供。 【解決手段】回路の接続情報と、回路の各入力端子と出
力端子の立ち上がりと立ち下がりの遅延時間情報を備え
た遅延解析用のライブラリに、回路の入力端子毎の論理
値と出力論理値との対応を表す論理動作情報をさらに備
え、論理回路の遅延解析時、論理回路を構成する回路に
ついて、該回路の出力端子の立ち上がり又は立ち下がり
の遷移の際の遅延時間に対して、ライブラリ中に格納さ
れている前記基本回路の各入力端子と出力端子の立ち上
がりと立ち下がりの遅延時間情報のうちから回路の論理
動作に応じた、入力端子と出力端子間の遅延時間を選択
して、遅延計算を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、論理回路装置の遅
延解析システムに関し、特に、遅延解析用のライブラリ
に関する。
延解析システムに関し、特に、遅延解析用のライブラリ
に関する。
【０００２】
【従来の技術】従来の遅延シミュレーションシステムに
おいて、論理回路の遅延計算を行う際に、ＡＮＤ素子等
基本論理素子等の回路接続情報と遅延情報を格納した遅
延解析ライブラリを参照して、対象回路の遅延解析を行
っている。
おいて、論理回路の遅延計算を行う際に、ＡＮＤ素子等
基本論理素子等の回路接続情報と遅延情報を格納した遅
延解析ライブラリを参照して、対象回路の遅延解析を行
っている。
【０００３】従来の遅延解析用ライブラリには、回路の
接続関係に加えて、遅延情報としては、立ち上がり（ri
se）／立ち下がり（fall）毎の遅延時間のみが用意され
ており、論理情報を備えていない。
接続関係に加えて、遅延情報としては、立ち上がり（ri
se）／立ち下がり（fall）毎の遅延時間のみが用意され
ており、論理情報を備えていない。
【０００４】このため、回路の遅延解析を行う場合、遅
延ライブラリ中に格納されている最悪の遅延時間等を用
いて遅延解析が行われており、正確な遅延解析を行うこ
とが出来ない場合がある。
延ライブラリ中に格納されている最悪の遅延時間等を用
いて遅延解析が行われており、正確な遅延解析を行うこ
とが出来ない場合がある。
【０００５】なお、遅延解析に関する刊行物として、例
えば特開平１−２７１８６９号公報には、出力端子の負
荷及び配線容量を計算し、各ゲートの出力信号の立ち上
がり、立ち下がり時間を計算して伝搬遅延時間を求める
伝達遅延時間計算方法が提案されている。
えば特開平１−２７１８６９号公報には、出力端子の負
荷及び配線容量を計算し、各ゲートの出力信号の立ち上
がり、立ち下がり時間を計算して伝搬遅延時間を求める
伝達遅延時間計算方法が提案されている。
【０００６】
【発明が解決しようとする課題】上記したように、従来
の遅延解析用ライブラリは、回路情報として、論理値表
を保持していないことから、遅延時間の解析時にライブ
ラリ中の最悪の遅延時間を採用しており、このため、例
えば図７に示すような回路の遅延解析を行う場合、端子
２の側の信号の流れ（入力端子２から出力端子３までの
信号の遅延時間８ｎｓ）を採用し、総遅延時間を２８ｎ
ｓとしてしまう（後述するように、正確な値は、２４ｎ
ｓ）という問題点を有している。
の遅延解析用ライブラリは、回路情報として、論理値表
を保持していないことから、遅延時間の解析時にライブ
ラリ中の最悪の遅延時間を採用しており、このため、例
えば図７に示すような回路の遅延解析を行う場合、端子
２の側の信号の流れ（入力端子２から出力端子３までの
信号の遅延時間８ｎｓ）を採用し、総遅延時間を２８ｎ
ｓとしてしまう（後述するように、正確な値は、２４ｎ
ｓ）という問題点を有している。
【０００７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、回路の論理情報
を考慮した遅延解析を可能とし、より正確な遅延時間を
算出可能とする遅延解析システム及び方法を提供するこ
とにある。
てなされたものであって、その目的は、回路の論理情報
を考慮した遅延解析を可能とし、より正確な遅延時間を
算出可能とする遅延解析システム及び方法を提供するこ
とにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、遅延解析ライブラリに、回路の接続情
報、入力端子、出力端子の立ち上がりと立ち下がりの遅
延時間情報に加えて、前記回路の論理動作を規定する論
理情報を備えたものである。
め、本発明は、遅延解析ライブラリに、回路の接続情
報、入力端子、出力端子の立ち上がりと立ち下がりの遅
延時間情報に加えて、前記回路の論理動作を規定する論
理情報を備えたものである。
【０００９】本発明は、論理回路の遅延解析時、前記ラ
イブラリに格納されている各入力端子と出力端子の立ち
上がりと立ち下がりの遅延時間情報のうちから、前記回
路の論理動作に応じた、入力端子と出力端子間の遅延時
間を選択して、遅延計算を行う。
イブラリに格納されている各入力端子と出力端子の立ち
上がりと立ち下がりの遅延時間情報のうちから、前記回
路の論理動作に応じた、入力端子と出力端子間の遅延時
間を選択して、遅延計算を行う。
【００１０】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の遅延解析システムは、その好まし
い実施の形態において、ＡＮＤ素子、ＯＲ素子、ＮＡＮ
Ｄ素子、ＮＯＲ素子等の組合わせ回路、もしくはその他
の順序回路等の基本回路の各回路の接続情報と、該基本
回路の各入力端子と出力端子の立ち上がりと立ち下がり
の遅延時間情報を遅延解析用のライブラリとして備えた
システムにおいて、このライブラリに、該基本回路の入
力端子毎の論理値と出力論理値との対応を表す論理動作
情報（真理値表に相当する情報）をさらに備えたもので
ある。
に説明する。本発明の遅延解析システムは、その好まし
い実施の形態において、ＡＮＤ素子、ＯＲ素子、ＮＡＮ
Ｄ素子、ＮＯＲ素子等の組合わせ回路、もしくはその他
の順序回路等の基本回路の各回路の接続情報と、該基本
回路の各入力端子と出力端子の立ち上がりと立ち下がり
の遅延時間情報を遅延解析用のライブラリとして備えた
システムにおいて、このライブラリに、該基本回路の入
力端子毎の論理値と出力論理値との対応を表す論理動作
情報（真理値表に相当する情報）をさらに備えたもので
ある。
【００１１】本発明の遅延解析システムは、その好まし
い実施の形態において、ある論理回路の遅延解析を行う
に際して、解析対象の論理回路中の基本回路について、
該基本回路の出力端子の立ち上がり（rise）又は立ち下
がり（fall）の遷移の際の遅延時間として、該ライブラ
リ中に格納されている、この基本回路の各入力端子と出
力端子の立ち上がり（rise）と立ち下がり（fall）の遅
延時間情報のうちから、その論理動作情報で規定され
る、該基本回路の論理動作に応じた、入力端子と出力端
子間の遅延時間を選択して、この基本回路の遅延時間と
して、前記論理回路の遅延計算を行う。
い実施の形態において、ある論理回路の遅延解析を行う
に際して、解析対象の論理回路中の基本回路について、
該基本回路の出力端子の立ち上がり（rise）又は立ち下
がり（fall）の遷移の際の遅延時間として、該ライブラ
リ中に格納されている、この基本回路の各入力端子と出
力端子の立ち上がり（rise）と立ち下がり（fall）の遅
延時間情報のうちから、その論理動作情報で規定され
る、該基本回路の論理動作に応じた、入力端子と出力端
子間の遅延時間を選択して、この基本回路の遅延時間と
して、前記論理回路の遅延計算を行う。
【００１２】なお、本発明の実施の形態の遅延解析シス
テムにおいて、論理情報を備えたライブラリを参照して
回路の論理動作に対応した遅延時間を選択する処理、及
び選択された遅延時間を用いて論理回路の遅延計算を行
う処理は、コンピュータで実行されるプログラムで実現
することができる。
テムにおいて、論理情報を備えたライブラリを参照して
回路の論理動作に対応した遅延時間を選択する処理、及
び選択された遅延時間を用いて論理回路の遅延計算を行
う処理は、コンピュータで実行されるプログラムで実現
することができる。
【００１３】このように、本発明の実施の形態によれ
ば、論理値表を考慮した遅延解析を行うことができ、よ
り正確な遅延時間を算出することができる。
ば、論理値表を考慮した遅延解析を行うことができ、よ
り正確な遅延時間を算出することができる。
【００１４】
【実施例】前記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。
【００１５】図１は、本発明の一実施例を説明するため
の図である。基本ゲート回路として、以下では、図１
（ａ）に示すような、２入力ＡＮＤ素子のライブラリに
ついて説明する。
の図である。基本ゲート回路として、以下では、図１
（ａ）に示すような、２入力ＡＮＤ素子のライブラリに
ついて説明する。
【００１６】ライブラリは、回路の接続関係と、図１
（ｂ）に示すように、立ち上がり（「rise」という）／
立ち下がり（「fall」という）毎の遅延時間を有する。
すなわち、入力ピン１、２（端子１、２）のrise/fal
l、出力ピン３（端子３）のrise/fall毎の遅延時間を持
つ。
（ｂ）に示すように、立ち上がり（「rise」という）／
立ち下がり（「fall」という）毎の遅延時間を有する。
すなわち、入力ピン１、２（端子１、２）のrise/fal
l、出力ピン３（端子３）のrise/fall毎の遅延時間を持
つ。
【００１７】ここで、図１（ｂ）を参照して、一行目
の、入力ピン（端子１）、出力ピン（端子３）、入力ri
se、出力riseの遅延時間が１ｎｓであるとは、２入力Ａ
ＮＤ素子の入力ピン（端子１）のＬowレベルからＨigh
レベルへの遷移（立ち上がり）の際、出力ピン（端子
３）がＬowレベルからＨighレベルへ遷移する（立ち上
がる）遅延時間が１ｎｓであることを表しており、５行
目の入力ピン（端子１）、出力ピン（端子３）、入力ri
se、出力riseの遅延時間が２ｎｓであるとは、２入力Ａ
ＮＤ素子の入力ピン（端子２）のＬowレベルからＨigh
レベルへの遷移（立ち上がり）の際、出力ピン（端子
３）がＬowレベルからＨighレベルへ遷移する（立ち下
がる）遅延時間が５ｎｓであること表している。なお、
図１（ｂ）に一例を示した、入力ピン、出力ピンの立ち
上がり、立ち下がりの遅延情報は、従来の遅延解析ライ
ブラリでも有する情報である。
の、入力ピン（端子１）、出力ピン（端子３）、入力ri
se、出力riseの遅延時間が１ｎｓであるとは、２入力Ａ
ＮＤ素子の入力ピン（端子１）のＬowレベルからＨigh
レベルへの遷移（立ち上がり）の際、出力ピン（端子
３）がＬowレベルからＨighレベルへ遷移する（立ち上
がる）遅延時間が１ｎｓであることを表しており、５行
目の入力ピン（端子１）、出力ピン（端子３）、入力ri
se、出力riseの遅延時間が２ｎｓであるとは、２入力Ａ
ＮＤ素子の入力ピン（端子２）のＬowレベルからＨigh
レベルへの遷移（立ち上がり）の際、出力ピン（端子
３）がＬowレベルからＨighレベルへ遷移する（立ち下
がる）遅延時間が５ｎｓであること表している。なお、
図１（ｂ）に一例を示した、入力ピン、出力ピンの立ち
上がり、立ち下がりの遅延情報は、従来の遅延解析ライ
ブラリでも有する情報である。
【００１８】本発明の一実施例においては、図１（ｃ）
に示すように、論理値表（入力端子毎の論理値と出力論
理値との対応を示す表）を持つ。
に示すように、論理値表（入力端子毎の論理値と出力論
理値との対応を示す表）を持つ。
【００１９】図２に示すように、図１のライブラリで示
される２入力ＡＮＤ回路とその周辺の回路からなる論理
回路について考える。
される２入力ＡＮＤ回路とその周辺の回路からなる論理
回路について考える。
【００２０】２入力ＡＮＤ回路の動作は、図１（ｃ）に
真理値表として示す通りであり、これをタイミング波形
で示し、遅延時間を求める場合に対象とすべき変化点を
持つ入力を付記すると、図３に示すようになる。
真理値表として示す通りであり、これをタイミング波形
で示し、遅延時間を求める場合に対象とすべき変化点を
持つ入力を付記すると、図３に示すようになる。
【００２１】図３より、出力ピン（端子３）の出力信号
が、riseかfallかにより、選択すべき入力と、そのrise
/fall種別をまとめると、図４のようになる。
が、riseかfallかにより、選択すべき入力と、そのrise
/fall種別をまとめると、図４のようになる。
【００２２】すなわち、図３を参照すると、２入力ＡＮ
Ｄ素子の入力１、２（端子１、２）が共に立ち上がり
（rise）の場合、出力（端子３）が立ち上がるが、その
場合、遅延対象入力は、遅いrise側とされる。すなわ
ち、２入力ＡＮＤ素子の場合、入力１（端子１）のrise
から出力（端子３）のriseの遅延時間は１ｎｓ、入力２
（端子２）のriseから出力（端子３）のriseの遅延時間
は５ｎｓであり、入力１、２が共にriseの場合、出力
（端子３）のriseは端子２の側の遅延時間で規定され
る。このため、遅延解析時、端子２側の遅延時間５ｎｓ
が遅いrise側として選択される。
Ｄ素子の入力１、２（端子１、２）が共に立ち上がり
（rise）の場合、出力（端子３）が立ち上がるが、その
場合、遅延対象入力は、遅いrise側とされる。すなわ
ち、２入力ＡＮＤ素子の場合、入力１（端子１）のrise
から出力（端子３）のriseの遅延時間は１ｎｓ、入力２
（端子２）のriseから出力（端子３）のriseの遅延時間
は５ｎｓであり、入力１、２が共にriseの場合、出力
（端子３）のriseは端子２の側の遅延時間で規定され
る。このため、遅延解析時、端子２側の遅延時間５ｎｓ
が遅いrise側として選択される。
【００２３】２入力ＡＮＤ素子の入力１、２（端子１、
２）が共に立ち下がる（fall）の場合、出力（端子３）
が立ち下がるが、その場合、遅延対象入力は速いfall側
とされる。すなわち、入力１（端子１）のfall時の出力
（端子３）の遅延時間は４ｎｓ、入力２（端子２）のfa
ll時の出力（端子３）の遅延時間は８ｎｓであり、この
ため、遅延解析時、端子１の側の遅延時間４ｎｓが速い
fall側として選択される。また、入力１、２がrise/fal
lの場合、選択される遅延対象入力はない。
２）が共に立ち下がる（fall）の場合、出力（端子３）
が立ち下がるが、その場合、遅延対象入力は速いfall側
とされる。すなわち、入力１（端子１）のfall時の出力
（端子３）の遅延時間は４ｎｓ、入力２（端子２）のfa
ll時の出力（端子３）の遅延時間は８ｎｓであり、この
ため、遅延解析時、端子１の側の遅延時間４ｎｓが速い
fall側として選択される。また、入力１、２がrise/fal
lの場合、選択される遅延対象入力はない。
【００２４】図１（ｂ）から実際に適用すべき部分を示
すと、入力１、２が共にrise、fallのものが選択され、
図５に枠で囲んだものとなる。
すと、入力１、２が共にrise、fallのものが選択され、
図５に枠で囲んだものとなる。
【００２５】次に、図２に示した論理回路を遅延解析
し、回路全体の入力と出力間の最大の遅延時間を導出す
ることについて説明する。このためには、回路をトレー
スすることが必要であるが、トレースの手法としては、
一般のグラフ理論によるＤＦＳ（Depth First Searc
h；「深さ優先探索」という、あるいは「縦型探索」と
もいう）を用いる。
し、回路全体の入力と出力間の最大の遅延時間を導出す
ることについて説明する。このためには、回路をトレー
スすることが必要であるが、トレースの手法としては、
一般のグラフ理論によるＤＦＳ（Depth First Searc
h；「深さ優先探索」という、あるいは「縦型探索」と
もいう）を用いる。
【００２６】トレースの際に、２入力ＡＮＤ回路の出力
端子（端子３）の信号がriseの場合とfallの場合を分け
て説明する。
端子（端子３）の信号がriseの場合とfallの場合を分け
て説明する。
【００２７】まず、出力端子（端子３）の信号がriseの
場合には、図４及び図５から、遅いrise側の端子２（遅
延時間５ｎｓ）の側の信号の流れが採用され、図６に示
すように、回路の入力から出力までの総遅延時間（最悪
値）は２５ｎｓ（１０ｎｓ＋５ｎｓ＋１０ｎｓ）とな
る。
場合には、図４及び図５から、遅いrise側の端子２（遅
延時間５ｎｓ）の側の信号の流れが採用され、図６に示
すように、回路の入力から出力までの総遅延時間（最悪
値）は２５ｎｓ（１０ｎｓ＋５ｎｓ＋１０ｎｓ）とな
る。
【００２８】一方、出力端子（端子３）の信号がfallの
場合には、図４及び図５より、速いfall側の端子１（遅
延時間４ｎｓ）の側の信号の流れが採用され、図７に示
すように、総遅延時間（最悪値）は２４ｎｓ（１０ｎｓ
＋４ｎｓ＋１０ｎｓ）となる。
場合には、図４及び図５より、速いfall側の端子１（遅
延時間４ｎｓ）の側の信号の流れが採用され、図７に示
すように、総遅延時間（最悪値）は２４ｎｓ（１０ｎｓ
＋４ｎｓ＋１０ｎｓ）となる。
【００２９】なお、本発明は、最小の遅延時間を求める
際にも、同様にして適用可能である。
際にも、同様にして適用可能である。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
遅延解析用ライブラリを用いて遅延解析を行うに際し
て、論理値表を考慮した遅延解析を行うことができ、よ
り正確な遅延時間を算出することができる、という効果
を奏する。
遅延解析用ライブラリを用いて遅延解析を行うに際し
て、論理値表を考慮した遅延解析を行うことができ、よ
り正確な遅延時間を算出することができる、という効果
を奏する。
【図１】本発明の一実施例の遅延解析ライブラリを説明
するための図であり、（ａ）は回路接続情報、（ｂ）は
入力端子と出力端子の立ち上がり・立ち下がりの遅延時
間情報、（ｃ）は論理情報（真理値表）を示す図であ
る。
するための図であり、（ａ）は回路接続情報、（ｂ）は
入力端子と出力端子の立ち上がり・立ち下がりの遅延時
間情報、（ｃ）は論理情報（真理値表）を示す図であ
る。
【図２】本発明の一実施例を説明するための図であり、
論理回路の一例を示す図である。
論理回路の一例を示す図である。
【図３】本発明の一実施例を説明するための図であり、
２入力ＡＮＤ回路の立ち上がり、立ち下がりの遅延のパ
ターンを示す波形図である。
２入力ＡＮＤ回路の立ち上がり、立ち下がりの遅延のパ
ターンを示す波形図である。
【図４】本発明の一実施例を説明するための図である。
【図５】本発明の一実施例を説明するための図である。
【図６】本発明の一実施例を説明するための図であり、
図２に示した論理回路の遅延解析結果を説明するための
図である。
図２に示した論理回路の遅延解析結果を説明するための
図である。
【図７】本発明の一実施例を説明するための図であり、
図２に示した論理回路の遅延解析結果を説明するための
図である。
図２に示した論理回路の遅延解析結果を説明するための
図である。
１、２ 端子（入力端子） ３ 端子（出力端子）
Claims (4)
- 【請求項１】回路の接続情報と、前記回路の各入力端子
と出力端子の立ち上がりと立ち下がりの遅延時間情報を
遅延解析用のライブラリとして備え、論理回路の遅延解
析を行う遅延解析システムにおいて、 前記ライブラリが、前記回路の入力端子毎の論理値と出
力端子の論理値との対応を表す論理動作情報をさらに備
え、 前記回路を含む論理回路の遅延解析時、前記ライブラリ
に格納されている前記回路に関する各入力端子と出力端
子の立ち上がりと立ち下がりの遅延時間情報のうちか
ら、前記論理動作情報で規定される、前記回路の論理動
作に応じた、入力端子と出力端子間の遅延時間を選択し
て、遅延計算を行う、ことを特徴とする遅延解析システ
ム。 - 【請求項２】回路の接続情報と、前記回路の各入力端子
と出力端子の立ち上がりと立ち下がりの遅延時間情報を
遅延解析用のライブラリとして備え、論理回路の遅延解
析を行う遅延解析システムにおいて、 前記ライブラリが、前記回路の入力端子毎の論理値と出
力端子の論理値との対応を表す論理動作情報をさらに備
え、 論理回路の遅延解析時、前記論理回路を構成する前記回
路について、前記ライブラリを参照し、前記回路の出力
端子の立ち上がり又は立ち下がりの遷移の際の遅延時間
として、前記ライブラリ中に格納されている前記回路の
各入力端子と出力端子の立ち上がりと立ち下がりの遅延
時間情報のうちから、前記論理動作情報で規定される、
前記回路の論理動作に応じた、入力端子と出力端子間の
遅延時間を選択して、遅延計算を行う、ことを特徴とす
る遅延解析システム。 - 【請求項３】論理回路の遅延解析を行うに際して、回路
の接続情報と、前記回路の各入力端子と出力端子の立ち
上がりと立ち下がりの遅延時間情報と、前記回路の入力
端子毎の論理値と出力論理値との対応を表す論理動作情
報と、をライブラリ情報として保持する遅延解析用のラ
イブラリを参照し、前記論理回路を構成する回路につい
て、前記回路の出力端子の立ち上がり又は立ち下がりの
遷移の際の遅延時間として、前記ライブラリ中に格納さ
れている前記回路の各入力端子と出力端子の立ち上がり
と立ち下がりの遅延時間情報のうちから、前記論理動作
情報で規定される、前記回路の論理動作に応じた、入力
端子と出力端子間の遅延時間を選択して、遅延計算を行
う、ことを特徴とする遅延解析方法。 - 【請求項４】（ａ）論理回路の遅延解析を行うに際し
て、回路の接続情報と、該回路の各入力端子と出力端子
の立ち上がりと立ち下がりの遅延時間情報と、前記回路
の入力端子毎の論理値と出力論理値との対応を表す論理
動作情報を備えた遅延解析用のライブラリを参照し、前
記論理回路を構成する回路について、前記回路の出力端
子の立ち上がり又は立ち下がりの遷移の際の遅延時間と
して、前記ライブラリ中に格納されている前記回路の各
入力端子と出力端子の立ち上がりと立ち下がりの遅延時
間情報のうちから、前記論理動作情報で規定される、前
記回路の論理動作に応じた、入力端子と出力端子間の遅
延時間を選択する処理、及び、 （ｂ）前記選択した遅延時間を前記回路の伝搬遅延時間
として遅延計算を行う処理、 の上記（ａ）、（ｂ）の処理をコンピュータで実行する
ためのプログラムを記録した記録媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10100474A JP3085277B2 (ja) | 1998-03-27 | 1998-03-27 | 遅延解析システム |
| US09/273,560 US7720663B1 (en) | 1998-03-27 | 1999-03-22 | Delay analysis system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10100474A JP3085277B2 (ja) | 1998-03-27 | 1998-03-27 | 遅延解析システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11282885A true JPH11282885A (ja) | 1999-10-15 |
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