JPH11143915A - サイクルベース・シミュレーション方法 - Google Patents

Abstract

(57)【要約】 【課題】 サイクルベース・シミュレータによるラッチ
の検証を可能にして回路検証のスループットを高める。 【解決手段】 信号変化の際に条件によって異なるラッ
チの動作を表す第１及び第２の記述１０３、１０４を用
意し、ステップ１０５で、回路記述１０１に基づいてデ
ータ又はゲート端子のいずれの信号変化が速いかを計算
し、該当する第１又は第２の記述１０３、１０４の何れ
かを選択する。ステップ１０６で、回路記述１０１中の
ラッチの記述を、選択したラッチの記述に置き換え、置
き換え後の回路記述１０７、用意したラッチの記述１０
３、１０４を、サイクルベース・シミュレーション・ス
テップ１０８の入力とする。その後の論理シミュレーシ
ョンを不要にすることで、検証のスループットを向上さ
せる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、サイクルベース・
シミュレーション方法に関し、特にマクロを有するゲー
トアレイのサイクルベース・シミュレーション方法に関
する。

【０００２】

【従来の技術】従来、シミュレーション実行により回路
の動作の検証を行う方法として、論理機能のみを計算す
るサイクルベース・シミュレーション方法（日経エレク
トロニクス１９９６年９−２号、１９９６年９月２日発
行）が挙げられる。

【０００３】図７（ａ）〜（ｃ）は夫々、従来のサイク
ルベース・シミュレーション方法で検証されるラッチ、
その真理値、及び、信号のタイミングチャートを示す。
ラッチ６０１は、入力端子としてデータ端子Ｄ及びゲー
ト端子Ｇと出力端子Ｑとを持ち、真理値表６０２に示す
動作をする。つまり、Ｄが０でＧが１のときにはＱは
０、Ｄ及びＧが１のときにはＱは１、Ｇが０のときには
Ｄの値に拘らずＱは以前の値を保持する。波形６０３及
び波形６０４は、それぞれラッチ６０１の入力Ｄ及びＧ
に与えられた入力の信号変化を示し、波形６０５及び波
形６０６は、ラッチ６０１の入力Ｄ及びＧの信号変化に
対する出力Ｑの信号変化を示したものである。ここで、
波形６０５は、Ｄの信号がＧの信号より後に変化すると
考えた時のＱの出力信号の変化を示しており、波形６０
６は、ＤがＧより先に変化すると考えた時のＱの出力信
号の変化を示している。

【０００４】基本クロックの立上り６０７で、ラッチ６
０１のＤ及びＧ双方の入力信号が０→１に変化する場合
に、ＤがＧより後に変化したと考えるとＱの出力信号は
１である。また、この立上り６０７では、ＤがＧより先
に変化したと考えても、Ｑの出力信号は１になる。しか
し、基本クロックの立上り６０８で、ラッチ６０１の
Ｄ、Ｇ両方の入力信号が１→０に変化した場合には、Ｄ
がＧより後に変化したと考えると、ラッチ６０１は、Ｄ
が変化する以前のＱの値を保持し、Ｑの出力信号は１の
まま変化しない。逆に、ＤがＧより先に変化したと考え
ると、Ｄが変化したことよりＱの出力信号は１→０に変
化し、その後Ｇの信号変化により値を保持するため、Ｑ
の出力信号は結果的に１→０に変化することになる。こ
のような場合でも、従来のサイクルベース・シミュレー
ション方法では、遅延を考慮しないため、ＤがＧより先
に信号変化したか、後に信号変化したかの判断がされ
ず、常にどちらか一方の動作でのみシミュレーションが
行われる。

【０００５】図８は、図７のラッチを検証する従来のサ
イクルベース・シミュレーションにおけるステップ及び
データの流れを示すフローチャートである。サイクルベ
ース・シミュレーション・ステップ１０８は、ラッチを
含む回路記述１０１を入力とし、ステップ７０１は、ラ
ッチ以外の回路についてシミュレーション結果の判定を
行なう機能を有する。論理シミュレーション・ステップ
７０２は、遅延及びタイミング制約を考慮したシミュレ
ーションを実行するもので、ラッチを含む回路記述１０
１及び各ゲートの遅延情報１０２を入力とする。

【０００６】ラッチを含む回路を、サイクルベース・シ
ミュレーションを用いて検証する場合には、まず、ラッ
チを含む回路記述１０１を入力とし、サイクルベース・
シミュレーション・ステップ１０８を実行する。サイク
ルベース・シミュレーション・ステップ１０８では、ラ
ッチについては正しい検証が行われないので、ステップ
７０１で、ラッチ以外の回路についてのシミュレーショ
ン結果の判定を行なう。ラッチ以外の回路について、シ
ミュレーション結果がＯＫとなったら、ラッチの動作を
正しくシミュレーションするために、各ゲートの遅延情
報１０２、ラッチを含む回路記述１０１を入力とし、遅
延及びタイミング制約を考慮した論理シミュレーション
・ステップ７０２を実行し、ラッチを含む回路の検証を
行う必要があった。

【０００７】

【発明が解決しようとする課題】上記のように、従来の
シミュレーションでは、ラッチを含む回路の動作を、サ
イクルベース・シミュレータにて正確に検証できないた
め、別に論理シミュレーションを実行しなければなら
ず、シミュレーションに多大の時間を要するという問題
がある。つまり、サイクルベース・シミュレーションを
採用すると、全ての信号が同時に変化し、ラッチのデー
タ端子とゲート端子とが同時に変化するという仮定を行
うため、以前の値を保持するというラッチの動作におい
て、データ端子とゲート端子の信号変化時刻の前後関係
によって決まる値を確定できないという問題である。

【０００８】ここで、ラッチを含む回路の検証を全て論
理シミュレーションによって行うことも考えられるが、
論理シミュレーションはサイクルベース・シミュレーシ
ョンに比して多大の時間がかかるため、全てを論理シミ
ュレーションによって検証するのは実用的ではない。

【０００９】従って、本発明の目的は、クロックの変化
時における回路の論理機能のみをシミュレーションする
サイクルベース・シミュレーション方法において、ラッ
チを含む回路の動作を正確に且つ簡易に再現するための
手段を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明のサイクルベース・シミュレーション方法
は、回路の論理機能をシミュレーションするサイクルベ
ース・シミュレーション方法において、クロックの変化
時における回路の構成要素の動作を表す記述を複数用意
し、シミュレーションを実行する際に複数の記述の内の
１つを選択して用いることを特徴とする。

【００１１】本発明のサイクルベース・シミュレーショ
ン方法によると、ラッチの検証をサイクルベース・シミ
ュレーションのみで行うことができ、ラッチを含む論理
回路やラッチを含むマクロの検証が論理シミュレーショ
ンを用いないで可能となるため、検証のスループットが
向上する。

【００１２】本発明のサイクルベースシミュレーション
方法の好ましい実施形態例では、ラッチの動作を表す記
述について、データ端子とゲート端子の入力信号が同じ
クロック時点で変化する際に、データ端子の信号変化が
ゲート端子の信号変化より早い場合の動作を表す第１の
記述と、データ端子の信号変化がゲート端子の信号変化
より遅い場合の動作を表す第２の記述との２種類の記述
を有する。さらに、検証回路中のラッチが、どちらの記
述の動作をするのが正しいのかを判断する手段を備え、
検証回路記述中のラッチの動作を表す記述を、選択結果
に従って置き換える手段を備えている。

【００１３】

【発明の実施の形態】図１は、本発明の一実施形態例の
サイクルベース・シミュレーション方法における動作及
びデータの流れを示すフローチャートである。同図にお
いて、ステップ１０５では、ラッチを含む全体回路を記
述する回路記述１０１と、回路中の各ゲートの遅延情報
１０２とを入力とし、ラッチの動作を表す記述として用
意した２つの記述１０３及び１０４の何れかを選択して
実行する。２つの記述には、データ端子の信号変化がゲ
ート端子の信号変化より早いときの動作を記述する第１
の記述１０３と、データ端子の信号変化がゲート端子の
信号変化より遅いときの動作を記述する第２の記述１０
４とが含まれる。

【００１４】ステップ１０５に後続するステップ１０６
では、回路記述１０１に含まれる各ラッチの動作記述
を、ステップ１０５によって選択されたラッチの記述に
置き換える。サイクルベース・シミュレーション・ステ
ップ１０８は、ステップ１０６で得られた置換え後の回
路記述１０７を入力として実行される。

【００１５】図１の動作を更に詳述する。まず、シミュ
レーションの実行に先立って、回路記述１０１と、回路
記述１０１に含まれる各ゲートの遅延情報１０２と、ラ
ッチの動作を表す記述として、データ端子の信号変化が
ゲート端子の信号変化より早い時の動作を記述する第１
の記述１０３と、データ端子の信号変化がゲート端子の
信号変化より遅い時の動作を記述する第２の記述１０４
とを用意する。

【００１６】各ゲートの遅延情報１０２とは、ゲート毎
に、そのゲートを信号が通過するのに要する時間の情報
である。ステップ１０５では、回路記述１０１と、各ゲ
ートの遅延情報１０２とから、回路記述１０１に含まれ
ているラッチについて、第１の記述１０３又は第２の記
述１０４の何れかを選択する。この選択結果に基づい
て、ステップ１０６で、回路記述１０１中のラッチの記
述を、選択した動作記述に書き換える。こうして書き換
えた回路記述１０７を、サイクルベース・シミュレーシ
ョン・ステップ１０８の入力とする。

【００１７】図２は、図１のステップ１０５の詳細を示
す、図１と同様なフローチャートで、図３に例示する回
路についてシミュレーションを行う際の処理を示してい
る。図３の被検証回路では、フリップフロップ４０１、
フリップフロップ４０２及びフリップフロップ４０３
は、図４の真理値表５０３に示す通常の動作をし、バッ
ファ４０６、バッファ４０７及びバッファ４０８は、真
理値表５０１に示す通常の動作をし、インバータ４０４
及びインバータ４０５は、真理値表５０２に示す通常の
動作をし、ラッチ４０９及びラッチ４１０は、真理値表
５０４に示す通常の動作（図７と同じ動作）をする。各
ゲートの遅延値は、図５のリストに示す通りであり、各
ゲートの遅延情報１０２として与えられる。

【００１８】図２において、ラッチを含む回路記述１０
１と各ゲートの遅延情報１０２とに基づいて、ラッチの
動作を表す記述として、入力Ｄの信号変化が入力Ｇの信
号変化より早い第１の記述１０３と、入力Ｄの信号変化
が入力Ｇの信号変化より遅い第２の記述１０４を、以下
のように作成する。

【００１９】まず、遅延値計算ステップ２０１は、検証
回路中のラッチについて、フリップフロップの出力端子
または外部入力端子から、データ端子Ｄおよびゲート端
子Ｇに到着するまでの信号到着時間を計算する。検証回
路（図３）中のラッチ４０９は、フリップフロップ４０
１のＱからラッチ４０９のＤまでの信号経路にはインバ
ータ４０４及びバッファ４０６があるため、データ端子
遅延計算結果２０２は、６＋１１＝１７ｎｓとなる。フ
リップフロップ４０３のＱからラッチ４０９のＧまでの
信号経路にはバッファ４０７のみがあるため、ゲート端
子遅延計算結果２０３は、１２ｎｓとなる。

【００２０】まず、ラッチ４０９について、遅延値の大
小比較ステップ２０４で、データ端子遅延計算結果２０
２（１７ｎｓ）と、ゲート端子遅延計算結果２０３（１
２ｎｓ）とを比較し、データ端子遅延計算結果２０２
（１７ｎｓ）が大きいと判断する。従って、ラッチ４０
９の動作を表す記述として、Ｄの信号変化がＧの信号変
化より遅い第２の記述１０４を選択する。続いて、ラッ
チ４１０についても、フリップフロップ４０２のＱから
ラッチ４１０のＧまでの信号経路がインバータ４０５の
みであるので、データ端子遅延計算結果２０２は、７ｎ
ｓとなる。また、フリップフロップ４０３のＱからラッ
チ４１０のＧまでの信号経路がバッファ４０８のみとな
るため、ゲート端子遅延計算結果２０３は、１３ｎｓと
なる。データ端子遅延計算結果２０２（７ｎｓ）と、ゲ
ート端子遅延計算結果２０３（１３ｎｓ）とを比較し、
ゲート端子遅延計算結果２０３（１３ｎｓ）の方が大き
いと判断し、ラッチ４１０の動作を表す記述として、Ｄ
の信号変化がＧの信号変化より早い第１の記述１０３を
選択する。

【００２１】上記選択結果から、ステップ１０６で、回
路記述中のラッチ記述を置き換える。具体的には、図６
に示すように、全ての回路記述１０１の内のラッチ４０
９及び４１０の動作を表す記述部分３０１を、ラッチ４
０９については第２の記述を、ラッチ４１０については
第１の記述を夫々選択し、記述部分３０２によって置き
換える。このようにして作成した置き換え後の回路記述
１０７と、データが早いラッチの記述１０３及びデータ
が遅いラッチの記述１０４とを用いてシミュレーション
を実行することにより、ラッチを含む回路（図３）の検
証を実施する。

【００２２】上記実施形態例により、ラッチを含む回路
の検証が、サイクルベース・シミュレータのみで実現で
きる。従って、従来は必要であった、遅延及びタイミン
グ制約を考慮した論理シミュレータの実行を不要とする
ことができる。ここで、サイクルベース・シミュレータ
自体には特別な工夫を要しない。これは、サイクルベー
ス・シミュレータに入力する回路記述の変更のみにより
実現しているためである。

【００２３】上記実施形態例では、個々のラッチのデー
タ端子及びゲート端子への信号変化の前後の記述につい
て説明したが、個々のラッチに代えて、１又は複数のラ
ッチを含むマクロにおけるデータ端子及びゲート端子に
ついての記述を複数用意してもよい。

【００２４】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のサイクルベース・シミュレ
ーション方法は、上記実施形態例の構成にのみ限定され
るものではなく、上記実施形態例の構成から種々の修正
及び変更を施したものも、本発明の範囲に含まれる。

【００２５】

【発明の効果】以上、説明したように、本発明のサイク
ルベース・シミュレーション方法によると、ラッチへの
データ端子及びゲート端子への入力のいずれが速いかを
記述してシミュレーションを行うことにより、その後の
論理シミュレーションを要しないので、サイクルベース
・シミュレーションによる回路検証のスループットが向
上する効果がある。

【図面の簡単な説明】

【図１】本発明のサイクルベース・シミュレーション方
法の一実施形態例を示すフローチャート。

【図２】図１のフローチャートの詳細を特定の場合につ
いて示すフローチャート。

【図３】図２のフローチャートによる検証対象回路のブ
ロック図。

【図４】図３の検証対象回路に含まれる各ゲートの真理
値表。

【図５】図３の検証対象回路中に含まれる各ゲートの遅
延情報。

【図６】図３のラッチの動作を表す記述データの置換え
の詳細を示すリスト。

【図７】（ａ）〜（ｃ）は夫々、一般的なラッチの回路
図、真理値表及び信号のタイミングチャート。

【図８】従来のサイクルベース・シミュレーションを示
すフローチャート。

【符号の説明】

１０１ ラッチを含む回路記述 １０２ 各ゲートの遅延情報 １０３ データが早い第１の記述 １０４ データが遅い第２の記述 １０５ ラッチの動作を表す記述の選択ステップ １０６ 回路記述中のラッチ記述置き換えステップ １０７ ラッチ記述置き換え後の回路記述 １０８ サイクルベース・シミュレーション・ステップ ２０１ 遅延値計算ステップ ２０２ データ端子遅延計算結果 ２０３ ゲート端子遅延計算結果 ２０４ 遅延値の大小比較ステップ ２０５ 遅延値計算結果の判定ステップ ３０１ 置き換え前のラッチの動作を表す記述を指し示
す記述 ３０２ 置き換え後のラッチの動作を表す記述を指し示
す記述 ４０１ フリップフロップ ４０２ フリップフロップ ４０３ フリップフロップ ４０４ インバータ ４０５ インバータ ４０６ バッファ ４０７ バッファ ４０８ バッファ ４０９ ラッチ ４１０ ラッチ ５０１ バッファの真理値表 ５０２ インバータの真理値表 ５０３ フリップフロップの真理値表 ５０４ ラッチの真理値表 ６０１ ラッチ ６０２ ラッチの真理値表 ６０３ Ｄの信号変化 ６０４ Ｇの信号変化 ６０５ ＤがＧより後に変化する場合のＱの信号変化 ６０６ ＤがＧより先に変化する場合のＱの信号変化 ６０７ １番目の基本クロックの立ち上がり ６０８ ２番目の基本クロックの立ち上がり ７０１ ラッチ以外の回路のシミュレーション結果判定
ステップ ７０２ 論理シミュレーション・ステップ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 回路の論理機能をシミュレーションする
   サイクルベース・シミュレーション方法において、クロ
   ックの変化時における回路の構成要素の動作を表す記述
   を複数用意し、シミュレーションを実行する際に複数の
   記述の内の１つを選択して用いることを特徴とするサイ
   クルベース・シミュレーション方法。
2. 【請求項２】 前記構成要素がラッチであり、前記複数
   の記述が、ラッチのデータ端子の信号変化がゲート端子
   の信号変化よりも速い動作を記述する第１の記述と、デ
   ータ端子の信号変化がゲート端子の信号変化よりも遅い
   動作を記述する第２の記述とを含む、請求項１に記載の
   サイクルベース・シミュレーション方法。
3. 【請求項３】 ラッチを含む回路の動作を記述する回路
   記述と、回路の各構成要素の遅延情報とから、ラッチの
   データ端子及びゲート端子に達する信号の遅延時間を計
   算して前記第１の記述及び第２の記述を作成するステッ
   プと、前記回路記述の内のラッチの記述を該第１又は第
   ２の記述によって置き換えるステップとを含む、請求項
   ２に記載のサイクルベース・シミュレーション方法。
4. 【請求項４】 前記構成要素が１つのラッチを含むマク
   ロである、請求項１に記載のサイクルベース・シミュレ
   ーション方法。