JP3112808B2 - Ａｓｉｃエミュレーション方法および装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、プログラマブルデバ
イスにＡＳＩＣの論理を書き込んでエミュレーションす
る方法および装置に関するものである。

【０００２】

【従来の技術】特定用途向け半導体集積回路（以下「Ａ
ＳＩＣ」という）を開発したとき、しばしば、ＡＳＩＣ
単体では正常に動作してもそれを組み込んだシステムが
正しく動作しないという事態が発生する。これは、ＡＳ
ＩＣ単体の動作は開発段階におけるソフトウエアシミュ
レーションおよびＡＳＩＣ製造メーカーの出荷テスト等
によって十分検証されるものの、それを実際にシステム
に搭載して行うテスト（以降「システムテスト」とい
う）がＡＳＩＣの納入を待ってはじめて可能になるため
である。すなわち、ＡＳＩＣ設計者はシステム全体の動
作を想定して論理設計をするものの、この設計が常に完
全であるとはいえず、ＡＳＩＣの最終検証はシステムテ
ストに頼っている。

【０００３】しかしながらその一方で、ソフトウエアシ
ミュレーションの完了からゲートアレーやスタンダード
セルを代表とするＡＳＩＣ実デバイスの納入には通常
１、２週間程度の納期を要するため、システムテストの
開始が待たされるこの期間の有効活用に対する要望は強
い。

【０００４】またＡＳＩＣ開発の別の問題として、ＡＳ
ＩＣの開発費用を挙げることができる。すなわち近年の
大規模ＡＳＩＣの場合、１回の開発費が１０００万円を
超えるものも多く、軽微な設計ミスが大きな開発ロスを
生むこともある。かかる事態を回避するために、ＡＳＩ
Ｃ試作サンプルの入手前に予めシステムテストに類する
テストを完了しておきたいとする要望も強い。

【０００５】ＡＳＩＣエミュレーション装置はこうした
要望に答えるべく考案された装置で、通常はＡＳＩＣの
論理を複数のプログラマブルデバイスに展開して書き込
み、これをシステムの必要な箇所にケーブル等で接続す
ることより、ＡＳＩＣとシステムの両評価を先行して行
うものである。この装置によればシステムテストに近い
テストが可能となり、かつテストがハードウエアで行わ
れるため、膨大なテストデータ（タイミングパターン）
の長時間に渡る実行が必要なソフトウエアシミュレーシ
ョンに比べ、テスト時間の大幅な短縮が可能となる。

【０００６】ＡＳＩＣエミュレーション装置の概要につ
いては、例えば「ハイ・パフォーマンス・システムズ
（high Performance Systems）」（１９８９年１０月号
２８〜３７ページ）に記載されるように、主に以下の構
成を含む。すなわち、ＡＳＩＣの論理回路を設計し、そ
の回路に対してソフトウエアシミュレーションを行うた
めのＥＷＳと、このＥＷＳから設計後のネット情報およ
びセル情報等の設計データ（以下単に「設計データ」と
いう）を受けてＡＳＩＣの動作をエミュレーションする
ための複数のプログラマブルデバイスが搭載された評価
ボード、およびこの評価ボードとケーブル等によって接
続されるシステムである。なお、プログラマブルデバイ
スのゲート数は大規模ＡＳＩＣのゲート数よりも少ない
ことが多く、通常は１個のＡＳＩＣの論理を複数のデバ
イスに分けて書き込む。最近ではこのデバイスとして、
容易に内部論理のプログラミングが可能で、かつ一定の
ゲート規模を有するフィールドプログラマブルゲートア
レイ（以下「ＦＰＧＡ」という）が採用されるケースが
増えつつある。

【０００７】ここで、ＡＳＩＣのエミュレーションを開
始するために必要となる準備工程を図１３によって説明
する。

【０００８】同図において、まずＡＳＩＣの論理設計を
行った後（工程１３１）、論理およびタイミング検証用
のテストデータを作成する（工程１３２）。つづいて前
記テストデータを用いてソフトウェアシミュレータによ
る検証を行う（工程１３３）。この検証をすべてパスし
た設計データを用いてＡＳＩＣエミュレーション装置に
よるエミュレーションを開始する（工程１３４）。

【０００９】

【発明が解決しようとする課題】このように一定の準備
工程を経ることにより、ＡＳＩＣエミュレーション装置
は大きな効用を発揮するものの、装置の使用が広がるに
つれて、ＡＳＩＣ実デバイスとＦＰＧＡの微妙な相違に
起因する以下の課題が意識されるようになった。 ［課題１］設計意図の反映が困難 従来のＡＳＩＣエミュレーション装置では、ＦＰＧＡ上
にＡＳＩＣの論理を書き込んだとき、ＦＰＧＡ上の配線
長の偏差によって予期しない遅延差が生じ、動作タイミ
ングが設計者の意図とずれる場合があった。ＡＳＩＣ実
デバイスの場合は予めデバイス製造メーカーが配線長の
偏差も考慮したシミュレーション用プログラムを提供す
るが、ユーザーのもとで書き込みが行われるＦＰＧＡの
場合、配線長に対する細かい配慮は容易ではない。その
一方、ＦＰＧＡ等プログラマブルデバイスは一般に配線
長が長くなる傾向があるため偏差も大きくなり、もとも
とレーシングを起こす可能性のある経路でタイミングの
逆転が発生しうる。

【００１０】図２（ａ）は非同期リセット（以下単に
「リセット」という）付のフリップフロップ（以下「Ｆ
Ｆ」と略記する）を使用した回路の例、図２（ｂ）は設
計者がその回路に期待するタイミングを示すタイミング
図である。この回路はＦＦ２１１のＤに入力されるデー
タ信号２１を、リセット信号２３が解除された後、クロ
ック信号２２によって同期化し、データ出力信号２４に
出力するものである。クロック信号２２とリセット信号
２３はそれぞれ組合せ回路２２２、２２１から出力され
る。

【００１１】ここでＡＳＩＣのソフトウエアシミュレー
ションによって、ＡＳＩＣに期待するタイミングとして
同図（ｂ）に示す相対タイミングが保証されているもの
とする。しかし、設計データをＦＰＧＡに書き込んだと
き、前記の理由によってタイミングに逆転が発生しう
る。この様子は図３に示されている。

【００１２】同図では、前記組合せ回路２２１の配線が
長くなった結果、リセット信号２３の解除とクロック信
号２２の立ち上りが逆転している。この結果、本来Ｔ１
期間にリセットが解除されＴ２の立ち上りで変化すべき
データ出力信号２４の変化がＴ３の立ち上りにずれ込ん
でいる。

【００１３】こうした不具合はＡＳＩＣ実デバイスでは
起こらず、ＦＰＧＡに固有の誤動作である。従って、Ａ
ＳＩＣの動作を検証するためにＦＰＧＡを使用するにも
拘らず、ＡＳＩＣとしては本来気にする必要のない問題
が発生し、装置を使用する利点が損なわれる。現在、設
計者はこうした無用の誤動作を発見するために別に動作
確認用のテストパターンを作成しており、そのテストパ
ターンで不具合が発見されれば、問題の信号（図２では
リセット信号２３）に関する書き込みデータを修正し、
再度ＦＰＧＡへ書き込みを行わなければならない。

【００１４】［課題２］詳細タイミング検証が不可能 仮に課題１について適切な対処をなす場合でも、依然と
して詳細なタイミング検証ができないという問題が残
る。従来の装置では、ＦＰＧＡに論理を書き込む際、Ａ
ＳＩＣ実デバイス製造メーカーから提示される各セルの
入力端子から出力端子への信号伝搬時間（以下「セル内
部遅延」という）および各セル間の仮想配線長に依存す
る遅延値は考慮されない。すなわち、ＦＰＧＡでは設計
データと論理的に等価な回路が書き込まれるに過ぎず、
実デバイスとの間にタイミングのずれが生じる。

【００１５】図１４は図２のリセット付ＦＦ回路に関す
るソフトウエアシミュレータとＡＳＩＣエミュレーショ
ン装置における動作の違いを示すタイミング図で、同図
における各信号は以下の通りである。

【００１６】・クロック信号２２ ・ソフトウエアシミュレータ上のリセット信号２３ ・ＡＳＩＣエミュレーション装置上のリセット信号２
３’ ・ソフトウエアシミュレータ上のデータ信号２１ ・ＡＳＩＣエミュレーション装置上でのデータ信号２
１’ ・両リセット信号のタイミング誤差１４１ ・両データ信号のタイミング誤差１４２ 同図に示すようにタイミング誤差１４１、１４２が発生
する。従って、ＡＳＩＣの機能およびタイミング検証を
行う際、別途ソフトウエアシミュレータ上でＡＳＩＣを
構成する各セルのタイミング制約情報（セル内部遅延や
ＦＦのデータセットアップ時間等）を読み込み、テスト
をする必要があった。

【００１７】［本発明の目的］ 上記課題に鑑み、本発明は、タイミング検証の信頼性を
改善し、検証期間の短縮をも図るものである。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に本発明のＡＳＩＣエミュレーション方法は、内部論理
を動的にプログラミングすることが可能なプログラマブ
ルデバイスを用いてＡＳＩＣの動作をエミュレーション
する方法において、設計されたＡＳＩＣの論理とそのＡ
ＳＩＣの動作条件情報からそのＡＳＩＣの動作遅延を計
算する工程と、前記プログラマブルデバイスの性能に応
じてその動作周波数を決定する工程と、前記ＡＳＩＣ及
び前記プログラマブルデバイスの動作周波数から逆算さ
れるクロックサイクル周期の比を求める工程と、前記Ａ
ＳＩＣの動作遅延にこの比を乗じた遅延をもとに前記プ
ログラマブルデバイスに書き込むべきデータを生成する
工程と、を有する。

【００１９】

【００２０】

【００２１】

【００２２】また本発明は上記方法において、前記ＡＳ
ＩＣにおいてタイミング制約の存在するセルを選定する
工程と、前記セルの入力信号の変化をその時刻とともに
収集する工程と、前記収集の結果から前記タイミング制
約に違反するセルを検出する工程とを有する。

【００２３】このとき本発明はさらに、前記タイミング
制約に違反したセルについてその違反を解消するために
前記セルの入力信号に設定すべき入力タイミングを計算
する工程を有する。

【００２４】さらに本発明は、前記タイミング制約に対
する設計余裕を設定するための工程を有する。

【００２５】このとき本発明はさらに、前記計算された
入力タイミングをもとに、前記タイミング制約に違反す
るセルがなくなるように前記ＡＳＩＣの論理を修正する
工程を有する。

【００２６】

【００２７】

【００２８】

【００２９】

【００３０】

【００３１】

【作用】上記構成による本発明のＡＳＩＣエミュレーシ
ョン方法によれば、設計されたＡＳＩＣの論理とそのＡ
ＳＩＣの動作条件情報からそのＡＳＩＣの動作遅延が計
算される。一方、前記プログラマブルデバイスの性能に
応じてその動作周波数が決定される。ここで前記ＡＳＩ
Ｃおよび前記プログラマブルデバイスの動作周波数が比
較され、前記ＡＳＩＣの論理にこの比較結果を加味して
プログラマブルデバイスに書き込むべきデータが生成さ
れる。

【００３２】

【００３３】

【００３４】このとき、前記比較結果は動作周波数から
逆算されるクロックサイクル周期の比で表され、前記プ
ログラマブルデバイスに書き込むべきデータは前記ＡＳ
ＩＣの動作遅延にこの比を乗じた遅延をもとに生成され
る。

【００３５】上記方法において本発明では、前記ＡＳＩ
Ｃにおいてタイミング制約の存在するセルが選定され、
前記セルの入力信号の変化とその時刻の組合せが収集さ
れる。この結果から前記タイミング制約に違反するセル
が検出される。

【００３６】このときさらに、前記タイミング制約に違
反したセルについてその違反を解消するために前記セル
の入力信号に設定すべき入力タイミングが計算され、こ
の結果を加味して前記ＡＳＩＣの論理を前記プログラマ
ブルデバイスに書き込む。

【００３７】さらに本発明では、前記タイミング制約に
対する設計余裕が設定され、この設計余裕をも加味して
前記入力タイミングが計算される。

【００３８】また本発明ではさらに、前記計算された入
力タイミングをもとに、前記タイミング制約に違反する
セルがなくなるよう前記ＡＳＩＣの論理が修正される。

【００３９】

【００４０】

【００４１】

【００４２】

【００４３】

【００４４】

【実施例】関連技術１． ここで本発明の関連技術を適宜図面を参照しながら説明
する。

【００４５】図１は関連技術１に係るＡＳＩＣエミュレ
ーションの方法および装置の機能ブロック図である。本
実施例は、ＦＰＧＡに対する書き込みデータを修正し、
設計者がＡＳＩＣに期待する動作タイミングをＦＰＧＡ
でも実現するもので、以下の機能ブロックを有する。

【００４６】１．ＡＳＩＣ論理が書き込まれた後のＦＰ
ＧＡの実動作タイミングを保持するブロック１３ ２．設計者がＡＳＩＣに期待する動作タイミングを保持
するブロック１１ ３．上記２つのブロックからデータを読み出して動作タ
イミングを比較するブロック１２ ４．比較結果から不整合箇所を抽出するブロック１４ ５．不整合箇所を修正または補正するブロック１６ ６．補正の際に必要となる情報をライブラリ化して保持
するブロック１７ ７．設計データおよび補正の内容に従ってＦＰＧＡへの
書き込みデータを作成するブロック１５ ８．不整合箇所についてその情報を出力するブロック１
８ エミュレーションに必要なハードウエアは、ＦＰＧＡを
搭載したＦＰＧＡボード、ＦＰＧＡに対する書き込みデ
ータを作成・編集するＥＷＳ、およびＦＰＧＡボードが
接続されるシステム側の回路である。通常ＦＰＧＡボー
ドには複数のＦＰＧＡが配置され、特殊なシーケンスに
よってデータの書き込みを行う書き込み回路とその回路
を制御する書き込み制御回路が設けられている。書き込
み制御回路はＥＷＳから通信等によって送られたデータ
をＦＰＧＡへ書き込む。

【００４７】以上の構成における本関連技術の処理動作
を説明する。

【００４８】［処理１］設計者の意図した動作タイミン
グ情報を抽出する。この情報はＡＳＩＣの論理データか
ら得ることができる。動作タイミングはブロック１１に
保持される。

【００４９】［処理２］ＡＳＩＣ論理書き込み後のＦＰ
ＧＡ実動作タイミング情報を抽出する。これはＦＰＧＡ
書き込みデータ作成結果から抽出することができ、ブロ
ック１３に保持される。

【００５０】［処理３］上記２種類の動作タイミングの
値をブロック１２において比較する。この様子を図２を
用いて説明する。

【００５１】（１）ＡＳＩＣ設計時に意図した動作タイ
ミング クロック信号２２の立ち上りの時刻をＴ１、リセット信
号２３の立ち上りの時刻をＴ２とすると、ＡＳＩＣ設計
時に意図したタイミングでは、 Ｔ１ ＞ Ｔ２ となる。

【００５２】（２）ＦＰＧＡの実動作タイミング ＦＰＧＡに展開された等価回路において、クロック信号
２２の立ち上りの時刻をＴ１’、リセット信号２３の立
ち上りの時刻をＴ２’とすると、前述のように組合せ回
路２２１における配線遅延により、 Ｔ１’＜ Ｔ２’ となる。従って、ＦＰＧＡ側で無用の誤動作が発生す
る。処理３では（１）、（２）の両動作タイミングを比
較する。

【００５３】［処理４］処理３の結果から不整合を起こ
す信号をブロック１４によって抽出する。同時に不整合
に関する情報、例えば発生箇所、不整合の内容等をブロ
ック１８から出力する。この結果、設計者は不整合情報
を自動的に入手することができる。

【００５４】［処理５］不整合箇所が存在する場合、ブ
ロック１６で補正の内容を決定する。補正にはいくつか
の方法が考えられるが、この場合はＦＰＧＡに書き込む
配置配線データを修正することにより、所望のタイミン
グ、 Ｔ１’＞Ｔ２’ を保証するものとする。すなわち、可能な限り前記組合
せ回路２２１の配線を短くしてタイミングの逆転を解消
するのである。

【００５５】［処理６］配置配線の変更で不整合が吸収
しきれない場合は、遅延セルの挿入を行う。すなわち、
遅延調整用としてブロック１７に予め用意された遅延セ
ル情報を参照して必要な遅延セルを選び出し、回路の対
応部分、この場合は例えばクロック信号２２に挿入す
る。この処理により、相対タイミングを正しい関係に戻
すことができる。

【００５６】以上が関連技術１の概要である。本関連技
術ではＦＰＧＡについて説明したが、当然ながらこれは
ＦＰＧＡ以外のいかなるプログラマブルデバイスであっ
てもよい。

【００５７】実施例１． つづいて実施例１のＡＳＩＣエミュレーションの方法と
装置を説明する。本実施例の特徴はＦＰＧＡの動作イメ
ージをできる限りＡＳＩＣの動作イメージに近づけるべ
く、両者の動作周波数の比に従って各種パラメータを計
算し、ＦＰＧＡに書き込むものである。すなわち、ＦＰ
ＧＡの最大動作周波数がＡＳＩＣ実デバイスのそれを下
回る場合も多いため、その場合はそれらの比と入力信号
に与える遅延等の比を一致させることにより、動作周波
数に見合った各種信号タイミングを実現するものであ
る。

【００５８】図４は実施例１においてＦＰＧＡに書き込
むべきデータを決定するためのフローチャートである。
以下、各工程を説明する。

【００５９】１．論理情報読み込み工程４２ 設計データであるＡＳＩＣの論理情報４１を読み込む。

【００６０】２．遅延計算工程４４ 読み込まれたＡＳＩＣの論理情報４１に対し、ＡＳＩＣ
実デバイスで発生すると予想される信号遅延時間を計算
する。この際、ＡＳＩＣ動作条件情報４６（動作周波
数、入力駆動力、出力負荷容量、温度、電圧等）、およ
び論理セルの遅延情報、セットアップ／ホールド時間等
論理セルのタイミング制約情報、仮想配線長各モード
（最大／通常／最小) における計算係数などを持ったセ
ルライブラリ４３を参照する。

【００６１】３．書き込みデータ生成工程４５ 遅延計算完了後、ＡＳＩＣ動作条件情報４６を参照し、
ＦＰＧＡへの書込みデータ４８を後述の規則に従って生
成する。

【００６２】４．書き込み工程４７ 生成されたデータを実際にＦＰＧＡへ書き込む。

【００６３】以上が各工程の内容である。図５は書込み
データ生成工程４５における処理を示す図である。同図
に示すように、まずＡＳＩＣ論理情報４１をエミュレー
ションすることができるＦＰＧＡの最大動作周波数を計
算する（５１）。この値からＡＳＩＣ実デバイスのクロ
ックサイクル周期を１としたときのＡＳＩＣエミュレー
ション装置のクロックサイクル周期の比ｎを求める（５
２）。

【００６４】つづいて、ＦＰＧＡに展開されたそのＡＳ
ＩＣの全内部信号の動作余裕がＡＳＩＣ実デバイスの動
作余裕のｎ倍になるよう、内部信号の変化すべき時刻
（以下「変化時刻」という）を計算する（５３）。つぎ
に、この変化時刻を実現するようＦＰＧＡへの書込みデ
ータを生成する（５４）。

【００６５】セットアップ時間を考慮して変化時刻を計
算する方法を図６によって説明する。

【００６６】同図（ａ）はＡＳＩＣに期待する動作波形
である。この図において、クロック信号６４とデータ信
号６５のタイミング余裕ｔ６１は、データ信号６１２〜
クロック信号６４の有効エッジまでの期間ｔ６３からＦ
Ｆのセットアップ時間ｔ６２を引いた期間となる。これ
をＦＰＧＡに展開する際、クロック信号６４とデータ信
号６５のタイミング余裕ｔ６１’が実際のＡＳＩＣの動
作余裕のｎ倍になるためには、図６（ｂ）に示す通り、
クロック信号６４の有効エッジから、次の２つの合計時
間分遡った時刻ｔ６３’で変化すれば良い。

【００６７】 １．ＦＰＧＡ内部ＦＦのセットアップ時間・・・ｔ６２’ ２．ＡＳＩＣ側のタイミング余裕ｔ６１のｎ倍・・・ｎ×ｔ６１ ｔ６３’＝ｔ６２’＋ｎ×ｔ６１ この根拠は、これら２つの数値のうち実際のタイミング
余裕は２．に依存するため、１．についてはｎ倍せずに
加える必要性による。こうして変化時刻が確定すればこ
れを書込みデータ生成の条件として使用する。

【００６８】以上が実施例１の概要である。本実施例の
場合、ＦＰＧＡの最大動作周波数のほうが高ければ、当
然ながらｎ＝１として両者の動作イメージを一致させる
ことができる。さらに、ｎ＜１とすれば、システムのク
ロックマージンを知ることも可能である。いずれの場合
でも、本実施例によればＡＳＩＣを構成する各セルのタ
イミング条件を考慮したエミュレーションができるの
で、従来は別途行っていたソフトウエアによる動作確認
が不要となるだけでなく、ソフトウエアシミュレータと
比較して検証時間の大幅な短縮が可能となる。

【００６９】実施例２． つづいて本発明の実施例２を説明する。実施例２は実施
例１と異なる方法でＡＳＩＣの動作イメージの忠実な再
現を図るものである。すなわち、本実施例ではセットア
ップ時間等のタイミング制約をＡＳＩＣ同様にＦＰＧＡ
についても実現するものであるが、実施例１及び関連技
術１による動作イメージの再現がそれぞれ完全であれ
ば、両者の効果は一致することもある。

【００７０】図７は実施例２によって詳細なタイミング
検証を実施するためのフローチャートで、以下の工程か
らなる。

【００７１】１．タイミング制約が存在するセル（以下
「対象セル」という）の入力信号の変化その時刻を収集
する工程７１ ２．ＡＳＩＣ製造メーカーから提示された各セルのタイ
ミング制約情報７３に従い、各セルにおけるタイミング
違反の発生有無を確認する工程７２ ３．タイミング違反の発生したセル（以下「違反セル」
という）に関する情報を出力する工程７４ ４．違反セルがタイミング制約を満足するよう、入力信
号のタイミングに施すべき修正を計算する工程７５ ５．工程７５の情報を用いてＦＰＧＡに書き込むデータ
を生成する工程７７ ６．工程７５の情報を用いて違反セルの違反が解消する
ように、ＡＳＩＣの論理を修正する工程７８ なお、余裕値データ保持部７６は工程７５において設計
上の余裕値を付加するための余裕値データを保持してい
る。

【００７２】以上の構成によってタイミング検証を行う
様子を工程毎に説明する。

【００７３】［工程７１］まず、対象セルの入力信号の
変化とその時刻を組にして収集し、タイミング検証時に
使用するデータフォーマットに変換して保存する。具体
的な収集方法を図８を用いて説明する。

【００７４】同図には、ＦＰＧＡ８１、ＦＰＧＡ８１に
書き込まれた対象セル８２、対象セルの入力信号の変化
を検出するために信号を引き出す信号線８３、ＦＰＧＡ
の入出力ピン８４、ＦＰＧＡとエミュレーションを制御
する制御部を接続する信号線８５、エミュレーションを
制御する制御部８６が示されている。

【００７５】この構成おいて、入力信号の変化は信号線
８３を監視することによって可能となる。検出された信
号の変化は、エミュレーション制御部８６において記録
された時刻とともに、タイミング検証時に使用するデー
タフォーマットに変換され、保存される。

【００７６】［工程７２］工程７１において収集された
情報とタイミング制約情報から、違反セルの有無を確認
する。

【００７７】図９はこの確認方法を説明するためのタイ
ミング図である。同図（ａ）、（ｂ）ともに、ＦＰＧＡ
に書き込まれた図２のＦＦの入力信号の変化を表したも
のであるが、（ａ）ではこのセルは違反セルではなく、
（ｂ）では違反セルである。すなわち、クロック信号２
２、データ信号２１について、ＡＳＩＣ製造メーカーが
要求するセットアップ時間をｔ９１、ホールド時間をｔ
９２とし、一方、それらが現実にとる値をそれぞれｔ９
３、ｔ９４とすると、同図（ａ）では、 ｔ９３＞ｔ９１、ｔ９４＞ｔ９２ が成り立つが、（ｂ）では、 ｔ９３＜ｔ９１、ｔ９４＜ｔ９２ となり、セットアップ時間、ホールド時間ともに違反し
ている。従って、タイミング情報を検索することによ
り、こうした違反状態を検出する。

【００７８】［工程７４］違反セルが発見された場合、
違反の内容を設計者に報告する。内容の例としては、違
反セルのセル番号や違反の態様、すなわちセットアッ
プ、ホールド、インヒビット時間等、違反する制約時間
の特定、その時間の不足量、違反を起こしている入力信
号のピン番号等がある。この報告を受け、設計者は論理
に不都合があることを知り、この情報をもとに論理修正
をすることができる。

【００７９】以上の各工程によれば、従来ソフトウエア
シミュレータで実行していたタイミング検証をＡＳＩＣ
エミュレーション装置で実行することができ、かつ検証
が実際の動作速度に近い状態で行われるため、検証時間
の大幅な短縮が可能となる。また、２種類のツール（ソ
フトウエアシミュレータとＡＳＩＣエミュレーション装
置）を使用する必要がないため、作業効率も向上する。

【００８０】［工程７５］違反セルが発見された場合、
違反を解消することのできる入力信号のタイミングを計
算する。例えば図９（ｂ）の場合、セットアップ、ホー
ルド時間ともに違反しているため、セットアップ時間を
増やすためにはデータ信号２１のローハイ変化を早め、
ホールド時間を増やすためにはハイロー変化を遅らせ
る。通常はこれら両方の違反が同時に発生する可能性は
低く、いずれか一方を解消する場合は単に信号を早める
か、遅延させることで足りる。

【００８１】［工程７７］工程７５の情報を用いて書き
込みデータを生成する。すなわち、設計データを基本と
し、違反セルについてのみデータを修正する。修正の方
法としては、配置配線の変更、使用セルの種別変換、遅
延セルの挿入等が考えられる。この結果、別途タイミン
グ検証をして違反セルを発見し、その都度ＡＳＩＣの論
理を変更する必要がなくなるため、作業性が改善され
る。

【００８２】なお本工程については、さらに設計余裕を
付加することが望ましい。図１０はこうした設計余裕の
付加方法を説明する図である。

【００８３】同図に示すように、セットアップ時間ｔ９
１、ホールド時間ｔ９２に対して、それぞれ設計余裕ｔ
１０１、ｔ１０２が付加されている。設計余裕は、例え
ば一律に２ナノ秒を付加したり、セットアップ時間等を
一律１．２倍する等の方法によればよい。

【００８４】［工程７８］工程７５において計算された
データを元に、ＦＰＧＡ側で違反セルがなくなるよう、
ＡＳＩＣ側に戻って論理を修正する。より具体的には、
例えば１つのセルで多くのセルを駆動している場合、２
つのセルで駆動するように論理を自動修正する等が考え
られる。この場合、各セルのファンイン／ファンアウト
が規定を満たしている場合でも論理変更がされる点に特
徴があり、この点で後述の実施例４と異なる。

【００８５】以上が実施例２の概要である。本実施例に
よれば、ＦＰＧＡの動作イメージがＡＳＩＣ実デバイス
のそれに近づくため、詳細なタイミング検証が可能とな
る。

【００８６】関連技術２． つぎに、本発明の関連技術２を説明する。関連技術２は
ＡＳＩＣの論理をＦＰＧＡに展開したときに発生しうる
ファンイン／ファンアウト違反を自動解消する点に特徴
がある。これはＡＳＩＣ実デバイスとＦＰＧＡとでは当
然ながらファンイン／ファンアウト条件が異なるためで
ある。なお、ＡＳＩＣ実デバイスについては通常ソフト
ウエアシミュレーションの段階でファンイン／ファンア
ウト検査を通過しているのでこうした問題は発生しない
が、未検査の場合については後述する。

【００８７】図１１は関連技術２においてファンイン／
ファンアウトの自動チェックを実現するためのフローチ
ャートである。この方法は以下の工程から構成される。

【００８８】１．ファンイン／ファンアウト検査工程１
１３ ＦＰＧＡに展開された論理情報１１１、特にネット情報
と、使用されている各セルの駆動能力データ１１２を照
合し、ファンイン／ファンアウト違反の有無を検査す
る。

【００８９】例えば、図１２のように１つのアンドセル
１２１と６つのインバータセル１２２が接続されている
場合、このアンドセル１２１のファンアウトが１ｍＡ、
インバータ１２２のファンインが０．２ｍＡとすると、
６つのインバータ１２２を駆動するのに必要な電流１．
２ｍＡ（０．２ｍＡ×６）よりもファンアウトの方が小
さくなる。本工程はこうした違反の有無を検査する。

【００９０】２．違反情報出力工程１１６ 前工程で違反が発見された場合、違反に関する情報、す
なわち違反箇所とその程度等を出力し、設計者に報知す
る。

【００９１】３．書き込みデータ修正工程１１７ 違反が発見されたとき、自動的にＦＰＧＡに対する書き
込み情報を修正する。図１２でいえば、例えば前記アン
ドセル１２１を倍のファンアウトを有するパワータイプ
のものに変更したり、アンドセル１２１とインバータセ
ル１２２の間に大きなファンアウトを持つバッファセル
を入れる等の措置が考えられる。

【００９２】４．ＦＰＧＡへのデータ書き込み工程１１
８ 前工程で修正されたデータをＦＰＧＡへ書き込む。

【００９３】以上、本関連技術によれば、ＦＰＧＡに書
き込むべきデータが自動的に修正されるため、以降、即
座に有効なＡＳＩＣエミュレーションを開始することが
できる。このとき設計者はもともと問題のないＡＳＩＣ
側にまで戻って論理の変更を行う必要がなく、設計効率
が大幅に改善される。

【００９４】なお、ＡＳＩＣ側のファンイン／ファンア
ウト検査がソフトウエアシミュレーションの段階で行わ
れていない場合は以下のように対応する。すなわち、前
記ファンイン／ファンアウト検査工程１１３において、
ＡＳＩＣの論理情報と、ＡＳＩＣで使用されている各セ
ルの駆動能力データを照合し、ＡＳＩＣ単体におけるフ
ァンイン／ファンアウト違反の有無を検査する。この段
階で違反が発見されれば、図示しないＡＳＩＣの論理修
正工程において自動修正を行う。つづいて、修正後の論
理に対してＦＰＧＡ側のファンイン／ファンアウト検査
を行えばよい。この場合も、設計者がわざわざＡＳＩＣ
の設計に戻る必要がなく、設計効率の改善が可能とな
る。

【００９５】

【発明の効果】本発明のＡＳＩＣエミュレーション方法
によれば、ＡＳＩＣの論理に、ＡＳＩＣおよびプログラ
マブルデバイスの動作周波数の比較結果を加味して書き
込みが行われるため、プログラマブルデバイスの動作イ
メージがＡＳＩＣ実デバイスのそれに近くなる。従っ
て、詳細なタイミング検証を容易かつ短時間に行うこと
ができる。

【００９６】

【００９７】

【００９８】このとき、クロックサイクル周期の比をＡ
ＳＩＣの動作遅延に乗じて書き込みデータを作成するた
め、動作イメージを単純な比で表現でき、データ作成も
容易なる。

【００９９】また本発明では、タイミング制約に違反す
るセルを自動検出することができ、作業効率が向上す
る。

【０１００】このとき、違反セルの違反を自動的に解消
することも可能となる。

【０１０１】さらに、タイミング制約に対する設計余裕
を付加することができ、動作信頼性・安定性が向上す
る。

【０１０２】また本発明では、違反セルがなくなるよう
ＡＳＩＣの論理自体を自動修正することができる。

【０１０３】

【０１０４】

【０１０５】

【０１０６】

【０１０７】

【図面の簡単な説明】

【図１】 関連技術１に係るＡＳＩＣエミュレーション
方法および装置の機能ブロック図である。

【図２】（ａ）はリセット付ＦＦを使用した回路例を示
す図、（ｂ）は設計者がその回路に期待するタイミング
を示すタイミング図である。

【図３】 図２（ａ）の回路においてタイミングに逆転
が起きた場合のタイミング図である。

【図４】 実施例１のＡＳＩＣエミュレーション装置に
おいてＦＰＧＡに書き込むべきデータを決定するための
フローチャートである。

【図５】 ＦＰＧＡへの書込みデータ生成工程４５にお
ける処理を示す図である。

【図６】 セットアップ時間を考慮して変化時刻を計算
する方法例を説明する図である。

【図７】 実施例２のＡＳＩＣエミュレーション装置で
詳細なタイミング検証を実施するためのフローチャート
である。

【図８】 タイミング制約が存在するセルの入力信号の
変化とその時刻を組にして収集する方法を示す図であ
る。

【図９】 違反セルの有無を確認する方法を説明するた
めのタイミング図である。

【図１０】 実施例２において設計余裕を付加する方法
を説明する図である。

【図１１】 関連技術２においてファンイン／ファンア
ウトの自動チェックを実現するためのフローチャートで
ある。

【図１２】 １つのアンドセル１２１と６つのインバー
タセル１２２が接続されている状態を示す図である。

【図１３】 ＡＳＩＣのエミュレーションを開始するた
めの準備工程を示す図である。

【図１４】 図２のリセット付ＦＦ回路に関するソフト
ウエアシミュレータとＡＳＩＣエミュレーション装置に
おける動作の違いを示すタイミング図である。

【符号の説明】

１１ ＡＳＩＣに期待する動作タイミング保持ブロッ
ク、１２ 動作タイミング比較ブロック、１３ ＦＰＧ
Ａ実動作タイミング保持ブロック、１４ 不整合箇所抽
出ブロック、１５ 書き込みデータ作成ブロック、１６
不整合箇所補正ブロック、１７ 補正情報保持ブロッ
ク、１８ 不整合情報出力ブロック、４２論理情報読み
込み工程、４４ 遅延計算工程、４５ 書き込みデータ
生成工程、４７ 書き込み工程、７１ 入力信号の変化
を収集する工程、７２ 違反の有無を確認する工程、７
４ 違反情報を出力する工程、７５ タイミングの修正
計算をする工程、７７ 書き込みデータを生成する工
程、７８ ＡＳＩＣ論理を修正する工程、１１３ ファ
ンイン／ファンアウト検査工程、１１６ 違反情報出力
工程、１１７ 書き込みデータ修正工程、１１８ デー
タ書き込み工程。

フロントページの続き (56)参考文献 特開 平１−315873（ＪＰ，Ａ) 特開 平３−171258（ＪＰ，Ａ) 特開 平３−276375（ＪＰ，Ａ) 特開 平７−295852（ＪＰ，Ａ) 特開 平６−295319（ＪＰ，Ａ) 特開 平４−134845（ＪＰ，Ａ) 特開 平２−245831（ＪＰ，Ａ) 特開 昭62−232583（ＪＰ，Ａ) 特表 平４−502985（ＪＰ，Ａ) 小川光雄、外２名、”開発環境ＭＡＸ ＋ｐｌｕｓ▲ＩＩ▼の概要とアルテラ・ チップ開発事例”、インタ−フェース、 ＣＱ出版株式会社、平成５年、Ｖｏｌ. 19、Ｎｏ．３、ｐ．129〜145 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 664

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 内部論理を動的にプログラミングするこ
   とが可能なプログラマブルデバイスを用いてＡＳＩＣの
   動作をエミュレーションする方法において、設計されたＡＳＩＣの論理とそのＡＳＩＣの動作条件情
   報からそのＡＳＩＣの動作遅延を計算する工程と、 前記プログラマブルデバイスの性能に応じてその動作周
   波数を決定する工程と、 前記ＡＳＩＣ及び前記プログラマブルデバイスの動作周
   波数から逆算されるクロックサイクル周期の比を求める
   工程と、 前記ＡＳＩＣの動作遅延にこの比を乗じた遅延をもとに
   前記プログラマブルデバイスに書き込むべきデータを生
   成する工程と、 を有することを特徴とするＡＳＩＣエミュレーション方
   法。
2. 【請求項２】 請求項１に記載のＡＳＩＣエミュレーシ
   ョン方法において、 前記ＡＳＩＣにおいてタイミング制約の存在するセルを
   選定する工程と、 前記セルの入力信号の変化をその時刻とともに収集する
   工程と、 前記収集の結果から前記タイミング制約に違反するセル
   を検出する工程と、 を有することを特徴とするＡＳＩＣエミュレーション方
   法。
3. 【請求項３】 請求項２に記載のＡＳＩＣエミュレーシ
   ョン方法において、 該方法はさらに、 前記タイミング制約に違反したセルについてその違反を
   解消するために前記セルの入力信号に設定すべき入力タ
   イミングを計算する工程を有し、 この工程おいて計算された入力タイミングを加味して前
   記ＡＳＩＣの論理を前記プログラマブルデバイスに書き
   込むことを特徴とするＡＳＩＣエミュレーション方法。
4. 【請求項４】 請求項３に記載のＡＳＩＣエミュレーシ
   ョン方法において、該方法はさらに、 前記タイミング制約に対する設計余裕を設定するための
   工程を有し、 この設計余裕も加味して前記入力タイミングを計算する
   ことを特徴とするＡＳＩＣエミュレーション方法。
5. 【請求項５】 請求項４に記載のＡＳＩＣエミュレーシ
   ョン方法において、該方法はさらに、 前記計算された入力タイミングをもとに、前記タイミン
   グ制約に違反するセルがなくなるように前記ＡＳＩＣの
   論理を修正する工程を有することを特徴とするＡＳＩＣ
   エミュレーション方法。