JP2776263B2 - 遅延シミュレータ及び遅延値算出方法 - Google Patents
遅延シミュレータ及び遅延値算出方法Info
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- JP2776263B2 JP2776263B2 JP6216714A JP21671494A JP2776263B2 JP 2776263 B2 JP2776263 B2 JP 2776263B2 JP 6216714 A JP6216714 A JP 6216714A JP 21671494 A JP21671494 A JP 21671494A JP 2776263 B2 JP2776263 B2 JP 2776263B2
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Description
【０００１】
【産業上の利用分野】本発明は、回路の遅延解析を行な
う遅延ミュレータ及び遅延計算方法に関し、特に入力状
態を考慮したクリティカルパスを切り出す遅延シミュレ
ータ及び遅延計算方法に関する。
う遅延ミュレータ及び遅延計算方法に関し、特に入力状
態を考慮したクリティカルパスを切り出す遅延シミュレ
ータ及び遅延計算方法に関する。
【０００２】
【従来の技術】従来、フルカスタムＬＳＩ設計における
遅延シミュレーションの多くは、設計者が経験と勘をた
よりに人手でトランジスタレベルのクリティカルパス・
ネットリストを作成し、検証する手法が取られていた。
遅延シミュレーションの多くは、設計者が経験と勘をた
よりに人手でトランジスタレベルのクリティカルパス・
ネットリストを作成し、検証する手法が取られていた。
【０００３】近時、ＬＳＩの大規模化に伴い、遅延シミ
ュレーションとして、取扱いデータ規模と処理速度の観
点からゲートレベルでのスタティック検証方法が用いら
れている。
ュレーションとして、取扱いデータ規模と処理速度の観
点からゲートレベルでのスタティック検証方法が用いら
れている。
【０００４】しかし、要求性能が一段と厳しくなりつつ
あるＬＳＩ設計、特にフルカスタムＬＳＩ設計において
は、トランジスタレベルにてダイナミックな遅延シミュ
レーションを行なうクリティカルパスの検証方法が精度
の面から不可欠となってきている。
あるＬＳＩ設計、特にフルカスタムＬＳＩ設計において
は、トランジスタレベルにてダイナミックな遅延シミュ
レーションを行なうクリティカルパスの検証方法が精度
の面から不可欠となってきている。
【０００５】このような背景のもと、図４に示すよう
に、大規模チップに対しＴＡＴを重視し、回路のゲート
レベルの接続情報を記述したゲートレベルネットリスト
(25)を入力としてスタティック遅延シミュレーション(2
6)を行い、クリティカルパス情報(27)を特定した後に、
ゲートレベルネットリストからクリティカルパスのみを
切り出して、切り出したクリティカルパスをトランジス
タレベルに展開し、精度を重視したダイナミック遅延シ
ミュレーション(28)を行う方式が提案されている。
に、大規模チップに対しＴＡＴを重視し、回路のゲート
レベルの接続情報を記述したゲートレベルネットリスト
(25)を入力としてスタティック遅延シミュレーション(2
6)を行い、クリティカルパス情報(27)を特定した後に、
ゲートレベルネットリストからクリティカルパスのみを
切り出して、切り出したクリティカルパスをトランジス
タレベルに展開し、精度を重視したダイナミック遅延シ
ミュレーション(28)を行う方式が提案されている。
【０００６】
【発明が解決しようとする課題】図４に示した従来の遅
延シミュレーションの問題点は、クリティカルパスの切
り口の処理の仕方にあり、クリティカルパス上の素子に
おいてパス以外のピンの入力状態の設定の仕方如何が遅
延精度に大きな影響を与えることが知られている。
延シミュレーションの問題点は、クリティカルパスの切
り口の処理の仕方にあり、クリティカルパス上の素子に
おいてパス以外のピンの入力状態の設定の仕方如何が遅
延精度に大きな影響を与えることが知られている。
【０００７】ゲートレベルの接続情報をトランジスタレ
ベルに展開しトランジスタレベルの回路シミュレーショ
ンを行なってパスの遅延値を求める従来例として、例え
ば特開平3-33980号公報には、パスの各ゲートを励起さ
せるために各ゲートの入力信号を自動発生させてて回路
シミュレーションを行ない、シミュレーション結果から
パスの遅延値を自動的に求める、パスの遅延値自動算出
方法が提案されている。すなわち、同公報には、パス上
の各ゲートをトランジスタ回路記述に変換し、配線は配
線抵抗と配線容量をトランジスタ回路記述の中に挿入し
て、パスの先頭から各ゲートを活性化させるための入力
信号を自動発生させて回路シミュレーションを行なうこ
とによりパスの遅延値を求める方法が開示されている。
ベルに展開しトランジスタレベルの回路シミュレーショ
ンを行なってパスの遅延値を求める従来例として、例え
ば特開平3-33980号公報には、パスの各ゲートを励起さ
せるために各ゲートの入力信号を自動発生させてて回路
シミュレーションを行ない、シミュレーション結果から
パスの遅延値を自動的に求める、パスの遅延値自動算出
方法が提案されている。すなわち、同公報には、パス上
の各ゲートをトランジスタ回路記述に変換し、配線は配
線抵抗と配線容量をトランジスタ回路記述の中に挿入し
て、パスの先頭から各ゲートを活性化させるための入力
信号を自動発生させて回路シミュレーションを行なうこ
とによりパスの遅延値を求める方法が開示されている。
【０００８】しかしながら、前記特開平3-33980号公報
に開示されたパスの遅延値自動算出方法は、テストパタ
ーン自動発生プログラムから入力状態としてパスを活性
化する値は抽出できるものの、その入力状態の値により
パスの遅延量が最大となることに関しては、全く考慮さ
れていない。この点を以下に詳説する。
に開示されたパスの遅延値自動算出方法は、テストパタ
ーン自動発生プログラムから入力状態としてパスを活性
化する値は抽出できるものの、その入力状態の値により
パスの遅延量が最大となることに関しては、全く考慮さ
れていない。この点を以下に詳説する。
【０００９】図５を参照して、一つのゲートに着目した
場合の入力状態による遅延誤差について説明する。図５
は、２入力AND-NOR回路(29)のゲートレベルの構成を示
すものであり、入力ピンＩ01(30)、Ｉ02(31)、Ｉ03(3
2)、出力ピンＯ01(33)をもつ。
場合の入力状態による遅延誤差について説明する。図５
は、２入力AND-NOR回路(29)のゲートレベルの構成を示
すものであり、入力ピンＩ01(30)、Ｉ02(31)、Ｉ03(3
2)、出力ピンＯ01(33)をもつ。
【００１０】図６に、図５の２入力AND-NOR回路(29)の
トランジスタレベルの回路図を、図７に真理値表を示
す。図６において、Ｍ１〜Ｍ３はｐチャネルMOSトラン
ジスタ、Ｍ４〜Ｍ６はｎチャネルMOSトランジスタから
構成されている。
トランジスタレベルの回路図を、図７に真理値表を示
す。図６において、Ｍ１〜Ｍ３はｐチャネルMOSトラン
ジスタ、Ｍ４〜Ｍ６はｎチャネルMOSトランジスタから
構成されている。
【００１１】図７において、各列は図５又は図６に示す
各端子（ピン）名に対応し、「Ｆ」はピンにおける信号
波形がHigh（高）レベルからLow（低）レベルへ立ち下
がる遷移状態を表し、「Ｒ」はピンにおける信号波形が
LowレベルからHighレベルへ立ち上がる遷移状態を表
し、「１」はピンがHighレベル状態、「０」はピンがLo
wレベル状態にあることを示している。
各端子（ピン）名に対応し、「Ｆ」はピンにおける信号
波形がHigh（高）レベルからLow（低）レベルへ立ち下
がる遷移状態を表し、「Ｒ」はピンにおける信号波形が
LowレベルからHighレベルへ立ち上がる遷移状態を表
し、「１」はピンがHighレベル状態、「０」はピンがLo
wレベル状態にあることを示している。
【００１２】図７を参照して、例えば第１行目の、入力
ピンＩ01がＦ、入力ピンＩ02、Ｉ03が１、０の場合、出
力ピンＯ01がＲであるとは、入力ピンＩ02、Ｉ03が夫々
Highレベル、Lowレベルの状態において、入力ピンＩ01
の入力信号がHighレベルからLowレベルに立ち下がる
と、２入力AND-NOR回路(29)の出力ピンＯ01の出力信号
はLowレベルからHighレベルに立ち上がる。
ピンＩ01がＦ、入力ピンＩ02、Ｉ03が１、０の場合、出
力ピンＯ01がＲであるとは、入力ピンＩ02、Ｉ03が夫々
Highレベル、Lowレベルの状態において、入力ピンＩ01
の入力信号がHighレベルからLowレベルに立ち下がる
と、２入力AND-NOR回路(29)の出力ピンＯ01の出力信号
はLowレベルからHighレベルに立ち上がる。
【００１３】図７を参照して、入力ピンＩ01における入
力信号の立ち下がり(34)に対し、出力ピンＯ01の出力信
号が立ち上がる状態(37)の遅延を考える。
力信号の立ち下がり(34)に対し、出力ピンＯ01の出力信
号が立ち上がる状態(37)の遅延を考える。
【００１４】図７に示すように、この時、入力ピンＩ0
2、Ｉ03が、“１０”、“０１”、“００”のいずれの
状態（符号36で指示する破線で囲んだ３つの状態）でも
論理的にはパスが活性化される。
2、Ｉ03が、“１０”、“０１”、“００”のいずれの
状態（符号36で指示する破線で囲んだ３つの状態）でも
論理的にはパスが活性化される。
【００１５】この場合、前記特開平3-33980号公報に記
載の遅延値算出方法によれば、３つの状態は等価に扱わ
れるため、入力ピンＩ02＝１、Ｉ03＝０が選ばれ、図８
に示す状態、すなわち入力ピンＩ02が電源に接続され、
入力ピンＩ03が接地されて遅延解析が行なわれる可能性
がある。
載の遅延値算出方法によれば、３つの状態は等価に扱わ
れるため、入力ピンＩ02＝１、Ｉ03＝０が選ばれ、図８
に示す状態、すなわち入力ピンＩ02が電源に接続され、
入力ピンＩ03が接地されて遅延解析が行なわれる可能性
がある。
【００１６】しかしながら、実際には、図５の２入力AN
D-NOR回路(29)において、入力ピンＩ02、Ｉ03が“１
０”に設定された場合と、“００”に設定された場合と
では、入力ピンＩ01と出力ピンＯ01間の遅延誤差は、経
路の差から最大15％程度になることが知られている。
D-NOR回路(29)において、入力ピンＩ02、Ｉ03が“１
０”に設定された場合と、“００”に設定された場合と
では、入力ピンＩ01と出力ピンＯ01間の遅延誤差は、経
路の差から最大15％程度になることが知られている。
【００１７】従って、図５の２入力AND-NOR回路(29)に
対して、ゲート内遅延のワースト値（最悪値）を得るた
めには、図９に示すように、入力ピンＩ02、Ｉ03を接地
レベルとするようにしたピン状態に設定して遅延を算出
することが必要とされる。
対して、ゲート内遅延のワースト値（最悪値）を得るた
めには、図９に示すように、入力ピンＩ02、Ｉ03を接地
レベルとするようにしたピン状態に設定して遅延を算出
することが必要とされる。
【００１８】このような遅延誤差は、等価端子をもつ単
純ゲート以外では必ず生じるものであり、特にピン数の
多い規模の大きなゲートになるに従い、顕著になる傾向
がある。
純ゲート以外では必ず生じるものであり、特にピン数の
多い規模の大きなゲートになるに従い、顕著になる傾向
がある。
【００１９】さらに、クリティカルパス全体では、各ゲ
ートが有する遅延誤差が累積されることになるため、前
記従来の遅延シミュレータ又は前記特開平3-33980号公
報記載の遅延値自動算出方法により、クリティカルパス
の正確なワースト値を求めることは極めて困難である。
ートが有する遅延誤差が累積されることになるため、前
記従来の遅延シミュレータ又は前記特開平3-33980号公
報記載の遅延値自動算出方法により、クリティカルパス
の正確なワースト値を求めることは極めて困難である。
【００２０】従って、本発明は、前記問題点を解消し、
ゲート内遅延が最悪状態（ワーストケース）となる値を
入力状態として設定することによりクリティカルパスの
ワースト値を高精度に算出することを可能とする、遅延
シミュレータ及び遅延値算出方法を提供することを目的
とする。
ゲート内遅延が最悪状態（ワーストケース）となる値を
入力状態として設定することによりクリティカルパスの
ワースト値を高精度に算出することを可能とする、遅延
シミュレータ及び遅延値算出方法を提供することを目的
とする。
【００２１】
【課題を解決するための手段】前記目的を達成するため
本発明は、ゲートレベルのクリティカルパスについて、
該クリティカルパス上の素子で該パスに属さないピンを
該素子の遅延が最悪値となるような入力状態に設定し、
前記クリティカルパスをトランジスタレベルに展開して
遅延解析を行なう、ことを特徴とする遅延算出方法を提
供する。
本発明は、ゲートレベルのクリティカルパスについて、
該クリティカルパス上の素子で該パスに属さないピンを
該素子の遅延が最悪値となるような入力状態に設定し、
前記クリティカルパスをトランジスタレベルに展開して
遅延解析を行なう、ことを特徴とする遅延算出方法を提
供する。
【００２２】また、本発明の遅延シミュレータは、好ま
しくは、回路のゲートレベルの接続情報を含むゲートレ
ベルネットリスト・ファイルと、クリティカルパスの点
列情報を含むファイルと、ゲートの論理動作とパス上の
入力ピンと出力ピン間の遅延情報との対応を含むピン状
態ライブラリと、クリティカルパスの切り出しを行うク
リティカルパス切り出し部と、ゲートのトランジスタ構
成を示すライブラリを入力し、前記クリティカルパス切
り出し部で切り出したクリティカルパスをトランジスタ
レベルに展開するトランジスタレベル展開部と、前記ト
ランジスタレベル展開部で展開されたトランジスタレベ
ルにて遅延解析を行なう遅延解析部と、を備え、前記ク
リティカルパス切り出し部が、前記切り出したクリティ
カルパス上の素子で該パスに属さないピンに対して前記
ピン状態ライブラリを参照して該素子の遅延が最悪値と
なる入力状態を設定することを特徴とするものである。
しくは、回路のゲートレベルの接続情報を含むゲートレ
ベルネットリスト・ファイルと、クリティカルパスの点
列情報を含むファイルと、ゲートの論理動作とパス上の
入力ピンと出力ピン間の遅延情報との対応を含むピン状
態ライブラリと、クリティカルパスの切り出しを行うク
リティカルパス切り出し部と、ゲートのトランジスタ構
成を示すライブラリを入力し、前記クリティカルパス切
り出し部で切り出したクリティカルパスをトランジスタ
レベルに展開するトランジスタレベル展開部と、前記ト
ランジスタレベル展開部で展開されたトランジスタレベ
ルにて遅延解析を行なう遅延解析部と、を備え、前記ク
リティカルパス切り出し部が、前記切り出したクリティ
カルパス上の素子で該パスに属さないピンに対して前記
ピン状態ライブラリを参照して該素子の遅延が最悪値と
なる入力状態を設定することを特徴とするものである。
【００２３】そして、本発明においては、前記ピン状態
ライブラリは、好ましくは、クリティカルパス上の素子
について前記クリティカルパスを論理的に活性化させる
入力ピンのパターンと該パターンに対応する前記素子の
遅延時間とを含んでいる。
ライブラリは、好ましくは、クリティカルパス上の素子
について前記クリティカルパスを論理的に活性化させる
入力ピンのパターンと該パターンに対応する前記素子の
遅延時間とを含んでいる。
【００２４】さらに、本発明は、クリティカルパスの遅
延量を計算する遅延値算出方法において、(A)ゲートレ
ベルネットリストから点列情報に基づきネットリストを
切り出す工程、(B)該切り出したクリティカルパス上の
素子でパスに属さないピンに対して該素子の遅延が最悪
値となる入力状態を設定する工程、(C)前記切り出した
クリティカルパスをゲートレベルからトランジスタレベ
ルに展開する工程、及び、(D)トランジスタレベルの遅
延シミュレータにてクリティカルパスの遅延を算出する
工程、を含むことを特徴とする遅延値算出方法を提供す
る。
延量を計算する遅延値算出方法において、(A)ゲートレ
ベルネットリストから点列情報に基づきネットリストを
切り出す工程、(B)該切り出したクリティカルパス上の
素子でパスに属さないピンに対して該素子の遅延が最悪
値となる入力状態を設定する工程、(C)前記切り出した
クリティカルパスをゲートレベルからトランジスタレベ
ルに展開する工程、及び、(D)トランジスタレベルの遅
延シミュレータにてクリティカルパスの遅延を算出する
工程、を含むことを特徴とする遅延値算出方法を提供す
る。
【００２５】
【作用】本発明の原理・作用を以下に説明する。
【００２６】上記構成のもと、本発明は、論理判定によ
る「クリティカルパスが活性化する値」にのみ着目する
のではなく、クリティカルパス上のゲート内遅延がワー
ストケースとなる値を入力状態として設定するものであ
る。
る「クリティカルパスが活性化する値」にのみ着目する
のではなく、クリティカルパス上のゲート内遅延がワー
ストケースとなる値を入力状態として設定するものであ
る。
【００２７】本発明は、好ましくは、各ゲートの遅延ラ
イブラリ作成時の入力波形ファイルと、これに実際の遅
延値を追加したファイルを、ピン状態ライブラリとして
用いるものである。
イブラリ作成時の入力波形ファイルと、これに実際の遅
延値を追加したファイルを、ピン状態ライブラリとして
用いるものである。
【００２８】遅延ライブラリは、通常、トランジスタレ
ベルのダイナミック遅延シミュレータにより作成される
が、入力となる波形ファイルには、その遅延測定対象の
入力ピン、出力ピン各々の遷移情報と、その入力ピンと
出力ピン間の遅延が、最小／定常／最大となるための、
遅延測定対象ピン以外のピンの状態値（１／０）の情報
が含まれている。
ベルのダイナミック遅延シミュレータにより作成される
が、入力となる波形ファイルには、その遅延測定対象の
入力ピン、出力ピン各々の遷移情報と、その入力ピンと
出力ピン間の遅延が、最小／定常／最大となるための、
遅延測定対象ピン以外のピンの状態値（１／０）の情報
が含まれている。
【００２９】本発明では、ピン状態ライブラリを参照し
て、遅延が最大値となるピン状態値を入力状態として設
定することにより、遅延の最悪値を高精度に算出する。
なお、一般に、遅延ライブラリが更新されるタイミング
は新規プロセス開発毎であるため、入力波形ファイルは
一度作成されれば長期間に亘って利用可能とされる。
て、遅延が最大値となるピン状態値を入力状態として設
定することにより、遅延の最悪値を高精度に算出する。
なお、一般に、遅延ライブラリが更新されるタイミング
は新規プロセス開発毎であるため、入力波形ファイルは
一度作成されれば長期間に亘って利用可能とされる。
【００３０】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００３１】
【実施例１】図１は本発明を一実施例の構成を示す図で
ある。
ある。
【００３２】図１を参照して、本実施例は、切り出し対
象となるゲートレベルネットリスト・ファイル(1)と、
クリティカルパス点列情報ファイル(2)と、クリティカ
ルパス上の素子でパス以外のピンに遅延がワーストとな
る入力状態を設定するため情報を含むピン状態ライブラ
リ(3)と、これらのファイル(2,3)及びピン状態ライブラ
リ(3)から所定の情報を入力してクリティカルパスの切
り出しを行うクリティカルパス切り出し部(4)と、各ゲ
ートのトランジスタ構成を示すライブラリ(5)を入力と
して、切り出したクリティカルパスをトランジスタレベ
ルに展開するトランジスタレベル展開部(6)と、トラン
ジスタレベルの遅延シミュレータ(7)から構成される。
象となるゲートレベルネットリスト・ファイル(1)と、
クリティカルパス点列情報ファイル(2)と、クリティカ
ルパス上の素子でパス以外のピンに遅延がワーストとな
る入力状態を設定するため情報を含むピン状態ライブラ
リ(3)と、これらのファイル(2,3)及びピン状態ライブラ
リ(3)から所定の情報を入力してクリティカルパスの切
り出しを行うクリティカルパス切り出し部(4)と、各ゲ
ートのトランジスタ構成を示すライブラリ(5)を入力と
して、切り出したクリティカルパスをトランジスタレベ
ルに展開するトランジスタレベル展開部(6)と、トラン
ジスタレベルの遅延シミュレータ(7)から構成される。
【００３３】図２は、ピン状態ライブラリ(3)のフォー
マットの一例を示すものであり、図５に示した２入力AN
D-NOR回路のピン状態を示している。なお、前記の如
く、ピン状態ライブラリ(3)として、ゲートの遅延ライ
ブラリ作成時の入力波形ファイルと、これに実際の遅延
値を追加したファイルが用いられる。
マットの一例を示すものであり、図５に示した２入力AN
D-NOR回路のピン状態を示している。なお、前記の如
く、ピン状態ライブラリ(3)として、ゲートの遅延ライ
ブラリ作成時の入力波形ファイルと、これに実際の遅延
値を追加したファイルが用いられる。
【００３４】図２を参照して、ピン状態ライブラリ(3)
には、入力ピンＩ01の信号波形の立ち下がりによる出力
ピンＯ01の信号波形の立ち上がりの遷移情報(8)と、そ
の時の対象ピン以外の入力ピンＩ02(9)、Ｉ03(10)の状
態値（１又は０）と、入力ピンＩ02、Ｉ03の各々の状態
における、入力ピンＩ01から出力ピンＯ01への遅延値の
情報(11)が含まれている。
には、入力ピンＩ01の信号波形の立ち下がりによる出力
ピンＯ01の信号波形の立ち上がりの遷移情報(8)と、そ
の時の対象ピン以外の入力ピンＩ02(9)、Ｉ03(10)の状
態値（１又は０）と、入力ピンＩ02、Ｉ03の各々の状態
における、入力ピンＩ01から出力ピンＯ01への遅延値の
情報(11)が含まれている。
【００３５】なお、図２のピン状態ライブラリ(3)の入
力ピンＩ02、Ｉ03のパターンの組合せは、図７の破線36
で示す状態に対応しており、いずれも２入力AND-NOR回
路を論理的に活性化するものである。
力ピンＩ02、Ｉ03のパターンの組合せは、図７の破線36
で示す状態に対応しており、いずれも２入力AND-NOR回
路を論理的に活性化するものである。
【００３６】図２に示すように、入力ピンＩ01の立ち下
がりに対する出力ピンＯ01の立ち上がりの遷移状態にお
ける遅延値は、入力ピンＩ02＝０、Ｉ03＝０の場合にワ
ーストケース(12)とされる。
がりに対する出力ピンＯ01の立ち上がりの遷移状態にお
ける遅延値は、入力ピンＩ02＝０、Ｉ03＝０の場合にワ
ーストケース(12)とされる。
【００３７】次に、図３を参照して、クリティカルパス
の遅延量を算出する本実施例の処理フローを説明する。
図３において、２入力AND-NOR回路(16)の入力ピンＩ01
の立ち下がりに対する出力ピンＯ01の立ち上がりの遅延
値と、パス以外の入力ピンＩ02、Ｉ03の状態の関係は、
図２に示すピン状態ライブラリ(3)の内容に従うものと
する。
の遅延量を算出する本実施例の処理フローを説明する。
図３において、２入力AND-NOR回路(16)の入力ピンＩ01
の立ち下がりに対する出力ピンＯ01の立ち上がりの遅延
値と、パス以外の入力ピンＩ02、Ｉ03の状態の関係は、
図２に示すピン状態ライブラリ(3)の内容に従うものと
する。
【００３８】まず、図３(A)に示すように、切り出し対
象となるゲートレベルネットリスト(13)から、クリティ
カルパス点列情報(2)により得られた始点(14)と終点(1
5)を指定することによりネットリストを切り出す。
象となるゲートレベルネットリスト(13)から、クリティ
カルパス点列情報(2)により得られた始点(14)と終点(1
5)を指定することによりネットリストを切り出す。
【００３９】そして、クリティカルパス(20)上の素子で
ある２入力AND-NOR回路(16)においてパス以外のピン
に、ピン状態ライブラリ(3)より遅延がワースト値とな
る入力状態を設定する。
ある２入力AND-NOR回路(16)においてパス以外のピン
に、ピン状態ライブラリ(3)より遅延がワースト値とな
る入力状態を設定する。
【００４０】この場合、図２のピン状態ライブラリ(3)
より遅延値2.0のワーストケース(12)が選択され、クリ
ティカルパス切り出し部(4)は、図３(B)に示すように、
パス以外の入力ピンＩ02とＩ03とを共にグランド（接
地）21、22に接続して出力する。
より遅延値2.0のワーストケース(12)が選択され、クリ
ティカルパス切り出し部(4)は、図３(B)に示すように、
パス以外の入力ピンＩ02とＩ03とを共にグランド（接
地）21、22に接続して出力する。
【００４１】トランジスタレベル展開部(6)は、クリテ
ィカルパス切り出し部(4)により切り出されたクリティ
カルパスをゲートレベルからトランジスタレベルに展開
し、トランジスタレベル遅延シミュレータ(7)で検証す
る。
ィカルパス切り出し部(4)により切り出されたクリティ
カルパスをゲートレベルからトランジスタレベルに展開
し、トランジスタレベル遅延シミュレータ(7)で検証す
る。
【００４２】すなわち、２入力AND-NOR回路(16)につい
ては、例えば図６に示すようなトランジスタレベルの回
路構成に展開され、入力ピンＩ02、Ｉ03は接地レベルに
固定され、ｎチャネルMOSトランジスタＭ５、Ｍ４、ｐ
チャネルMOSトランジスタＭ２、Ｍ１のゲート電極が接
地レベルとされる。そして、入力ピンＩ01の入力信号の
HighレベルからLowレベルへの立ち下がりに対する出力
ピンＯ01の出力信号の立ち上がりの遅延時間がトランジ
スタレベルでシミュレーションされる。
ては、例えば図６に示すようなトランジスタレベルの回
路構成に展開され、入力ピンＩ02、Ｉ03は接地レベルに
固定され、ｎチャネルMOSトランジスタＭ５、Ｍ４、ｐ
チャネルMOSトランジスタＭ２、Ｍ１のゲート電極が接
地レベルとされる。そして、入力ピンＩ01の入力信号の
HighレベルからLowレベルへの立ち下がりに対する出力
ピンＯ01の出力信号の立ち上がりの遅延時間がトランジ
スタレベルでシミュレーションされる。
【００４３】以上、本実施例では、ゲートレベルのネッ
トリストからクリティカルパスを切り出し、トランジス
タレベルにて遅延シミュレーションを行う際に、クリテ
ィカルパス上の素子でパス以外のピンを、単にクリティ
カルパスを活性化させるだけでなく、遅延が最悪値とな
るような入力状態に設定することにより、遅延計算精度
を向上している。
トリストからクリティカルパスを切り出し、トランジス
タレベルにて遅延シミュレーションを行う際に、クリテ
ィカルパス上の素子でパス以外のピンを、単にクリティ
カルパスを活性化させるだけでなく、遅延が最悪値とな
るような入力状態に設定することにより、遅延計算精度
を向上している。
【００４４】遅延計算精度は、回路構成及びトランジス
タ構成に大きく依存するため、回路全般に対する定量的
効果を示すことは困難であるが、本実施例によれば、入
力状態を考慮しない場合と比較して、少なくとも10％程
度の精度向上が予測される。
タ構成に大きく依存するため、回路全般に対する定量的
効果を示すことは困難であるが、本実施例によれば、入
力状態を考慮しない場合と比較して、少なくとも10％程
度の精度向上が予測される。
【００４５】
【発明の効果】以上説明したように本発明の遅延シミュ
レータによれば、ゲートレベルのネットリストからクリ
ティカルパスを切り出しトランジスタレベルにてより詳
細なワーストケースの遅延シミュレーションを行う場合
に、クリティカルパス上の素子で該パス以外のピンを、
クリティカルパスを活性化させると共に、該素子の遅延
が最悪値となるような入力状態に設定するように構成さ
れたことにより、遅延計算精度を向上している。
レータによれば、ゲートレベルのネットリストからクリ
ティカルパスを切り出しトランジスタレベルにてより詳
細なワーストケースの遅延シミュレーションを行う場合
に、クリティカルパス上の素子で該パス以外のピンを、
クリティカルパスを活性化させると共に、該素子の遅延
が最悪値となるような入力状態に設定するように構成さ
れたことにより、遅延計算精度を向上している。
【００４６】そして、遅延計算精度は通常、回路構成／
トランジスタ構成に大きく依存するため、定量的効果を
一意的に示すことは難しいが、本発明によれば、入力状
態を考慮しない場合と比べ、少なくとも約10％以上の精
度向上が期待できる。
トランジスタ構成に大きく依存するため、定量的効果を
一意的に示すことは難しいが、本発明によれば、入力状
態を考慮しない場合と比べ、少なくとも約10％以上の精
度向上が期待できる。
【００４７】また、本発明の遅延値算出方法によれば、
クリティカルパス上の素子でパス以外のピンにクリティ
カルパスを活性化するだけでなく、該素子の遅延が最悪
値となるような入力状態を設定することにより、クリテ
ィカルパスの遅延値を高精度に算出することができる。
クリティカルパス上の素子でパス以外のピンにクリティ
カルパスを活性化するだけでなく、該素子の遅延が最悪
値となるような入力状態を設定することにより、クリテ
ィカルパスの遅延値を高精度に算出することができる。
【００４８】本発明においては、ピン状態ライブラリと
して、ゲートの遅延ライブラリ作成時の入力波形ファイ
ルと、これに実際の遅延値を追加したファイルが用いら
れ、通常、遅延ライブラリは、新規プロセス開発毎に更
新されるものであるため、入力波形ファイルは一度作成
されれば長期間に亘って利用可能とされる。
して、ゲートの遅延ライブラリ作成時の入力波形ファイ
ルと、これに実際の遅延値を追加したファイルが用いら
れ、通常、遅延ライブラリは、新規プロセス開発毎に更
新されるものであるため、入力波形ファイルは一度作成
されれば長期間に亘って利用可能とされる。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例におけるピン状態ライブラリ
の一例を示す図である。
の一例を示す図である。
【図３】クリティカルパスの遅延量を算出する処理フロ
ーを説明するための図である。
ーを説明するための図である。
【図４】従来の遅延シミュレーションの概念を示す図で
ある。
ある。
【図５】入力状態による遅延誤差を説明する２入力AND-
NOR回路の図である。
NOR回路の図である。
【図６】２入力AND-NOR回路（図５）のトランジスタ構
成図である。
成図である。
【図７】２入力AND-NOR回路（図５）の真理値表であ
る。
る。
【図８】従来のクリティカルパス切り出し例を示す図で
ある。
ある。
【図９】入力ピンＩ01と出力ピンＯ01間の遅延が最大と
なるピン状態の設定を示す図である。
なるピン状態の設定を示す図である。
1 ゲートレベルネットリスト 2 クリティカルパス点列情報 3 ピン状態ライブラリ 4 クリティカルパス切り出し部 5 トランジスタライブラリ 6 トランジスタレベル展開部 7 遅延シミュレータ 8 遷移情報 9 入力ピンＩ02状態値 10 入力ピンＩ03状態値 11 遅延値 12 ワーストケース 13 ネットリスト 14 始点 15 終点 16 ２入力AND-NOR回路（クリティカルパス上の素子） 17 入力ピンＩ02 18 入力ピンＩ03 20 クリティカルパス 21、22 グランド 25 ゲートレベルネットリスト 26 スタティック遅延シミュレーション 27 クリティカルパス情報 28 ダイナミック遅延シミュレーション 29 ２入力AND-NOR回路 30 入力ピンＩ01 31 入力ピンＩ02 32 入力ピンＩ03 33 入力ピンＯ01 34 Ｉ01ピンの立ち下がり 35 Ｏ01ピンの立ち上がり
Claims (4)
- 【請求項１】ゲートレベルのクリティカルパスについ
て、該クリティカルパス上の素子で該パスに属さないピ
ンを該素子の遅延が最悪値となるような入力状態に設定
し、前記クリティカルパスをトランジスタレベルに展開
して遅延解析を行なう、ことを特徴とする遅延算出方
法。 - 【請求項２】回路のゲートレベルの接続情報を含むゲー
トレベルネットリスト・ファイルと、 クリティカルパスの点列情報を含むファイルと、 ゲートの論理動作とパス上の入力ピンと出力ピン間の遅
延情報との対応を含むピン状態ライブラリと、 クリティカルパスの切り出しを行うクリティカルパス切
り出し部と、 ゲートのトランジスタ構成を示すライブラリを入力し、
前記クリティカルパス切り出し部で切り出したクリティ
カルパスをトランジスタレベルに展開するトランジスタ
レベル展開部と、 前記トランジスタレベル展開部で展開されたトランジス
タレベルにて遅延解析を行なう遅延解析部と、 を備え、 前記クリティカルパス切り出し部が、前記切り出したク
リティカルパス上の素子で該パスに属さないピンに対し
て前記ピン状態ライブラリを参照して該素子の遅延が最
悪値となる入力状態を設定することを特徴とする遅延シ
ミュレータ。 - 【請求項３】前記ピン状態ライブラリが、前記クリティ
カルパス上の素子について前記クリティカルパスを論理
的に活性化させる入力ピンのパターンと該パターンに対
応する前記素子の遅延時間とを含むことを特徴とする請
求項２記載の遅延シミュレータ。 - 【請求項４】クリティカルパスの遅延量を計算する遅延
値算出方法において、 (A) ゲートレベルネットリストから点列情報に基づき
ネットリストを切り出す工程、 (B) 該切り出したクリティカルパス上の素子でパスに
属さないピンに対して該素子の遅延が最悪値となる入力
状態を設定する工程、 (C) 前記切り出したクリティカルパスをゲートレベル
からトランジスタレベルに展開する工程、及び、 (D) トランジスタレベルの遅延シミュレータにてクリ
ティカルパスの遅延を算出する工程、 を含むことを特徴とする遅延値算出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6216714A JP2776263B2 (ja) | 1994-08-19 | 1994-08-19 | 遅延シミュレータ及び遅延値算出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6216714A JP2776263B2 (ja) | 1994-08-19 | 1994-08-19 | 遅延シミュレータ及び遅延値算出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0863499A JPH0863499A (ja) | 1996-03-08 |
| JP2776263B2 true JP2776263B2 (ja) | 1998-07-16 |
Family
ID=16692773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6216714A Expired - Lifetime JP2776263B2 (ja) | 1994-08-19 | 1994-08-19 | 遅延シミュレータ及び遅延値算出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776263B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3085277B2 (ja) | 1998-03-27 | 2000-09-04 | 日本電気株式会社 | 遅延解析システム |
| US7739638B2 (en) | 2003-03-06 | 2010-06-15 | Fujitsu Limited | Circuit analyzing device, circuit analyzing method, program, and computer readable information recording medium considering influence of signal input to peripheral circuit which does not have logical influence |
-
1994
- 1994-08-19 JP JP6216714A patent/JP2776263B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0863499A (ja) | 1996-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980331 |