JP2812195B2 - 論理回路の遅延時間検証装置 - Google Patents
論理回路の遅延時間検証装置Info
- Publication number
- JP2812195B2 JP2812195B2 JP6065632A JP6563294A JP2812195B2 JP 2812195 B2 JP2812195 B2 JP 2812195B2 JP 6065632 A JP6065632 A JP 6065632A JP 6563294 A JP6563294 A JP 6563294A JP 2812195 B2 JP2812195 B2 JP 2812195B2
- Authority
- JP
- Japan
- Prior art keywords
- delay time
- model information
- logic circuit
- assembler instruction
- arc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【0001】
【産業上の利用分野】本発明は論理回路の遅延時間検証
装置に関し、特に論理回路をグラフ理論に従ってモデル
化し、このモデル情報に従って論理回路の遅延検証を行
う装置に関する。
装置に関し、特に論理回路をグラフ理論に従ってモデル
化し、このモデル情報に従って論理回路の遅延検証を行
う装置に関する。
【0002】
【従来の技術】従来のこの種の論理回路の遅延時間検証
装置について、図2に示す簡単な論理回路を例にして説
明する。
装置について、図2に示す簡単な論理回路を例にして説
明する。
【0003】図2の論理回路は、回路素子20と外部入
力端子21,22と外部出力端子23とを含み、外部入
力端子21に印加された信号名Aの1ビットの信号と外
部入力端子22に印加された信号名Bの1ビットの信号
とから回路素子20において信号名Cの1ビットの信号
を生成し、それを外部出力端子23に出力する回路であ
る。
力端子21,22と外部出力端子23とを含み、外部入
力端子21に印加された信号名Aの1ビットの信号と外
部入力端子22に印加された信号名Bの1ビットの信号
とから回路素子20において信号名Cの1ビットの信号
を生成し、それを外部出力端子23に出力する回路であ
る。
【0004】このような論理回路をグラフ理論に従って
グラフ化すると、図3の如く表記される有向グラフが得
られる。即ち、外部入出力端子および回路素子の端子を
ノードp〜uとし、各ノード間の信号の流れをその方向
として有するアークa〜eとする有向グラフである。こ
こで、アークaは外部入力端子21に相当するノードp
を始点ノード,回路素子20の一方の入力端子に相当す
るノードqを終点ノードとするアーク、アークbは外部
入力端子22に相当するノードtを始点ノード,回路素
子20の他方の入力端子に相当するノードuを終点ノー
ドとするアーク、アークcは回路素子20の出力端子に
相当するノードrを始点ノード,外部出力端子23に相
当するノードsを終点ノードとするアーク、アークdと
アークeは回路素子20の内部信号経路にそれぞれ対応
するアークで、アークdの始点ノードはq,終点ノード
はr,アークeの始点ノードはu,終点ノードはrであ
る。なお、各ノードp〜uの情報中には自ノードに印加
される信号名の情報が含まれる。
グラフ化すると、図3の如く表記される有向グラフが得
られる。即ち、外部入出力端子および回路素子の端子を
ノードp〜uとし、各ノード間の信号の流れをその方向
として有するアークa〜eとする有向グラフである。こ
こで、アークaは外部入力端子21に相当するノードp
を始点ノード,回路素子20の一方の入力端子に相当す
るノードqを終点ノードとするアーク、アークbは外部
入力端子22に相当するノードtを始点ノード,回路素
子20の他方の入力端子に相当するノードuを終点ノー
ドとするアーク、アークcは回路素子20の出力端子に
相当するノードrを始点ノード,外部出力端子23に相
当するノードsを終点ノードとするアーク、アークdと
アークeは回路素子20の内部信号経路にそれぞれ対応
するアークで、アークdの始点ノードはq,終点ノード
はr,アークeの始点ノードはu,終点ノードはrであ
る。なお、各ノードp〜uの情報中には自ノードに印加
される信号名の情報が含まれる。
【0005】更に、各アークa〜eの重みとして、図4
に示すように各アークの遅延時間を示す遅延時間情報が
グラフ情報の一部として与えられる。この遅延時間は各
アークの始点ノードおよび終点ノードの立ち上がり
(R)または立ち下がり(F)の種別(以下、R/F種
別とも称す)毎に与えられるもので、該当する遅延時間
が存在しない場合には、その場合の重みは未定義(無
効)「×」とされる。ここで、或るアークの始点ノード
と終点ノードの信号の立ち上がり(R)と立ち下がり
(F)との組み合わせは、図4に示すように、始点が
R,終点もR(R/R)の場合と、始点がR,終点がF
(R/F)の場合と、始点がF,終点がR(F/R)の
場合と、始点がF,終点もF(F/F)の場合の4通り
の組み合わせが存在するが、図2の論理回路の例では、
各アークのR/F,F/R2種の組み合わせ(インバー
タ機能の場合が考えられる)については考える必要がな
いので、未定義「×」とされており、他の2種R/R,
F/Fの組み合わせについて、回路素子20の特性に従
ってそれぞれ重みとして遅延時間が付与されている。な
お、図4において、「0」,「1」,「2」は遅延時間
(単位はns)である。
に示すように各アークの遅延時間を示す遅延時間情報が
グラフ情報の一部として与えられる。この遅延時間は各
アークの始点ノードおよび終点ノードの立ち上がり
(R)または立ち下がり(F)の種別(以下、R/F種
別とも称す)毎に与えられるもので、該当する遅延時間
が存在しない場合には、その場合の重みは未定義(無
効)「×」とされる。ここで、或るアークの始点ノード
と終点ノードの信号の立ち上がり(R)と立ち下がり
(F)との組み合わせは、図4に示すように、始点が
R,終点もR(R/R)の場合と、始点がR,終点がF
(R/F)の場合と、始点がF,終点がR(F/R)の
場合と、始点がF,終点もF(F/F)の場合の4通り
の組み合わせが存在するが、図2の論理回路の例では、
各アークのR/F,F/R2種の組み合わせ(インバー
タ機能の場合が考えられる)については考える必要がな
いので、未定義「×」とされており、他の2種R/R,
F/Fの組み合わせについて、回路素子20の特性に従
ってそれぞれ重みとして遅延時間が付与されている。な
お、図4において、「0」,「1」,「2」は遅延時間
(単位はns)である。
【0006】実際の遅延検証時には、図3,図4に示す
情報がモデル情報として用意されており、a→d→cの
第1のパスと、b→e→cの第2のパスとの各々につい
て、図4の各アークの始点および終点のR/F種別毎に
全ての重みが求められ、この求められた重みの和が各パ
スの遅延時間として求められる。そして、最後に同一の
始終点ノードを持つ複数のパスについてその最大遅延時
間が求められる。この遅延時間の検証を行う詳細な動作
は後に詳述するが、図3,図4に示した情報の場合、最
大遅延時間として2nsが算出される。
情報がモデル情報として用意されており、a→d→cの
第1のパスと、b→e→cの第2のパスとの各々につい
て、図4の各アークの始点および終点のR/F種別毎に
全ての重みが求められ、この求められた重みの和が各パ
スの遅延時間として求められる。そして、最後に同一の
始終点ノードを持つ複数のパスについてその最大遅延時
間が求められる。この遅延時間の検証を行う詳細な動作
は後に詳述するが、図3,図4に示した情報の場合、最
大遅延時間として2nsが算出される。
【0007】
【発明が解決しようとする課題】ところで、図2に例示
した論理回路の実際の使用時には、この論理回路を使用
者の意図した通りに動作させるためのアセンブラ命令列
と呼ばれる命令列が当該論理回路に印加される。一般的
には論理回路の外部入力端子21,22にアセンブラ命
令列の各ビットが印加されるが、論理回路の種類によっ
ては内部素子の端子に直接に印加される場合もある。以
下の例では外部入力端子21,22に印加されるものと
して説明する。
した論理回路の実際の使用時には、この論理回路を使用
者の意図した通りに動作させるためのアセンブラ命令列
と呼ばれる命令列が当該論理回路に印加される。一般的
には論理回路の外部入力端子21,22にアセンブラ命
令列の各ビットが印加されるが、論理回路の種類によっ
ては内部素子の端子に直接に印加される場合もある。以
下の例では外部入力端子21,22に印加されるものと
して説明する。
【0008】図5は図2の論理回路の外部入力端子2
1,22に印加することが予定されている全てのアセン
ブラ命令列の例を示しており、ここでは、3つのアセン
ブラ命令列51,52,53を示している。各々のアセ
ンブラ命令列51〜53は、図2の論理回路の外部入力
端子が21,22と2個なので、「00」,「01」,
「10」,「11」という4種類の2ビットの命令(こ
れをアセンブラ命令と呼ぶ)の何れかを2個以上並べて
構成されている。即ち、アセンブラ命令列51は「1
1」,「10」,「01」の3つのアセンブラ命令を並
べたもの、アセンブラ命令列52は「10」,「0
1」,「00」の3つのアセンブラ命令を並べたもの、
アセンブラ命令列53は「01」,「00」の2つのア
センブラ命令を並べたものであり、各々、一連の動作に
より論理回路を使用者の意図した通りに動作させるため
のものである。なお、各アセンブラ命令の上位ビットは
信号名Aに対応付けられており、外部入力端子21に印
加されるビットであることを、下位ビットは信号名Bに
対応付けられており、外部入力端子22に印加されるビ
ットであることを示している。
1,22に印加することが予定されている全てのアセン
ブラ命令列の例を示しており、ここでは、3つのアセン
ブラ命令列51,52,53を示している。各々のアセ
ンブラ命令列51〜53は、図2の論理回路の外部入力
端子が21,22と2個なので、「00」,「01」,
「10」,「11」という4種類の2ビットの命令(こ
れをアセンブラ命令と呼ぶ)の何れかを2個以上並べて
構成されている。即ち、アセンブラ命令列51は「1
1」,「10」,「01」の3つのアセンブラ命令を並
べたもの、アセンブラ命令列52は「10」,「0
1」,「00」の3つのアセンブラ命令を並べたもの、
アセンブラ命令列53は「01」,「00」の2つのア
センブラ命令を並べたものであり、各々、一連の動作に
より論理回路を使用者の意図した通りに動作させるため
のものである。なお、各アセンブラ命令の上位ビットは
信号名Aに対応付けられており、外部入力端子21に印
加されるビットであることを、下位ビットは信号名Bに
対応付けられており、外部入力端子22に印加されるビ
ットであることを示している。
【0009】論理回路の遅延時間の検証は、その論理回
路に入力される全てのアセンブラ命令列が決定している
場合、これらのアセンブラ命令列の範囲内でタイミング
的に問題となるパスを検出すれば足り、逆に任意のアセ
ンブラ命令列の範囲で検証することは、実際の使用条件
と相違するので好ましくない。このような観点で考察す
ると、図2の論理回路に適用されるアセンブラ命令列の
全てが図5に示すものであった場合、信号名Aに対応す
るビットの変化パターンを調べると、各アセンブラ命令
列が入力される直前の信号名Aの信号の状態は不定なの
で、アセンブラ命令列51については、不定→1→1→
0と変化し、アセンブラ命令列52については、不定1
→0→0と変化し、アセンブラ命令列53については不
定→0→0と変化しており、何れのアセンブラ命令列に
おいても0→1という変化パターンは現れていない。こ
のため、信号名Aについては0→1という変化パターン
が存在しないことを前提として遅延時間を検証する必要
があるが、従来の論理回路の遅延時間検証装置は、その
ような不存在の変化パターンを検出して遅延検証に反映
する機構を具備していなかったため、実際の使用条件の
下での検証結果が得られないという問題点があった。
路に入力される全てのアセンブラ命令列が決定している
場合、これらのアセンブラ命令列の範囲内でタイミング
的に問題となるパスを検出すれば足り、逆に任意のアセ
ンブラ命令列の範囲で検証することは、実際の使用条件
と相違するので好ましくない。このような観点で考察す
ると、図2の論理回路に適用されるアセンブラ命令列の
全てが図5に示すものであった場合、信号名Aに対応す
るビットの変化パターンを調べると、各アセンブラ命令
列が入力される直前の信号名Aの信号の状態は不定なの
で、アセンブラ命令列51については、不定→1→1→
0と変化し、アセンブラ命令列52については、不定1
→0→0と変化し、アセンブラ命令列53については不
定→0→0と変化しており、何れのアセンブラ命令列に
おいても0→1という変化パターンは現れていない。こ
のため、信号名Aについては0→1という変化パターン
が存在しないことを前提として遅延時間を検証する必要
があるが、従来の論理回路の遅延時間検証装置は、その
ような不存在の変化パターンを検出して遅延検証に反映
する機構を具備していなかったため、実際の使用条件の
下での検証結果が得られないという問題点があった。
【0010】本発明はこのような従来の問題点を解決し
たもので、その目的は、検証対象となる論理回路に適用
することが予定されている全てのアセンブラ命令列に基
づいて存在しないビットの変化パターンを検出し、その
ような変化パターンが存在しないことを前提とした遅延
検証を行うことができる論理回路の遅延時間検証装置を
提供することにある。
たもので、その目的は、検証対象となる論理回路に適用
することが予定されている全てのアセンブラ命令列に基
づいて存在しないビットの変化パターンを検出し、その
ような変化パターンが存在しないことを前提とした遅延
検証を行うことができる論理回路の遅延時間検証装置を
提供することにある。
【0011】なお、本発明者は先の特許出願(特願平5
−105017号)において、信号の立ち上がり,立ち
下がりの一つのみが有効となるようなアークに関して、
そのアークと無効となる立ち上がりまたは立ち下がりの
種別とを設計者自身が直接指定する無効指定手段と、こ
の無効指定手段による指定情報に基づいてモデル情報を
修正する修正手段と、この修正後のモデル情報に基づい
て論理回路の遅延時間の検証を行う手段とを含む論理回
路の遅延時間検証装置を提案している。このような既提
案装置を使用すれば上記問題点は一応解消されるが、無
効指定を設計者自身が作成しなければならないため、人
手作成に起因する無効指定漏れや誤指定が生じる可能性
がある。そこで、本発明の別の目的は、人的介入無しに
無効指定の生成を可能とし、人手作成に起因する無効指
定の指定漏れや誤指定を防止することにある。
−105017号)において、信号の立ち上がり,立ち
下がりの一つのみが有効となるようなアークに関して、
そのアークと無効となる立ち上がりまたは立ち下がりの
種別とを設計者自身が直接指定する無効指定手段と、こ
の無効指定手段による指定情報に基づいてモデル情報を
修正する修正手段と、この修正後のモデル情報に基づい
て論理回路の遅延時間の検証を行う手段とを含む論理回
路の遅延時間検証装置を提案している。このような既提
案装置を使用すれば上記問題点は一応解消されるが、無
効指定を設計者自身が作成しなければならないため、人
手作成に起因する無効指定漏れや誤指定が生じる可能性
がある。そこで、本発明の別の目的は、人的介入無しに
無効指定の生成を可能とし、人手作成に起因する無効指
定の指定漏れや誤指定を防止することにある。
【0012】
【課題を解決するための手段】本発明は上記の目的を達
成するために、遅延時間の検証対象となる論理回路の各
外部端子および各回路素子の端子をノードとし、各ノー
ド間の信号の流れをその方向として有するアークとした
有向グラフ情報と、これら各アークの重みとして各々が
有する遅延時間を、アーク対応に始点ノードおよび終点
ノードの立ち上がり/立ち下がり種別毎に保持する遅延
時間情報とで構成されたモデル情報を格納するモデル情
報格納手段と、前記論理回路に印加することが予定され
ている、ビット表現のアセンブラ命令列の全てを、各ビ
ットが印加される位置を特定する情報と共に格納するア
センブラ命令列格納手段と、該アセンブラ命令列格納手
段に格納された全てのアセンブラ命令列に基づき、各ア
センブラ命令列には存在しないビットの変化パターン
を、各ビット位置毎に求め、その結果に従って、立ち上
がり或いは立ち下がりの変化パターンが存在しなかった
ビットが印加される前記論理回路の端子を始点ノードと
するアークの立ち上がり或いは立ち下がり種別に関する
無効指定を生成する無効指定生成手段と、該無効指定生
成手段で生成された無効指定を格納する無効指定格納手
段と、該無効指定格納手段に格納された無効指定と前記
モデル情報格納手段に格納されたモデル情報に基づき、
遅延時間の検証を行う遅延時間検証手段とを有してい
る。
成するために、遅延時間の検証対象となる論理回路の各
外部端子および各回路素子の端子をノードとし、各ノー
ド間の信号の流れをその方向として有するアークとした
有向グラフ情報と、これら各アークの重みとして各々が
有する遅延時間を、アーク対応に始点ノードおよび終点
ノードの立ち上がり/立ち下がり種別毎に保持する遅延
時間情報とで構成されたモデル情報を格納するモデル情
報格納手段と、前記論理回路に印加することが予定され
ている、ビット表現のアセンブラ命令列の全てを、各ビ
ットが印加される位置を特定する情報と共に格納するア
センブラ命令列格納手段と、該アセンブラ命令列格納手
段に格納された全てのアセンブラ命令列に基づき、各ア
センブラ命令列には存在しないビットの変化パターン
を、各ビット位置毎に求め、その結果に従って、立ち上
がり或いは立ち下がりの変化パターンが存在しなかった
ビットが印加される前記論理回路の端子を始点ノードと
するアークの立ち上がり或いは立ち下がり種別に関する
無効指定を生成する無効指定生成手段と、該無効指定生
成手段で生成された無効指定を格納する無効指定格納手
段と、該無効指定格納手段に格納された無効指定と前記
モデル情報格納手段に格納されたモデル情報に基づき、
遅延時間の検証を行う遅延時間検証手段とを有してい
る。
【0013】
【作用】本発明の論理回路の遅延時間検証装置において
は、アセンブラ命令列格納手段が、遅延時間の検証対象
となる論理回路の外部入力端子に印加することが予定さ
れている全てのアセンブラ命令列を、各ビットが印加さ
れる位置を特定する情報(例えば信号名)と共に保持し
ており、遅延検証に際しては、無効指定生成手段が、ア
センブラ命令列格納手段に格納された全てのアセンブラ
命令列に基づき、各アセンブラ命令列には存在しないビ
ットの変化パターンを、各ビット位置毎に求め、その結
果に従って、立ち上がり或いは立ち下がりの変化パター
ンが存在しなかったビットが印加される前記論理回路の
端子を始点ノードとするアークの立ち上がり或いは立ち
下がり種別に関する無効指定を生成して無効指定格納手
段に出力し、遅延時間検証手段が、無効指定格納手段に
格納された無効指定とモデル情報格納手段に格納された
モデル情報に基づき、遅延時間の検証を行う。即ち、遅
延時間検証手段は、無効指定格納手段に格納された無効
指定に従ってモデル情報格納手段に格納されたモデル情
報中の遅延時間情報を修正し、この修正後のモデル情報
に基づいて論理回路の遅延時間の検証を行う。
は、アセンブラ命令列格納手段が、遅延時間の検証対象
となる論理回路の外部入力端子に印加することが予定さ
れている全てのアセンブラ命令列を、各ビットが印加さ
れる位置を特定する情報(例えば信号名)と共に保持し
ており、遅延検証に際しては、無効指定生成手段が、ア
センブラ命令列格納手段に格納された全てのアセンブラ
命令列に基づき、各アセンブラ命令列には存在しないビ
ットの変化パターンを、各ビット位置毎に求め、その結
果に従って、立ち上がり或いは立ち下がりの変化パター
ンが存在しなかったビットが印加される前記論理回路の
端子を始点ノードとするアークの立ち上がり或いは立ち
下がり種別に関する無効指定を生成して無効指定格納手
段に出力し、遅延時間検証手段が、無効指定格納手段に
格納された無効指定とモデル情報格納手段に格納された
モデル情報に基づき、遅延時間の検証を行う。即ち、遅
延時間検証手段は、無効指定格納手段に格納された無効
指定に従ってモデル情報格納手段に格納されたモデル情
報中の遅延時間情報を修正し、この修正後のモデル情報
に基づいて論理回路の遅延時間の検証を行う。
【0014】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
【0015】図1を参照すると、本発明の一実施例の論
理回路の遅延時間検証装置は、アセンブラ命令列格納手
段1と、無効指定生成手段2と、無効指定格納手段3
と、モデル情報格納手段4と、遅延時間検証手段9と、
出力手段8とで構成されている。
理回路の遅延時間検証装置は、アセンブラ命令列格納手
段1と、無効指定生成手段2と、無効指定格納手段3
と、モデル情報格納手段4と、遅延時間検証手段9と、
出力手段8とで構成されている。
【0016】モデル情報格納手段4は、遅延時間の検証
対象となる論理回路のモデル情報を格納するもので、図
2に示した論理回路の場合には、図3に示した有向グラ
フ情報および図4に示した遅延時間情報とで構成される
グラフ情報が予め格納されている。即ち、遅延時間の検
証対象となる論理回路の各外部端子および回路素子の各
端子をノードとし、各ノード間の信号の流れをその方向
として有するアークとし、更にこれら各アークの重みと
して各々が有する遅延時間を与え、且つこの遅延時間は
アーク対応に始点ノードおよび終点ノードのR/F種別
毎に与えられている。
対象となる論理回路のモデル情報を格納するもので、図
2に示した論理回路の場合には、図3に示した有向グラ
フ情報および図4に示した遅延時間情報とで構成される
グラフ情報が予め格納されている。即ち、遅延時間の検
証対象となる論理回路の各外部端子および回路素子の各
端子をノードとし、各ノード間の信号の流れをその方向
として有するアークとし、更にこれら各アークの重みと
して各々が有する遅延時間を与え、且つこの遅延時間は
アーク対応に始点ノードおよび終点ノードのR/F種別
毎に与えられている。
【0017】アセンブラ命令列格納手段1は、モデル情
報格納手段4に格納されたモデル情報で表現された論理
回路に印加することが予定されている全てのアセンブラ
命令列を、各ビットが印加される位置を特定する信号名
と共に予め格納している。図5はアセンブラ命令列格納
手段1に格納された全アセンブラ命令列を示しており、
3つのアセンブラ命令列51,52,53を含んでい
る。各アセンブラ命令列51〜53には、各ビットが入
力される位置を指定する信号名A,Bが付加されてい
る。
報格納手段4に格納されたモデル情報で表現された論理
回路に印加することが予定されている全てのアセンブラ
命令列を、各ビットが印加される位置を特定する信号名
と共に予め格納している。図5はアセンブラ命令列格納
手段1に格納された全アセンブラ命令列を示しており、
3つのアセンブラ命令列51,52,53を含んでい
る。各アセンブラ命令列51〜53には、各ビットが入
力される位置を指定する信号名A,Bが付加されてい
る。
【0018】無効指定生成手段2は、アセンブラ命令列
格納手段1に格納された全てのアセンブラ命令列に基づ
き、各アセンブラ命令列には存在しないビットの変化パ
ターンを、各ビット位置毎に求め、その結果に従って、
遅延時間検証手段9で使用できる形式の無効指定を生成
し、無効指定格納手段3に出力する。
格納手段1に格納された全てのアセンブラ命令列に基づ
き、各アセンブラ命令列には存在しないビットの変化パ
ターンを、各ビット位置毎に求め、その結果に従って、
遅延時間検証手段9で使用できる形式の無効指定を生成
し、無効指定格納手段3に出力する。
【0019】図6および図7は無効指定生成手段2の処
理例を示すフローチャートであり、以下、無効指定生成
手段2の動作を説明する。
理例を示すフローチャートであり、以下、無効指定生成
手段2の動作を説明する。
【0020】無効指定生成手段2は、先ず、アセンブラ
命令列格納手段1に格納されたアセンブラ命令列を参照
して存在する全ての信号名を認識し、各信号名毎に立ち
上がり検出フラグ,立ち下がり検出フラグを生成して、
それら全てのフラグをオフに初期化する(S1)。図5
の例では、信号名Aに対応する立ち上がり検出フラグ,
立ち下がり検出フラグ,信号名Bに対応する立ち上がり
検出フラグ,立ち下がり検出フラグの合計4個のフラグ
が生成され、それらが全てオフに初期化される。
命令列格納手段1に格納されたアセンブラ命令列を参照
して存在する全ての信号名を認識し、各信号名毎に立ち
上がり検出フラグ,立ち下がり検出フラグを生成して、
それら全てのフラグをオフに初期化する(S1)。図5
の例では、信号名Aに対応する立ち上がり検出フラグ,
立ち下がり検出フラグ,信号名Bに対応する立ち上がり
検出フラグ,立ち下がり検出フラグの合計4個のフラグ
が生成され、それらが全てオフに初期化される。
【0021】次に1つ目の信号名である信号名Aに注目
し(S2)、アセンブラ命令列格納手段1から1つ目の
アセンブラ命令列51を入力する(S3)。そして、こ
のアセンブラ命令列51中の1つ目のビット値「1」を
変数Xに代入し(S4)、次のビット値「1」を変数Y
に代入し(S5)、X−Yの演算を実行し(S7)、結
果を判別する(S8)。
し(S2)、アセンブラ命令列格納手段1から1つ目の
アセンブラ命令列51を入力する(S3)。そして、こ
のアセンブラ命令列51中の1つ目のビット値「1」を
変数Xに代入し(S4)、次のビット値「1」を変数Y
に代入し(S5)、X−Yの演算を実行し(S7)、結
果を判別する(S8)。
【0022】演算結果が負(−)であれば、0→1の変
化パターンを検出したことになるので、信号名Aに対応
する立ち上がり検出フラグをオンにし(S9)、正
(+)であれば、1→0の変化パターンを検出したこと
になるので、信号名Aに対応する立ち下がり検出フラグ
をオンにし(S10)、結果が0であればフラグの操作
は行わない。今の場合、X,Yとも1なので、結果は0
であり、XにYを代入し(S12)、次のビット値
「0」をYに代入してX−Yの演算を再び行う(S5,
S7)。この結果は正なので、信号名Aに対応する立ち
下がり検出フラグをオンにする(S10)。今回入力し
たアセンブラ命令列51には次のビットは存在しないた
め、ステップS6からS13へ進んで次のアセンブラ命
令列52を入力し、ステップS4に戻ってアセンブラ命
令列51と同様の処理を繰り返す。このアセンブラ命令
列52の信号名Aのビットは1→0→0と変化し、0→
1の変化は存在しないので、アセンブラ命令列52の処
理後においても信号名Aに対応する立ち上がり検出フラ
グはオフのままである。次にアセンブラ命令列53が同
様に処理されるが、信号名Aのビットは0→0と変化す
るだけで、0→1の変化は存在しないので、アセンブラ
命令列53の処理後においても信号名Aに対応する立ち
上がり検出フラグはオフのままである。アセンブラ命令
列53の処理後に次のアセンブラ命令列を入力しようと
した時点でアセンブラ命令列の終了が識別されるため、
信号名Aに関する処理は終了し、次の信号名Bに注目を
移し(S15)、信号名Bについて信号名Aと同様の処
理を行う。
化パターンを検出したことになるので、信号名Aに対応
する立ち上がり検出フラグをオンにし(S9)、正
(+)であれば、1→0の変化パターンを検出したこと
になるので、信号名Aに対応する立ち下がり検出フラグ
をオンにし(S10)、結果が0であればフラグの操作
は行わない。今の場合、X,Yとも1なので、結果は0
であり、XにYを代入し(S12)、次のビット値
「0」をYに代入してX−Yの演算を再び行う(S5,
S7)。この結果は正なので、信号名Aに対応する立ち
下がり検出フラグをオンにする(S10)。今回入力し
たアセンブラ命令列51には次のビットは存在しないた
め、ステップS6からS13へ進んで次のアセンブラ命
令列52を入力し、ステップS4に戻ってアセンブラ命
令列51と同様の処理を繰り返す。このアセンブラ命令
列52の信号名Aのビットは1→0→0と変化し、0→
1の変化は存在しないので、アセンブラ命令列52の処
理後においても信号名Aに対応する立ち上がり検出フラ
グはオフのままである。次にアセンブラ命令列53が同
様に処理されるが、信号名Aのビットは0→0と変化す
るだけで、0→1の変化は存在しないので、アセンブラ
命令列53の処理後においても信号名Aに対応する立ち
上がり検出フラグはオフのままである。アセンブラ命令
列53の処理後に次のアセンブラ命令列を入力しようと
した時点でアセンブラ命令列の終了が識別されるため、
信号名Aに関する処理は終了し、次の信号名Bに注目を
移し(S15)、信号名Bについて信号名Aと同様の処
理を行う。
【0023】信号名Bについては、最初のアセンブラ命
令列51における信号名Bの1番目のビット値「1」と
2番目のビット値「0」との演算結果が正となるため、
先ず信号名Bに対応する立ち下がり検出フラグがオンに
され、次に2番目のビット値「0」と3番目のビット値
「1」との演算結果が負となるため、信号名Bに対応す
る立ち上がり検出フラグがオンにされる。この時点で双
方のフラグが共にオンになるため、信号名Bに関する処
理は終了し、ステップS11からステップS15,S1
6へ進み、ここで全ての信号名に注目し終えたことを判
別し、図7の処理へと進む。
令列51における信号名Bの1番目のビット値「1」と
2番目のビット値「0」との演算結果が正となるため、
先ず信号名Bに対応する立ち下がり検出フラグがオンに
され、次に2番目のビット値「0」と3番目のビット値
「1」との演算結果が負となるため、信号名Bに対応す
る立ち上がり検出フラグがオンにされる。この時点で双
方のフラグが共にオンになるため、信号名Bに関する処
理は終了し、ステップS11からステップS15,S1
6へ進み、ここで全ての信号名に注目し終えたことを判
別し、図7の処理へと進む。
【0024】図7の処理においては、最初に信号名Aに
ついて注目し(S21)、それに対応する立ち上がり検
出フラグ,立ち下がり検出フラグの状態が判別される
(S22,S23)。そして、立ち上がり検出フラグが
オフであれば、当該信号名Aの信号が入力される論理回
路の端子をモデル情報格納手段4中の有向グラフにおけ
るノードの情報から特定し、この特定した端子を始点と
するアークをモデル情報格納手段4中の遅延時間情報か
ら特定し、この特定したアークの立ち上がり種別の重み
を無効化する無効指定を生成して無効指定格納手段3に
出力する(S24)。他方、立ち下がり検出フラグがオ
フであれば、当該信号名Aの信号が入力される論理回路
の端子をモデル情報格納手段4中の有向グラフにおける
ノードの情報から特定し、この特定した端子を始点とす
るアークをモデル情報格納手段4中の遅延時間情報から
特定し、この特定したアークの立ち下がり種別の重みを
無効化する無効指定を生成して無効指定格納手段3に出
力する(S25)。今の場合、立ち上がり検出フラグが
オフなので、図8に示すような無効指定がステップS2
4で生成されて無効指定格納手段3に出力されることに
なる。
ついて注目し(S21)、それに対応する立ち上がり検
出フラグ,立ち下がり検出フラグの状態が判別される
(S22,S23)。そして、立ち上がり検出フラグが
オフであれば、当該信号名Aの信号が入力される論理回
路の端子をモデル情報格納手段4中の有向グラフにおけ
るノードの情報から特定し、この特定した端子を始点と
するアークをモデル情報格納手段4中の遅延時間情報か
ら特定し、この特定したアークの立ち上がり種別の重み
を無効化する無効指定を生成して無効指定格納手段3に
出力する(S24)。他方、立ち下がり検出フラグがオ
フであれば、当該信号名Aの信号が入力される論理回路
の端子をモデル情報格納手段4中の有向グラフにおける
ノードの情報から特定し、この特定した端子を始点とす
るアークをモデル情報格納手段4中の遅延時間情報から
特定し、この特定したアークの立ち下がり種別の重みを
無効化する無効指定を生成して無効指定格納手段3に出
力する(S25)。今の場合、立ち上がり検出フラグが
オフなので、図8に示すような無効指定がステップS2
4で生成されて無効指定格納手段3に出力されることに
なる。
【0025】信号名Aの次には信号名Bに注目を移して
(S26)、信号名Aと同様の処理を行うが、今の場合
はその立ち上がり検出フラグおよび立ち下がり検出フラ
グともオフでないので、信号名Aに関しては無効指定は
生成されない。そして、ステップS27で全ての信号名
に注目し終えたことを判別すると、無効指定生成処理を
終了する。
(S26)、信号名Aと同様の処理を行うが、今の場合
はその立ち上がり検出フラグおよび立ち下がり検出フラ
グともオフでないので、信号名Aに関しては無効指定は
生成されない。そして、ステップS27で全ての信号名
に注目し終えたことを判別すると、無効指定生成処理を
終了する。
【0026】さて、第1図を再び参照すると、遅延時間
検証手段9は、無効指定格納手段3に格納された無効指
定とモデル情報格納手段4に格納されたモデル情報に基
づき、遅延時間の検証を行う手段であり、無効指定格納
手段3に格納された無効指定に従ってモデル情報格納手
段4に格納されたモデル情報を修正するモデル情報修正
部5と、その修正後のモデル情報を格納する修正モデル
情報格納部6と、この修正後のモデル情報に基づいて論
理回路の遅延時間の検証を行い、検証結果を出力手段8
に出力する遅延検証部7とで構成されている。
検証手段9は、無効指定格納手段3に格納された無効指
定とモデル情報格納手段4に格納されたモデル情報に基
づき、遅延時間の検証を行う手段であり、無効指定格納
手段3に格納された無効指定に従ってモデル情報格納手
段4に格納されたモデル情報を修正するモデル情報修正
部5と、その修正後のモデル情報を格納する修正モデル
情報格納部6と、この修正後のモデル情報に基づいて論
理回路の遅延時間の検証を行い、検証結果を出力手段8
に出力する遅延検証部7とで構成されている。
【0027】図9はモデル情報修正部5の処理例を示す
フローチャートである。モデル情報修正部5は、先ずモ
デル情報格納手段4から図2および図3に示したモデル
情報を入力する(S30)。次に、無効指定格納手段3
から1つ目の無効指定として、図8に示した無効指定を
入力し(S31)、この無効指定に従ってモデル情報を
修正する。即ち、無効指定で指定されたアークaの、無
効指定で指定されたR/F種別であるR/Rの重みを無
効「×」にする(S33)。そして、次の無効指定を無
効指定格納手段3から入力し(S34)、存在すればそ
の無効指定に従ってモデル情報を修正するが、今の場
合、その他の無効指定は存在しないため、修正後のモデ
ル情報を修正モデル情報格納部6へ出力し(S36)、
モデル情報修正処理を終える。なお、無効指定格納手段
3に1つも無効指定が存在しない場合には、ステップS
32からステップS37へ進んで、入力したモデル情報
そのものを修正モデル情報格納部6へ出力する。
フローチャートである。モデル情報修正部5は、先ずモ
デル情報格納手段4から図2および図3に示したモデル
情報を入力する(S30)。次に、無効指定格納手段3
から1つ目の無効指定として、図8に示した無効指定を
入力し(S31)、この無効指定に従ってモデル情報を
修正する。即ち、無効指定で指定されたアークaの、無
効指定で指定されたR/F種別であるR/Rの重みを無
効「×」にする(S33)。そして、次の無効指定を無
効指定格納手段3から入力し(S34)、存在すればそ
の無効指定に従ってモデル情報を修正するが、今の場
合、その他の無効指定は存在しないため、修正後のモデ
ル情報を修正モデル情報格納部6へ出力し(S36)、
モデル情報修正処理を終える。なお、無効指定格納手段
3に1つも無効指定が存在しない場合には、ステップS
32からステップS37へ進んで、入力したモデル情報
そのものを修正モデル情報格納部6へ出力する。
【0028】以上のような処理がモデル情報修正部5で
行われることにより、図4の情報は図10に示すように
修正される。
行われることにより、図4の情報は図10に示すように
修正される。
【0029】図1の遅延検証部7は、修正モデル情報格
納部6に格納された修正モデル情報に従って遅延検証を
行うものであり、その動作は従来と同じである。以下、
遅延検証部7の動作を図11のフローチャートに沿って
説明する。
納部6に格納された修正モデル情報に従って遅延検証を
行うものであり、その動作は従来と同じである。以下、
遅延検証部7の動作を図11のフローチャートに沿って
説明する。
【0030】検証対象モデルの信号パスは複数存在する
のが一般的であるので、各パス毎に遅延時間を算出し、
最終的にこれら算出された遅延時間から、同一の始点お
よび終点を持つパスを一つにまとめて最終的に遅延時間
を算出する。そこで、先ず、縦形探索(深さ優先探索;
Depth First Search,DFS)法に
より深さ方向のパスを求める(S41)。そして、この
うちの1つのパスを第1のパスとして選択し(S4
2)、当該パスの全ノードのR/F種別を、例えばオー
ルRにセットする(S44)。
のが一般的であるので、各パス毎に遅延時間を算出し、
最終的にこれら算出された遅延時間から、同一の始点お
よび終点を持つパスを一つにまとめて最終的に遅延時間
を算出する。そこで、先ず、縦形探索(深さ優先探索;
Depth First Search,DFS)法に
より深さ方向のパスを求める(S41)。そして、この
うちの1つのパスを第1のパスとして選択し(S4
2)、当該パスの全ノードのR/F種別を、例えばオー
ルRにセットする(S44)。
【0031】図2の例では、第1のパスをa→d→cと
すると、そのパスの各ノードはp,q,r,sであり、
これら全てが信号立ち上がりRにセットされるものとす
る。そして、全ノードのR/F種別の現在の組み合わ
せ、すなわち今の場合はオールRにおける全アークa,
d,cの重み(遅延時間)をそれぞれ求める(S4
6)。この重みは図10の修正後の情報から求められ、
例えばアークaの重みについてみると、始点はp,終点
はqであり、現在のそれらのR/F種別は全てRである
から、図10のアークaの始点/終点のR/Rを参照し
て、重み「×」が検索される。他のアークd,cの重み
も同様に検索され、それらの結果が図12の最上行に示
されている。
すると、そのパスの各ノードはp,q,r,sであり、
これら全てが信号立ち上がりRにセットされるものとす
る。そして、全ノードのR/F種別の現在の組み合わ
せ、すなわち今の場合はオールRにおける全アークa,
d,cの重み(遅延時間)をそれぞれ求める(S4
6)。この重みは図10の修正後の情報から求められ、
例えばアークaの重みについてみると、始点はp,終点
はqであり、現在のそれらのR/F種別は全てRである
から、図10のアークaの始点/終点のR/Rを参照し
て、重み「×」が検索される。他のアークd,cの重み
も同様に検索され、それらの結果が図12の最上行に示
されている。
【0032】このようにして、全ノードのR/F種別が
オールRの場合は、図12の最上行に示された各アーク
の重みが得られ、それらの合計が算出される(S4
7)。但し、この場合の重みの合計処理においては、重
みに1つでも無効「×」があれば、合計も無効「×」と
される。
オールRの場合は、図12の最上行に示された各アーク
の重みが得られ、それらの合計が算出される(S4
7)。但し、この場合の重みの合計処理においては、重
みに1つでも無効「×」があれば、合計も無効「×」と
される。
【0033】次に、ノードの1つのR/F種別をFとし
て、2つ目のR/F種別の組み合わせとする(S4
8)。即ち、図12の2行目に示されるように各ノード
R/Fの種別をオールR(R,R,R,R)から(F,
R,R,R)の組み合わせとする。そして、このR/F
種別の組み合わせでステップS46,47を実行し、各
アークの重みを合計を求め、再びステップS48で、他
のノードのR/F種別をFとして3つの目のR/F種別
の組み合わせとする。即ち、図12の3行目に示される
如く、各ノードのR/F種別を(R,F,R,R)の組
み合わせとする。そして、このR/F種別の組み合わせ
でステップS46,S48を実行する。
て、2つ目のR/F種別の組み合わせとする(S4
8)。即ち、図12の2行目に示されるように各ノード
R/Fの種別をオールR(R,R,R,R)から(F,
R,R,R)の組み合わせとする。そして、このR/F
種別の組み合わせでステップS46,47を実行し、各
アークの重みを合計を求め、再びステップS48で、他
のノードのR/F種別をFとして3つの目のR/F種別
の組み合わせとする。即ち、図12の3行目に示される
如く、各ノードのR/F種別を(R,F,R,R)の組
み合わせとする。そして、このR/F種別の組み合わせ
でステップS46,S48を実行する。
【0034】このパスにはノードが4個存在するので、
全ノードのR/F種別の組み合わせは24 個あり、よっ
てこの24 個のR/F種別の組み合わせで、ステップS
46,S47を実行する。最後の組み合わせであるオー
ルF(F,F,F,F)の場合の各アークの重みとその
合計とが図12の最下行に示されている。
全ノードのR/F種別の組み合わせは24 個あり、よっ
てこの24 個のR/F種別の組み合わせで、ステップS
46,S47を実行する。最後の組み合わせであるオー
ルF(F,F,F,F)の場合の各アークの重みとその
合計とが図12の最下行に示されている。
【0035】全ノードのR/F種別の全ての組み合わせ
(24 の全て)が終了すると(S45でYES)、次の
第2のパスが選択される(S49)。この第2のパスに
ついても、上述の最初のパスと同様にステップS44,
S46,S47,S48が順次繰り返し実行される。
(24 の全て)が終了すると(S45でYES)、次の
第2のパスが選択される(S49)。この第2のパスに
ついても、上述の最初のパスと同様にステップS44,
S46,S47,S48が順次繰り返し実行される。
【0036】この第2のパスについての実行結果が図1
3に示されている。なお、図13では、無効「×」を含
む場合の結果は全て省略してある。
3に示されている。なお、図13では、無効「×」を含
む場合の結果は全て省略してある。
【0037】全てのパスについて上記動作が終了すると
(S43でYES)、最後に、同一始点,終点ノードを
持つ複数パスについて、最大遅延時間を持つ1つのパス
にまとめる(S50)。
(S43でYES)、最後に、同一始点,終点ノードを
持つ複数パスについて、最大遅延時間を持つ1つのパス
にまとめる(S50)。
【0038】図12,図13の例は、両パスが1つにま
とめられるパスである。この場合、第1のパスの最大遅
延時間は1nsであり、第2のパスの最大遅延時間も1
nsであるため、最終結果は1nsとなる。この最終結
果は図1の出力手段8に出力される。
とめられるパスである。この場合、第1のパスの最大遅
延時間は1nsであり、第2のパスの最大遅延時間も1
nsであるため、最終結果は1nsとなる。この最終結
果は図1の出力手段8に出力される。
【0039】これに対して、修正前の図4の情報を用い
た遅延検証では、第1のパスの最大遅延時間が2nsと
なるため、使用予定のアセンブラ命令列の範囲内での正
確な検証が行えないことになる。
た遅延検証では、第1のパスの最大遅延時間が2nsと
なるため、使用予定のアセンブラ命令列の範囲内での正
確な検証が行えないことになる。
【0040】
【発明の効果】以上説明したように、本発明によれば、
検証対象となる論理回路に適用することが予定されてい
る全てのアセンブラ命令列に基づいて存在しないビット
の変化パターンを検出し、そのような変化パターンが存
在しないことを前提として遅延検証を行うため、論理回
路の検証を実際の使用条件の下で実施することができ
る。また、非存在なビットの変化パターンの検出と、こ
の検出結果に基づく無効指定の生成とを自動化したこと
により、設計者の負担が軽減すると共に人的ミスの混入
が防止できる。
検証対象となる論理回路に適用することが予定されてい
る全てのアセンブラ命令列に基づいて存在しないビット
の変化パターンを検出し、そのような変化パターンが存
在しないことを前提として遅延検証を行うため、論理回
路の検証を実際の使用条件の下で実施することができ
る。また、非存在なビットの変化パターンの検出と、こ
の検出結果に基づく無効指定の生成とを自動化したこと
により、設計者の負担が軽減すると共に人的ミスの混入
が防止できる。
【図面の簡単な説明】
【図1】本発明の一実施例のブロック図である。
【図2】検証対象とする論理回路の一例を示す図であ
る。
る。
【図3】図2の論理回路をグラフ理論に従って表現した
有向グラフ図である。
有向グラフ図である。
【図4】図3の有向グラフにおける各アークに対してR
/F種別毎に付与される遅延時間の例を示す図である。
/F種別毎に付与される遅延時間の例を示す図である。
【図5】アセンブラ命令列の例を示す図である。
【図6】無効指定生成手段の処理例の一部を示すフロー
チャートである。
チャートである。
【図7】無効指定生成手段の処理例の残りの部分を示す
フローチャートである。
フローチャートである。
【図8】無効指定の例を示す図である。
【図9】モデル情報修正部の処理例を示すフローチャー
トである。
トである。
【図10】無効指定に従って修正されたモデル情報を示
す図である。
す図である。
【図11】遅延検証部の処理例を示すフローチャートで
ある。
ある。
【図12】遅延検証結果の例を示す図である。
【図13】遅延検証結果の例を示す図である。
1…アセンブラ命令列格納手段 2…無効指定生成手段 3…無効指定格納手段 4…モデル情報格納手段 5…モデル情報修正部 6…修正モデル情報格納部 7…遅延検証部 8…出力手段 9…遅延時間検証手段
Claims (3)
- 【請求項1】 遅延時間の検証対象となる論理回路の各
外部端子および各回路素子の端子をノードとし、各ノー
ド間の信号の流れをその方向として有するアークとした
有向グラフ情報と、これら各アークの重みとして各々が
有する遅延時間を、アーク対応に始点ノードおよび終点
ノードの立ち上がり/立ち下がり種別毎に保持する遅延
時間情報とで構成されたモデル情報を格納するモデル情
報格納手段と、 前記論理回路に印加することが予定されている、ビット
表現のアセンブラ命令列の全てを、各ビットが印加され
る位置を特定する情報と共に格納するアセンブラ命令列
格納手段と、 該アセンブラ命令列格納手段に格納された全てのアセン
ブラ命令列に基づき、各アセンブラ命令列には存在しな
いビットの変化パターンを、各ビット位置毎に求め、そ
の結果に従って、立ち上がり或いは立ち下がりの変化パ
ターンが存在しなかったビットが印加される前記論理回
路の端子を始点ノードとするアークの立ち上がり或いは
立ち下がり種別に関する無効指定を生成する無効指定生
成手段と、 該無効指定生成手段で生成された無効指定を格納する無
効指定格納手段と、 該無効指定格納手段に格納された無効指定と前記モデル
情報格納手段に格納されたモデル情報に基づき、遅延時
間の検証を行う遅延時間検証手段とを含むことを特徴と
する論理回路の遅延時間検証装置。 - 【請求項2】 前記遅延時間検証手段は、 前記無効指定格納手段に格納された無効指定に従って前
記モデル情報格納手段に格納されたモデル情報中の遅延
時間情報を修正するモデル情報修正部と、 該モデル情報修正部による修正後のモデル情報に基づい
て前記論理回路の遅延時間の検証を行う遅延検証部とを
含むことを特徴とする請求項1記載の論理回路の遅延時
間検証装置。 - 【請求項3】 前記モデル情報修正部は、前記無効指定
で指示されたアークの立ち上がり或いは立ち下がり種別
に対応する前記モデル情報中の遅延時間を無効に修正す
ることを特徴とする請求項2記載の論理回路の遅延時間
検証装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6065632A JP2812195B2 (ja) | 1994-03-09 | 1994-03-09 | 論理回路の遅延時間検証装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6065632A JP2812195B2 (ja) | 1994-03-09 | 1994-03-09 | 論理回路の遅延時間検証装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07249060A JPH07249060A (ja) | 1995-09-26 |
JP2812195B2 true JP2812195B2 (ja) | 1998-10-22 |
Family
ID=13292598
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6065632A Expired - Fee Related JP2812195B2 (ja) | 1994-03-09 | 1994-03-09 | 論理回路の遅延時間検証装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2812195B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5883818A (en) * | 1996-08-29 | 1999-03-16 | International Business Machines Corporation | Method for generating an improved model for evaluating the operation of an integrated circuit design |
JP2996200B2 (ja) | 1997-03-10 | 1999-12-27 | 日本電気株式会社 | 論理回路の解析方法および解析装置 |
JP3085277B2 (ja) | 1998-03-27 | 2000-09-04 | 日本電気株式会社 | 遅延解析システム |
-
1994
- 1994-03-09 JP JP6065632A patent/JP2812195B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07249060A (ja) | 1995-09-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7003743B2 (en) | Method and system of data processor design by sensitizing logical difference | |
JP2500433B2 (ja) | 論理回路の遅延時間検証装置 | |
JP2812195B2 (ja) | 論理回路の遅延時間検証装置 | |
US20080281549A1 (en) | Test Apparatus for Control Unit, Pattern Signal Creating Apparatus, and Test Program Generating Apparatus | |
JP5533206B2 (ja) | 検証支援プログラム、検証支援装置、および検証支援方法 | |
JPH0587885A (ja) | 検査系列生成方法 | |
JP3394888B2 (ja) | 論理回路検証装置、論理回路検証方法及び論理回路検証プログラムを格納したコンピュータ読み取り可能な記録媒体 | |
JPH0736688A (ja) | ソフトウェア品質管理システム | |
JPH04344571A (ja) | 論理検証装置 | |
JPH11353347A (ja) | 論理シミュレーション装置及びその方法並びにその制御プログラムを記録した記録媒体 | |
JP2845478B2 (ja) | 論理回路の遅延時間解析装置 | |
JP2903721B2 (ja) | 情報処理装置の試験命令組み立て方法 | |
JP3640684B2 (ja) | テスト系列生成装置及びテスト容易化設計装置 | |
JP3165809B2 (ja) | ディジタルlsiシミュレーション結果の判定方法 | |
JPH09120412A (ja) | 回路シミュレーション装置および方法 | |
JP2008102768A (ja) | 回路最適化装置および回路最適化方法 | |
JPH10115669A (ja) | テストデータの作成方法および装置 | |
JPH052619A (ja) | 回路シミユレーシヨン装置 | |
JPH05158674A (ja) | ソフトウェア部品設計、仕様検証支援装置 | |
JP2001034651A (ja) | 論理シミュレータおよび論理シミュレーション方法 | |
JPH0546696A (ja) | シミユレーシヨンシステム | |
JPH05342294A (ja) | 回路シミュレーション装置 | |
JP2000250953A (ja) | 回路検証用シミュレーション装置及び回路検証用シミュレーション方法 | |
JP2019117442A (ja) | グラフ生成方法、情報処理装置およびグラフ生成プログラム | |
JPH06176095A (ja) | ディジタル回路シミュレーション方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |