JP2812195B2 - 論理回路の遅延時間検証装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理回路の遅延時間検証
装置に関し、特に論理回路をグラフ理論に従ってモデル
化し、このモデル情報に従って論理回路の遅延検証を行
う装置に関する。

【０００２】

【従来の技術】従来のこの種の論理回路の遅延時間検証
装置について、図２に示す簡単な論理回路を例にして説
明する。

【０００３】図２の論理回路は、回路素子２０と外部入
力端子２１，２２と外部出力端子２３とを含み、外部入
力端子２１に印加された信号名Ａの１ビットの信号と外
部入力端子２２に印加された信号名Ｂの１ビットの信号
とから回路素子２０において信号名Ｃの１ビットの信号
を生成し、それを外部出力端子２３に出力する回路であ
る。

【０００４】このような論理回路をグラフ理論に従って
グラフ化すると、図３の如く表記される有向グラフが得
られる。即ち、外部入出力端子および回路素子の端子を
ノードｐ〜ｕとし、各ノード間の信号の流れをその方向
として有するアークａ〜ｅとする有向グラフである。こ
こで、アークａは外部入力端子２１に相当するノードｐ
を始点ノード，回路素子２０の一方の入力端子に相当す
るノードｑを終点ノードとするアーク、アークｂは外部
入力端子２２に相当するノードｔを始点ノード，回路素
子２０の他方の入力端子に相当するノードｕを終点ノー
ドとするアーク、アークｃは回路素子２０の出力端子に
相当するノードｒを始点ノード，外部出力端子２３に相
当するノードｓを終点ノードとするアーク、アークｄと
アークｅは回路素子２０の内部信号経路にそれぞれ対応
するアークで、アークｄの始点ノードはｑ，終点ノード
はｒ，アークｅの始点ノードはｕ，終点ノードはｒであ
る。なお、各ノードｐ〜ｕの情報中には自ノードに印加
される信号名の情報が含まれる。

【０００５】更に、各アークａ〜ｅの重みとして、図４
に示すように各アークの遅延時間を示す遅延時間情報が
グラフ情報の一部として与えられる。この遅延時間は各
アークの始点ノードおよび終点ノードの立ち上がり
（Ｒ）または立ち下がり（Ｆ）の種別（以下、Ｒ／Ｆ種
別とも称す）毎に与えられるもので、該当する遅延時間
が存在しない場合には、その場合の重みは未定義（無
効）「×」とされる。ここで、或るアークの始点ノード
と終点ノードの信号の立ち上がり（Ｒ）と立ち下がり
（Ｆ）との組み合わせは、図４に示すように、始点が
Ｒ，終点もＲ（Ｒ／Ｒ）の場合と、始点がＲ，終点がＦ
（Ｒ／Ｆ）の場合と、始点がＦ，終点がＲ（Ｆ／Ｒ）の
場合と、始点がＦ，終点もＦ（Ｆ／Ｆ）の場合の４通り
の組み合わせが存在するが、図２の論理回路の例では、
各アークのＲ／Ｆ，Ｆ／Ｒ２種の組み合わせ（インバー
タ機能の場合が考えられる）については考える必要がな
いので、未定義「×」とされており、他の２種Ｒ／Ｒ，
Ｆ／Ｆの組み合わせについて、回路素子２０の特性に従
ってそれぞれ重みとして遅延時間が付与されている。な
お、図４において、「０」，「１」，「２」は遅延時間
（単位はｎｓ）である。

【０００６】実際の遅延検証時には、図３，図４に示す
情報がモデル情報として用意されており、ａ→ｄ→ｃの
第１のパスと、ｂ→ｅ→ｃの第２のパスとの各々につい
て、図４の各アークの始点および終点のＲ／Ｆ種別毎に
全ての重みが求められ、この求められた重みの和が各パ
スの遅延時間として求められる。そして、最後に同一の
始終点ノードを持つ複数のパスについてその最大遅延時
間が求められる。この遅延時間の検証を行う詳細な動作
は後に詳述するが、図３，図４に示した情報の場合、最
大遅延時間として２ｎｓが算出される。

【０００７】

【発明が解決しようとする課題】ところで、図２に例示
した論理回路の実際の使用時には、この論理回路を使用
者の意図した通りに動作させるためのアセンブラ命令列
と呼ばれる命令列が当該論理回路に印加される。一般的
には論理回路の外部入力端子２１，２２にアセンブラ命
令列の各ビットが印加されるが、論理回路の種類によっ
ては内部素子の端子に直接に印加される場合もある。以
下の例では外部入力端子２１，２２に印加されるものと
して説明する。

【０００８】図５は図２の論理回路の外部入力端子２
１，２２に印加することが予定されている全てのアセン
ブラ命令列の例を示しており、ここでは、３つのアセン
ブラ命令列５１，５２，５３を示している。各々のアセ
ンブラ命令列５１〜５３は、図２の論理回路の外部入力
端子が２１，２２と２個なので、「００」，「０１」，
「１０」，「１１」という４種類の２ビットの命令（こ
れをアセンブラ命令と呼ぶ）の何れかを２個以上並べて
構成されている。即ち、アセンブラ命令列５１は「１
１」，「１０」，「０１」の３つのアセンブラ命令を並
べたもの、アセンブラ命令列５２は「１０」，「０
１」，「００」の３つのアセンブラ命令を並べたもの、
アセンブラ命令列５３は「０１」，「００」の２つのア
センブラ命令を並べたものであり、各々、一連の動作に
より論理回路を使用者の意図した通りに動作させるため
のものである。なお、各アセンブラ命令の上位ビットは
信号名Ａに対応付けられており、外部入力端子２１に印
加されるビットであることを、下位ビットは信号名Ｂに
対応付けられており、外部入力端子２２に印加されるビ
ットであることを示している。

【０００９】論理回路の遅延時間の検証は、その論理回
路に入力される全てのアセンブラ命令列が決定している
場合、これらのアセンブラ命令列の範囲内でタイミング
的に問題となるパスを検出すれば足り、逆に任意のアセ
ンブラ命令列の範囲で検証することは、実際の使用条件
と相違するので好ましくない。このような観点で考察す
ると、図２の論理回路に適用されるアセンブラ命令列の
全てが図５に示すものであった場合、信号名Ａに対応す
るビットの変化パターンを調べると、各アセンブラ命令
列が入力される直前の信号名Ａの信号の状態は不定なの
で、アセンブラ命令列５１については、不定→１→１→
０と変化し、アセンブラ命令列５２については、不定１
→０→０と変化し、アセンブラ命令列５３については不
定→０→０と変化しており、何れのアセンブラ命令列に
おいても０→１という変化パターンは現れていない。こ
のため、信号名Ａについては０→１という変化パターン
が存在しないことを前提として遅延時間を検証する必要
があるが、従来の論理回路の遅延時間検証装置は、その
ような不存在の変化パターンを検出して遅延検証に反映
する機構を具備していなかったため、実際の使用条件の
下での検証結果が得られないという問題点があった。

【００１０】本発明はこのような従来の問題点を解決し
たもので、その目的は、検証対象となる論理回路に適用
することが予定されている全てのアセンブラ命令列に基
づいて存在しないビットの変化パターンを検出し、その
ような変化パターンが存在しないことを前提とした遅延
検証を行うことができる論理回路の遅延時間検証装置を
提供することにある。

【００１１】なお、本発明者は先の特許出願（特願平５
−１０５０１７号）において、信号の立ち上がり，立ち
下がりの一つのみが有効となるようなアークに関して、
そのアークと無効となる立ち上がりまたは立ち下がりの
種別とを設計者自身が直接指定する無効指定手段と、こ
の無効指定手段による指定情報に基づいてモデル情報を
修正する修正手段と、この修正後のモデル情報に基づい
て論理回路の遅延時間の検証を行う手段とを含む論理回
路の遅延時間検証装置を提案している。このような既提
案装置を使用すれば上記問題点は一応解消されるが、無
効指定を設計者自身が作成しなければならないため、人
手作成に起因する無効指定漏れや誤指定が生じる可能性
がある。そこで、本発明の別の目的は、人的介入無しに
無効指定の生成を可能とし、人手作成に起因する無効指
定の指定漏れや誤指定を防止することにある。

【００１２】

【課題を解決するための手段】本発明は上記の目的を達
成するために、遅延時間の検証対象となる論理回路の各
外部端子および各回路素子の端子をノードとし、各ノー
ド間の信号の流れをその方向として有するアークとした
有向グラフ情報と、これら各アークの重みとして各々が
有する遅延時間を、アーク対応に始点ノードおよび終点
ノードの立ち上がり／立ち下がり種別毎に保持する遅延
時間情報とで構成されたモデル情報を格納するモデル情
報格納手段と、前記論理回路に印加することが予定され
ている、ビット表現のアセンブラ命令列の全てを、各ビ
ットが印加される位置を特定する情報と共に格納するア
センブラ命令列格納手段と、該アセンブラ命令列格納手
段に格納された全てのアセンブラ命令列に基づき、各ア
センブラ命令列には存在しないビットの変化パターン
を、各ビット位置毎に求め、その結果に従って、立ち上
がり或いは立ち下がりの変化パターンが存在しなかった
ビットが印加される前記論理回路の端子を始点ノードと
するアークの立ち上がり或いは立ち下がり種別に関する
無効指定を生成する無効指定生成手段と、該無効指定生
成手段で生成された無効指定を格納する無効指定格納手
段と、該無効指定格納手段に格納された無効指定と前記
モデル情報格納手段に格納されたモデル情報に基づき、
遅延時間の検証を行う遅延時間検証手段とを有してい
る。

【００１３】

【作用】本発明の論理回路の遅延時間検証装置において
は、アセンブラ命令列格納手段が、遅延時間の検証対象
となる論理回路の外部入力端子に印加することが予定さ
れている全てのアセンブラ命令列を、各ビットが印加さ
れる位置を特定する情報（例えば信号名）と共に保持し
ており、遅延検証に際しては、無効指定生成手段が、ア
センブラ命令列格納手段に格納された全てのアセンブラ
命令列に基づき、各アセンブラ命令列には存在しないビ
ットの変化パターンを、各ビット位置毎に求め、その結
果に従って、立ち上がり或いは立ち下がりの変化パター
ンが存在しなかったビットが印加される前記論理回路の
端子を始点ノードとするアークの立ち上がり或いは立ち
下がり種別に関する無効指定を生成して無効指定格納手
段に出力し、遅延時間検証手段が、無効指定格納手段に
格納された無効指定とモデル情報格納手段に格納された
モデル情報に基づき、遅延時間の検証を行う。即ち、遅
延時間検証手段は、無効指定格納手段に格納された無効
指定に従ってモデル情報格納手段に格納されたモデル情
報中の遅延時間情報を修正し、この修正後のモデル情報
に基づいて論理回路の遅延時間の検証を行う。

【００１４】

【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。

【００１５】図１を参照すると、本発明の一実施例の論
理回路の遅延時間検証装置は、アセンブラ命令列格納手
段１と、無効指定生成手段２と、無効指定格納手段３
と、モデル情報格納手段４と、遅延時間検証手段９と、
出力手段８とで構成されている。

【００１６】モデル情報格納手段４は、遅延時間の検証
対象となる論理回路のモデル情報を格納するもので、図
２に示した論理回路の場合には、図３に示した有向グラ
フ情報および図４に示した遅延時間情報とで構成される
グラフ情報が予め格納されている。即ち、遅延時間の検
証対象となる論理回路の各外部端子および回路素子の各
端子をノードとし、各ノード間の信号の流れをその方向
として有するアークとし、更にこれら各アークの重みと
して各々が有する遅延時間を与え、且つこの遅延時間は
アーク対応に始点ノードおよび終点ノードのＲ／Ｆ種別
毎に与えられている。

【００１７】アセンブラ命令列格納手段１は、モデル情
報格納手段４に格納されたモデル情報で表現された論理
回路に印加することが予定されている全てのアセンブラ
命令列を、各ビットが印加される位置を特定する信号名
と共に予め格納している。図５はアセンブラ命令列格納
手段１に格納された全アセンブラ命令列を示しており、
３つのアセンブラ命令列５１，５２，５３を含んでい
る。各アセンブラ命令列５１〜５３には、各ビットが入
力される位置を指定する信号名Ａ，Ｂが付加されてい
る。

【００１８】無効指定生成手段２は、アセンブラ命令列
格納手段１に格納された全てのアセンブラ命令列に基づ
き、各アセンブラ命令列には存在しないビットの変化パ
ターンを、各ビット位置毎に求め、その結果に従って、
遅延時間検証手段９で使用できる形式の無効指定を生成
し、無効指定格納手段３に出力する。

【００１９】図６および図７は無効指定生成手段２の処
理例を示すフローチャートであり、以下、無効指定生成
手段２の動作を説明する。

【００２０】無効指定生成手段２は、先ず、アセンブラ
命令列格納手段１に格納されたアセンブラ命令列を参照
して存在する全ての信号名を認識し、各信号名毎に立ち
上がり検出フラグ，立ち下がり検出フラグを生成して、
それら全てのフラグをオフに初期化する（Ｓ１）。図５
の例では、信号名Ａに対応する立ち上がり検出フラグ，
立ち下がり検出フラグ，信号名Ｂに対応する立ち上がり
検出フラグ，立ち下がり検出フラグの合計４個のフラグ
が生成され、それらが全てオフに初期化される。

【００２１】次に１つ目の信号名である信号名Ａに注目
し（Ｓ２）、アセンブラ命令列格納手段１から１つ目の
アセンブラ命令列５１を入力する（Ｓ３）。そして、こ
のアセンブラ命令列５１中の１つ目のビット値「１」を
変数Ｘに代入し（Ｓ４）、次のビット値「１」を変数Ｙ
に代入し（Ｓ５）、Ｘ−Ｙの演算を実行し（Ｓ７）、結
果を判別する（Ｓ８）。

【００２２】演算結果が負（−）であれば、０→１の変
化パターンを検出したことになるので、信号名Ａに対応
する立ち上がり検出フラグをオンにし（Ｓ９）、正
（＋）であれば、１→０の変化パターンを検出したこと
になるので、信号名Ａに対応する立ち下がり検出フラグ
をオンにし（Ｓ１０）、結果が０であればフラグの操作
は行わない。今の場合、Ｘ，Ｙとも１なので、結果は０
であり、ＸにＹを代入し（Ｓ１２）、次のビット値
「０」をＹに代入してＸ−Ｙの演算を再び行う（Ｓ５，
Ｓ７）。この結果は正なので、信号名Ａに対応する立ち
下がり検出フラグをオンにする（Ｓ１０）。今回入力し
たアセンブラ命令列５１には次のビットは存在しないた
め、ステップＳ６からＳ１３へ進んで次のアセンブラ命
令列５２を入力し、ステップＳ４に戻ってアセンブラ命
令列５１と同様の処理を繰り返す。このアセンブラ命令
列５２の信号名Ａのビットは１→０→０と変化し、０→
１の変化は存在しないので、アセンブラ命令列５２の処
理後においても信号名Ａに対応する立ち上がり検出フラ
グはオフのままである。次にアセンブラ命令列５３が同
様に処理されるが、信号名Ａのビットは０→０と変化す
るだけで、０→１の変化は存在しないので、アセンブラ
命令列５３の処理後においても信号名Ａに対応する立ち
上がり検出フラグはオフのままである。アセンブラ命令
列５３の処理後に次のアセンブラ命令列を入力しようと
した時点でアセンブラ命令列の終了が識別されるため、
信号名Ａに関する処理は終了し、次の信号名Ｂに注目を
移し（Ｓ１５）、信号名Ｂについて信号名Ａと同様の処
理を行う。

【００２３】信号名Ｂについては、最初のアセンブラ命
令列５１における信号名Ｂの１番目のビット値「１」と
２番目のビット値「０」との演算結果が正となるため、
先ず信号名Ｂに対応する立ち下がり検出フラグがオンに
され、次に２番目のビット値「０」と３番目のビット値
「１」との演算結果が負となるため、信号名Ｂに対応す
る立ち上がり検出フラグがオンにされる。この時点で双
方のフラグが共にオンになるため、信号名Ｂに関する処
理は終了し、ステップＳ１１からステップＳ１５，Ｓ１
６へ進み、ここで全ての信号名に注目し終えたことを判
別し、図７の処理へと進む。

【００２４】図７の処理においては、最初に信号名Ａに
ついて注目し（Ｓ２１）、それに対応する立ち上がり検
出フラグ，立ち下がり検出フラグの状態が判別される
（Ｓ２２，Ｓ２３）。そして、立ち上がり検出フラグが
オフであれば、当該信号名Ａの信号が入力される論理回
路の端子をモデル情報格納手段４中の有向グラフにおけ
るノードの情報から特定し、この特定した端子を始点と
するアークをモデル情報格納手段４中の遅延時間情報か
ら特定し、この特定したアークの立ち上がり種別の重み
を無効化する無効指定を生成して無効指定格納手段３に
出力する（Ｓ２４）。他方、立ち下がり検出フラグがオ
フであれば、当該信号名Ａの信号が入力される論理回路
の端子をモデル情報格納手段４中の有向グラフにおける
ノードの情報から特定し、この特定した端子を始点とす
るアークをモデル情報格納手段４中の遅延時間情報から
特定し、この特定したアークの立ち下がり種別の重みを
無効化する無効指定を生成して無効指定格納手段３に出
力する（Ｓ２５）。今の場合、立ち上がり検出フラグが
オフなので、図８に示すような無効指定がステップＳ２
４で生成されて無効指定格納手段３に出力されることに
なる。

【００２５】信号名Ａの次には信号名Ｂに注目を移して
（Ｓ２６）、信号名Ａと同様の処理を行うが、今の場合
はその立ち上がり検出フラグおよび立ち下がり検出フラ
グともオフでないので、信号名Ａに関しては無効指定は
生成されない。そして、ステップＳ２７で全ての信号名
に注目し終えたことを判別すると、無効指定生成処理を
終了する。

【００２６】さて、第１図を再び参照すると、遅延時間
検証手段９は、無効指定格納手段３に格納された無効指
定とモデル情報格納手段４に格納されたモデル情報に基
づき、遅延時間の検証を行う手段であり、無効指定格納
手段３に格納された無効指定に従ってモデル情報格納手
段４に格納されたモデル情報を修正するモデル情報修正
部５と、その修正後のモデル情報を格納する修正モデル
情報格納部６と、この修正後のモデル情報に基づいて論
理回路の遅延時間の検証を行い、検証結果を出力手段８
に出力する遅延検証部７とで構成されている。

【００２７】図９はモデル情報修正部５の処理例を示す
フローチャートである。モデル情報修正部５は、先ずモ
デル情報格納手段４から図２および図３に示したモデル
情報を入力する（Ｓ３０）。次に、無効指定格納手段３
から１つ目の無効指定として、図８に示した無効指定を
入力し（Ｓ３１）、この無効指定に従ってモデル情報を
修正する。即ち、無効指定で指定されたアークａの、無
効指定で指定されたＲ／Ｆ種別であるＲ／Ｒの重みを無
効「×」にする（Ｓ３３）。そして、次の無効指定を無
効指定格納手段３から入力し（Ｓ３４）、存在すればそ
の無効指定に従ってモデル情報を修正するが、今の場
合、その他の無効指定は存在しないため、修正後のモデ
ル情報を修正モデル情報格納部６へ出力し（Ｓ３６）、
モデル情報修正処理を終える。なお、無効指定格納手段
３に１つも無効指定が存在しない場合には、ステップＳ
３２からステップＳ３７へ進んで、入力したモデル情報
そのものを修正モデル情報格納部６へ出力する。

【００２８】以上のような処理がモデル情報修正部５で
行われることにより、図４の情報は図１０に示すように
修正される。

【００２９】図１の遅延検証部７は、修正モデル情報格
納部６に格納された修正モデル情報に従って遅延検証を
行うものであり、その動作は従来と同じである。以下、
遅延検証部７の動作を図１１のフローチャートに沿って
説明する。

【００３０】検証対象モデルの信号パスは複数存在する
のが一般的であるので、各パス毎に遅延時間を算出し、
最終的にこれら算出された遅延時間から、同一の始点お
よび終点を持つパスを一つにまとめて最終的に遅延時間
を算出する。そこで、先ず、縦形探索（深さ優先探索；
Ｄｅｐｔｈ Ｆｉｒｓｔ Ｓｅａｒｃｈ，ＤＦＳ）法に
より深さ方向のパスを求める（Ｓ４１）。そして、この
うちの１つのパスを第１のパスとして選択し（Ｓ４
２）、当該パスの全ノードのＲ／Ｆ種別を、例えばオー
ルＲにセットする（Ｓ４４）。

【００３１】図２の例では、第１のパスをａ→ｄ→ｃと
すると、そのパスの各ノードはｐ，ｑ，ｒ，ｓであり、
これら全てが信号立ち上がりＲにセットされるものとす
る。そして、全ノードのＲ／Ｆ種別の現在の組み合わ
せ、すなわち今の場合はオールＲにおける全アークａ，
ｄ，ｃの重み（遅延時間）をそれぞれ求める（Ｓ４
６）。この重みは図１０の修正後の情報から求められ、
例えばアークａの重みについてみると、始点はｐ，終点
はｑであり、現在のそれらのＲ／Ｆ種別は全てＲである
から、図１０のアークａの始点／終点のＲ／Ｒを参照し
て、重み「×」が検索される。他のアークｄ，ｃの重み
も同様に検索され、それらの結果が図１２の最上行に示
されている。

【００３２】このようにして、全ノードのＲ／Ｆ種別が
オールＲの場合は、図１２の最上行に示された各アーク
の重みが得られ、それらの合計が算出される（Ｓ４
７）。但し、この場合の重みの合計処理においては、重
みに１つでも無効「×」があれば、合計も無効「×」と
される。

【００３３】次に、ノードの１つのＲ／Ｆ種別をＦとし
て、２つ目のＲ／Ｆ種別の組み合わせとする（Ｓ４
８）。即ち、図１２の２行目に示されるように各ノード
Ｒ／Ｆの種別をオールＲ（Ｒ，Ｒ，Ｒ，Ｒ）から（Ｆ，
Ｒ，Ｒ，Ｒ）の組み合わせとする。そして、このＲ／Ｆ
種別の組み合わせでステップＳ４６，４７を実行し、各
アークの重みを合計を求め、再びステップＳ４８で、他
のノードのＲ／Ｆ種別をＦとして３つの目のＲ／Ｆ種別
の組み合わせとする。即ち、図１２の３行目に示される
如く、各ノードのＲ／Ｆ種別を（Ｒ，Ｆ，Ｒ，Ｒ）の組
み合わせとする。そして、このＲ／Ｆ種別の組み合わせ
でステップＳ４６，Ｓ４８を実行する。

【００３４】このパスにはノードが４個存在するので、
全ノードのＲ／Ｆ種別の組み合わせは２⁴ 個あり、よっ
てこの２⁴ 個のＲ／Ｆ種別の組み合わせで、ステップＳ
４６，Ｓ４７を実行する。最後の組み合わせであるオー
ルＦ（Ｆ，Ｆ，Ｆ，Ｆ）の場合の各アークの重みとその
合計とが図１２の最下行に示されている。

【００３５】全ノードのＲ／Ｆ種別の全ての組み合わせ
（２⁴ の全て）が終了すると（Ｓ４５でＹＥＳ）、次の
第２のパスが選択される（Ｓ４９）。この第２のパスに
ついても、上述の最初のパスと同様にステップＳ４４，
Ｓ４６，Ｓ４７，Ｓ４８が順次繰り返し実行される。

【００３６】この第２のパスについての実行結果が図１
３に示されている。なお、図１３では、無効「×」を含
む場合の結果は全て省略してある。

【００３７】全てのパスについて上記動作が終了すると
（Ｓ４３でＹＥＳ）、最後に、同一始点，終点ノードを
持つ複数パスについて、最大遅延時間を持つ１つのパス
にまとめる（Ｓ５０）。

【００３８】図１２，図１３の例は、両パスが１つにま
とめられるパスである。この場合、第１のパスの最大遅
延時間は１ｎｓであり、第２のパスの最大遅延時間も１
ｎｓであるため、最終結果は１ｎｓとなる。この最終結
果は図１の出力手段８に出力される。

【００３９】これに対して、修正前の図４の情報を用い
た遅延検証では、第１のパスの最大遅延時間が２ｎｓと
なるため、使用予定のアセンブラ命令列の範囲内での正
確な検証が行えないことになる。

【００４０】

【発明の効果】以上説明したように、本発明によれば、
検証対象となる論理回路に適用することが予定されてい
る全てのアセンブラ命令列に基づいて存在しないビット
の変化パターンを検出し、そのような変化パターンが存
在しないことを前提として遅延検証を行うため、論理回
路の検証を実際の使用条件の下で実施することができ
る。また、非存在なビットの変化パターンの検出と、こ
の検出結果に基づく無効指定の生成とを自動化したこと
により、設計者の負担が軽減すると共に人的ミスの混入
が防止できる。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】検証対象とする論理回路の一例を示す図であ
る。

【図３】図２の論理回路をグラフ理論に従って表現した
有向グラフ図である。

【図４】図３の有向グラフにおける各アークに対してＲ
／Ｆ種別毎に付与される遅延時間の例を示す図である。

【図５】アセンブラ命令列の例を示す図である。

【図６】無効指定生成手段の処理例の一部を示すフロー
チャートである。

【図７】無効指定生成手段の処理例の残りの部分を示す
フローチャートである。

【図８】無効指定の例を示す図である。

【図９】モデル情報修正部の処理例を示すフローチャー
トである。

【図１０】無効指定に従って修正されたモデル情報を示
す図である。

【図１１】遅延検証部の処理例を示すフローチャートで
ある。

【図１２】遅延検証結果の例を示す図である。

【図１３】遅延検証結果の例を示す図である。

【符号の説明】

１…アセンブラ命令列格納手段 ２…無効指定生成手段 ３…無効指定格納手段 ４…モデル情報格納手段 ５…モデル情報修正部 ６…修正モデル情報格納部 ７…遅延検証部 ８…出力手段 ９…遅延時間検証手段

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 遅延時間の検証対象となる論理回路の各
   外部端子および各回路素子の端子をノードとし、各ノー
   ド間の信号の流れをその方向として有するアークとした
   有向グラフ情報と、これら各アークの重みとして各々が
   有する遅延時間を、アーク対応に始点ノードおよび終点
   ノードの立ち上がり／立ち下がり種別毎に保持する遅延
   時間情報とで構成されたモデル情報を格納するモデル情
   報格納手段と、 前記論理回路に印加することが予定されている、ビット
   表現のアセンブラ命令列の全てを、各ビットが印加され
   る位置を特定する情報と共に格納するアセンブラ命令列
   格納手段と、 該アセンブラ命令列格納手段に格納された全てのアセン
   ブラ命令列に基づき、各アセンブラ命令列には存在しな
   いビットの変化パターンを、各ビット位置毎に求め、そ
   の結果に従って、立ち上がり或いは立ち下がりの変化パ
   ターンが存在しなかったビットが印加される前記論理回
   路の端子を始点ノードとするアークの立ち上がり或いは
   立ち下がり種別に関する無効指定を生成する無効指定生
   成手段と、 該無効指定生成手段で生成された無効指定を格納する無
   効指定格納手段と、 該無効指定格納手段に格納された無効指定と前記モデル
   情報格納手段に格納されたモデル情報に基づき、遅延時
   間の検証を行う遅延時間検証手段とを含むことを特徴と
   する論理回路の遅延時間検証装置。
2. 【請求項２】 前記遅延時間検証手段は、 前記無効指定格納手段に格納された無効指定に従って前
   記モデル情報格納手段に格納されたモデル情報中の遅延
   時間情報を修正するモデル情報修正部と、 該モデル情報修正部による修正後のモデル情報に基づい
   て前記論理回路の遅延時間の検証を行う遅延検証部とを
   含むことを特徴とする請求項１記載の論理回路の遅延時
   間検証装置。
3. 【請求項３】 前記モデル情報修正部は、前記無効指定
   で指示されたアークの立ち上がり或いは立ち下がり種別
   に対応する前記モデル情報中の遅延時間を無効に修正す
   ることを特徴とする請求項２記載の論理回路の遅延時間
   検証装置。