JP2500433B2 - 論理回路の遅延時間検証装置 - Google Patents
論理回路の遅延時間検証装置Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
- G06F30/3312—Timing analysis
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Description
装置に関し、特に論理回路をグラフ理論に従って表現
し、このグラフ論理により表わされた遅延時間検証用の
情報を用いて論理回路の遅延検証を行う遅延時間検証方
式に関するものである。
て、図2に示す簡単な論理回路モデルが図3の信号波形
例にて動作する場合を説明する。
らの信号を入力とし、この入力信号と同一の信号を1n
s後に経路25へ出力する。素子24はOR(論理和)
回路素であり、経路25の信号と入力端子21の信号と
を2入力とし両者の論理和を出力端子22へ遅延時間0
(ns)で出力する。他の部分の遅延時間は0であるも
のとする。
刻0nsで立上り、時刻2nsで立下る。経路25の信
号は入力端子2の信号と同じ信号が1ns遅れて現れ
る。すなわち、経路25の信号は時刻1nsで立上り、
時刻3nsで立下る。また、出力端子22の信号は経路
25の信号と入力端子21の信号との論理和であるの
で、時刻0nsで立上り、時刻3nsで立下る。
行う場合の1つの方法として、前述した如くグラフ理論
を用いて行う方法がある。
代科学者発行の「グラフ理論入門」,R.J.ウィルソ
ン著,斎藤伸自,西関隆夫共訳や、コロナ社発行の「演
習グラフ理論(基礎と応用)」,伊理正夫,白川功他共
著等の公知文献に詳述されているので、ここでは特に説
明しない。
をグラフ化すると、図4の如く表記される。すなわち、
外部端子及び各素子の端子をノードp〜vとし、各ノー
ド間の信号の流れをその方向として有するアークa〜g
とする有効グラフとする。また、各アークa〜gの重み
として、各アークの遅延時間が与えられる。この遅延時
間は各アークの始点ノード及び終点ノードの立上り
(R)または立下り(F)の種別(R/F種別と称す)
毎に与えられるもので、該当する遅延時間が存在しない
場合には、その場合の重みは未定義×とされる。
においては、アークaは入力端子21と素子23の入力
端子との間の信号経路,アークbは素子23の内部信号
経路,アークcは信号経路25,アークdは素子24の
内部信号経路,アークeは素子24との出力端子と出力
端子22との間の信号経路,アークfは入力端子21と
素子24の入力端子との間の信号経路,アークgは素子
24の内部信号経路に夫々対応している。
ノードはq,アークbの始点ノードはq,終点ノードは
r,アークcの始点ノードはr,終点ノードはs,……
として示されている。
ード及び終点ノードのR/F種別毎に与えられる遅延時
間であり、図3の動作波例では、図5の如き重みが各ア
ークに夫々付与されることになる。尚、図5では、0.
1は遅延時間(ns)であり、×は未定義である。
ード(単に、始点、終点と称す)の信号の立上り(R)
と立下り(F)との組合せは、図5に示す如く、始点が
R,終点もR(R/R)の場合と、始点がR,終点がF
(R/F)の場合と、始点がF,終点がR(F/R)の
場合と、始点がF,終点もF(F/F)の場合の4通り
の組合せが存在する。
/R2種の組合せ(インバータ機能の場合が考えられ
る)については考える必要がないので、未定義×となっ
ており、他の2種R/R,F/Fの組合せが、図3の例
に従って夫々重みとして遅延時間が付与されているので
ある。
報が被検証モデル情報ファイルに予め格納されており、
a→b→c→d→eの第1のパスと、f→g→eの第2
のパスとの各々について、図5の各アークの始点及び終
点のR/F種別毎に全て重みが求められ、この求められ
た重みの和が各パスの遅延時間として得られるようにな
っている。
用いて遅延時間の検証をなす詳細な動作については、図
8〜10を参照して後に(本発明の実施例の項で)述べ
る。
ルの入力端子21から出力端子22までの遅延時間は、
図3の波形例からも明らかな如く、立上り(R)の場合
0ns(図2の下側のパスを通る経路(f→g)の遅延
時間)であり、立下り(F)の場合1ns(図2の上側
のパスを通る経路(a→b→c→d→e)の遅延時間)
であるべきである。
に、図2の上側の経路を通った遅延時間が意味を持たな
いこと、すなちわ、経路25(アークc)における立上
り(R)信号が遅延時間算出上意味を持たない(無効)
ことによる。
アークcにおける立上り(R)信号が遅延時間算出上意
味を持たない(無効)という情報を何等有さず、有効と
して処理している(図5では、アークcのR/Rにおい
て0nsの重みが付与されている)ために、図2の上側
の経路を通った信号の遅延時間が意味を持つ(有効)と
判断し、その経路の遅延時間が立上り及び立下り共に1
nsと算出されてしまい、実際と異なった検証結果が得
られるという欠点がある。
とが可能な論理回路の遅延時間検証装置を提供すること
である。
遅延時間検証装置は、遅延時間が検証されるべき論理回
路の各外部端子及び各回路素子の端子をノードとし、各
ノード間の信号の流れをその方向として有するアークと
し、更にこれ等各アークの重みとして各々が有する遅延
時間を与え、この遅延時間は前記アーク対応に始点ノー
ド及び終端ノードの立上り/立下り種別毎に与えられた
遅延時間検証用情報を予め格納した格納手段と、前記ア
ークのうち、信号が立上り及び対下りの一つのみが有効
となるようなアークに関して、そのアークと無効となる
立上りまたは立下りを指定する無効指定手段と、この無
効指定手段による指定情報に基づき前記格納手段の遅延
時間検証用情報の対応情報を修正する修正手段と、この
修正後の遅延時間検証用情報に基いて前記論理回路の遅
延時間の検証を行う遅延時間検証手段とを含むことを特
徴とする。
ブロック図である。被検証モデル情報ファイル1は遅延
時間検証用情報を予め格納するものであり、図2,3の
モデルでは、図4,5に示す情報が予め格納されてい
る。
回路の各外部端子及び各回路素子の端子をノードとし、
各ノード間の信号の流れをその方向として有するアーク
と、更にこれ等各アークの重みとして各々が有する遅延
時間を与え、この遅延時間はアーク対応に始点と終点の
R/F種別毎に与えられる。
が立上り及び立下りの一つのみが有効となる様なアーク
に関して、そのアークと無効となる立上り(R)または
立下り(F)を指定するものである。図2,3の例で
は、経路25(アークcに相当)の信号の立上り(R)
を無効とする必要があるので、図6に示す如く、アーク
c,立上りRが指定される。
にて指定された無効となるべきアーク及び信号立上りま
たは立下りに従って、被検証モデル情報ファイル1内の
情報を修正する。すなちわ、図6の無効指定に従って、
図5の情報を図7の情報に変更するのである。
(始点r,終点s共に立上り)の部分の重みが、0であ
ったものを未定義(無効)×に修正される。この修正後
の情報が修正モデル情報ファイル4へ一時格納されるこ
とになる。
遅延検証を実際に行うものであり、従来の遅延検証動作
と同一の手順により行われる。その動作フローが図8に
示されている。
が一般的であるので、各パス毎に遅延時間を算出し、最
終的にこれ等算出された遅延時間から、同一の始点及び
終点を持つパスを一つにまとめて最終的に遅延時間を算
出するようにしている。
Depth First Search,DFS)法に
より深さ方向のパスを求める(ステップ81)。このD
FSの詳細は前述の文献に開示されている。このうちの
1つのパスを第1のパスとして選択し(ステップ8
2)、当該パスの全ノードのR/F種別を、例えばオー
ルRにセットする(ステップ84)。
d→eとすると、そのパスの各ノードはp,q,r,
s,t,uであり、これ等全てが信号立上りRにセット
されるものとする。そして、全ノードのR/F種別の現
在の組合せ、すなわち上記例では、オールRにおける全
アークa〜eの重み(遅延時間)を夫々求める(ステッ
プ86)。
られるものであり、その結果が図9の最上行に示されて
いる。例えば、アークaの重みについてみると、始点は
p,終点はqであり、現在のそれらのR/F種別は全て
Rであるから、図7のアークaの始点/終点のR/Rを
参照すると、重み0であることが検索される。
始点q,終点rのR/F種別には全てRであり、よって
図7のアークbのR/Rを参照すると、重み1であるこ
とが検索される。また同じく、アークcの重みについて
みると、始点r,終点sのR/F種別は全てRであり、
よって図7のアークcのR/Rを参照すると、無効×に
修正されていることが判る。
ールRの場合は、図9の最上行に示された各アーク重み
が得られ、重みの合計が算出される(ステップ87)。
しかし、この場合、重みに1つでも無効×があれば、合
計も無効×とされる。
て、2つ目のR/F種別の組合せとする(ステップ8
8)。すなわち、図9の2行目に示されている如く、各
ノードのR/F種別をオールR(R,R,R,R,R,
R)から(F,R,R,R,R,R)の組合せとするの
である。
87を実行し、各アークの重みの和を求め、再びステッ
プ88で、他のノードのR/F種別をFとして3つの目
のR/F種別の組合せとする。すなわち、図9の3行目
に示される如く、各ノードのR/F種別を(R,F,
R,R,R,R)の組合せとする。このR/F種別の組
合せでステップ86,87を実行する。
全ノードのR/F種別の組合せは26 あり、よってこの
26 のR/F種別の組合せで、ステップ86,87を実
行する。最後の26 の組合せであるオールF(F,F,
F,F,F,F)の場合の各アークの重みが図9の最下
行に示されている。
6 の全て)が終了すると(ステップ85)、次の第2の
パスが選択される(ステップ89)。この第2のパスに
ついても、上述の第1のパスと同様にステップ84,8
6,87,88が順次繰返し実行される。
0に示されており、図10では、無効×を含む場合の結
果は全て省略して示されている。
(ステップ83)、最後に、同一始点、終端ノードを持
つ複数パスについて、最大遅延時間を持つ1つのパスに
まとめる(ステップ90)。
められるパスである。この場合、第1のパスの入力端子
21の信号の立上り(R)の際の遅延時間は、図9の最
上行から判るように、無効×であり、入力端子21の信
号の立上り(F)の遅延時間は、図9の最下行から判る
ように、1である。また、第2のパスについては図10
より明らかな如く、立上り及び立下り共に遅延時間は0
である。
の遅延時間が採用され、最終的に図2の回路モデルの遅
延時間は、立上り時に0ns立下り時に1nsとなっ
て、図3のタイムチャートの波形と一致し正しい遅延検
証結果が得られるのである。
モデル情報のうち、信号が無効となる場所(アーク)の
みならず立上り(R)または立下り(F)のいずれかが
無効であるかを予め指定してモデル情報を修正し、この
修正後の情報に基いて遅延検証を行っているので、正し
い遅延検証結果が得られるという効果がある。
図である。
ある。
を示す図である。
情報を示す図である。
Claims (1)
- 【請求項1】 遅延時間が検証されるべき論理回路の各
外部端子及び各回路素子の端子をノードとし、各ノード
間の信号の流れをその方向として有するアークとし、更
にこれ等各アークの重みとして各々が有する遅延時間を
与え、この遅延時間は前記アーク対応に始点ノード及び
終端ノードの立上り/立下り種別毎に与えられた遅延時
間検証用情報を予め格納した格納手段と、前記アークの
うち、信号が立上り及び対下りの一つのみが有効となる
ようなアークに関して、そのアークと無効となる立上り
または立下りを指定する無効指定手段と、この無効指定
手段による指定情報に基づき前記格納手段の遅延時間検
証用情報の対応情報を修正する修正手段と、この修正後
の遅延時間検証用情報に基いて前記論理回路の遅延時間
の検証を行う遅延時間検証手段とを含むことを特徴とす
る論理回路の遅延時間検証装置。
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Country Status (2)
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- 1993-04-07 JP JP5105017A patent/JP2500433B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-06 US US08/223,722 patent/US5528511A/en not_active Expired - Lifetime
Also Published As
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