JP2500433B2 - 論理回路の遅延時間検証装置 - Google Patents
論理回路の遅延時間検証装置Info
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Description
【０００１】
【産業上の利用分野】本発明は論理回路の遅延時間検証
装置に関し、特に論理回路をグラフ理論に従って表現
し、このグラフ論理により表わされた遅延時間検証用の
情報を用いて論理回路の遅延検証を行う遅延時間検証方
式に関するものである。
装置に関し、特に論理回路をグラフ理論に従って表現
し、このグラフ論理により表わされた遅延時間検証用の
情報を用いて論理回路の遅延検証を行う遅延時間検証方
式に関するものである。
【０００２】
【従来の技術】従来のこの種の遅延時間検証方式につい
て、図２に示す簡単な論理回路モデルが図３の信号波形
例にて動作する場合を説明する。
て、図２に示す簡単な論理回路モデルが図３の信号波形
例にて動作する場合を説明する。
【０００３】図２において、素子２３は入力端子２１か
らの信号を入力とし、この入力信号と同一の信号を１ｎ
ｓ後に経路２５へ出力する。素子２４はＯＲ（論理和）
回路素であり、経路２５の信号と入力端子２１の信号と
を２入力とし両者の論理和を出力端子２２へ遅延時間０
（ｎｓ）で出力する。他の部分の遅延時間は０であるも
のとする。
らの信号を入力とし、この入力信号と同一の信号を１ｎ
ｓ後に経路２５へ出力する。素子２４はＯＲ（論理和）
回路素であり、経路２５の信号と入力端子２１の信号と
を２入力とし両者の論理和を出力端子２２へ遅延時間０
（ｎｓ）で出力する。他の部分の遅延時間は０であるも
のとする。
【０００４】図３に示す様に、入力端子２１の信号は時
刻０ｎｓで立上り、時刻２ｎｓで立下る。経路２５の信
号は入力端子２の信号と同じ信号が１ｎｓ遅れて現れ
る。すなわち、経路２５の信号は時刻１ｎｓで立上り、
時刻３ｎｓで立下る。また、出力端子２２の信号は経路
２５の信号と入力端子２１の信号との論理和であるの
で、時刻０ｎｓで立上り、時刻３ｎｓで立下る。
刻０ｎｓで立上り、時刻２ｎｓで立下る。経路２５の信
号は入力端子２の信号と同じ信号が１ｎｓ遅れて現れ
る。すなわち、経路２５の信号は時刻１ｎｓで立上り、
時刻３ｎｓで立下る。また、出力端子２２の信号は経路
２５の信号と入力端子２１の信号との論理和であるの
で、時刻０ｎｓで立上り、時刻３ｎｓで立下る。
【０００５】この様な論理回路モデルの遅延時間検証を
行う場合の１つの方法として、前述した如くグラフ理論
を用いて行う方法がある。
行う場合の１つの方法として、前述した如くグラフ理論
を用いて行う方法がある。
【０００６】尚、このグラフ理論の詳細については、近
代科学者発行の「グラフ理論入門」，Ｒ．Ｊ．ウィルソ
ン著，斎藤伸自，西関隆夫共訳や、コロナ社発行の「演
習グラフ理論（基礎と応用）」，伊理正夫，白川功他共
著等の公知文献に詳述されているので、ここでは特に説
明しない。
代科学者発行の「グラフ理論入門」，Ｒ．Ｊ．ウィルソ
ン著，斎藤伸自，西関隆夫共訳や、コロナ社発行の「演
習グラフ理論（基礎と応用）」，伊理正夫，白川功他共
著等の公知文献に詳述されているので、ここでは特に説
明しない。
【０００７】このグラフ論理に従って図２の回路モデル
をグラフ化すると、図４の如く表記される。すなわち、
外部端子及び各素子の端子をノードｐ〜ｖとし、各ノー
ド間の信号の流れをその方向として有するアークａ〜ｇ
とする有効グラフとする。また、各アークａ〜ｇの重み
として、各アークの遅延時間が与えられる。この遅延時
間は各アークの始点ノード及び終点ノードの立上り
（Ｒ）または立下り（Ｆ）の種別（Ｒ／Ｆ種別と称す）
毎に与えられるもので、該当する遅延時間が存在しない
場合には、その場合の重みは未定義×とされる。
をグラフ化すると、図４の如く表記される。すなわち、
外部端子及び各素子の端子をノードｐ〜ｖとし、各ノー
ド間の信号の流れをその方向として有するアークａ〜ｇ
とする有効グラフとする。また、各アークａ〜ｇの重み
として、各アークの遅延時間が与えられる。この遅延時
間は各アークの始点ノード及び終点ノードの立上り
（Ｒ）または立下り（Ｆ）の種別（Ｒ／Ｆ種別と称す）
毎に与えられるもので、該当する遅延時間が存在しない
場合には、その場合の重みは未定義×とされる。
【０００８】図２の回路モデルの有効グラフである図４
においては、アークａは入力端子２１と素子２３の入力
端子との間の信号経路，アークｂは素子２３の内部信号
経路，アークｃは信号経路２５，アークｄは素子２４の
内部信号経路，アークｅは素子２４との出力端子と出力
端子２２との間の信号経路，アークｆは入力端子２１と
素子２４の入力端子との間の信号経路，アークｇは素子
２４の内部信号経路に夫々対応している。
においては、アークａは入力端子２１と素子２３の入力
端子との間の信号経路，アークｂは素子２３の内部信号
経路，アークｃは信号経路２５，アークｄは素子２４の
内部信号経路，アークｅは素子２４との出力端子と出力
端子２２との間の信号経路，アークｆは入力端子２１と
素子２４の入力端子との間の信号経路，アークｇは素子
２４の内部信号経路に夫々対応している。
【０００９】そして、アークａの始点ノードはｐ，終点
ノードはｑ，アークｂの始点ノードはｑ，終点ノードは
ｒ，アークｃの始点ノードはｒ，終点ノードはｓ，……
として示されている。
ノードはｑ，アークｂの始点ノードはｑ，終点ノードは
ｒ，アークｃの始点ノードはｒ，終点ノードはｓ，……
として示されている。
【００１０】更に、各アークの重みについては、始点ノ
ード及び終点ノードのＲ／Ｆ種別毎に与えられる遅延時
間であり、図３の動作波例では、図５の如き重みが各ア
ークに夫々付与されることになる。尚、図５では、０．
１は遅延時間（ｎｓ）であり、×は未定義である。
ード及び終点ノードのＲ／Ｆ種別毎に与えられる遅延時
間であり、図３の動作波例では、図５の如き重みが各ア
ークに夫々付与されることになる。尚、図５では、０．
１は遅延時間（ｎｓ）であり、×は未定義である。
【００１１】一般に、あるアークの始点ノードと終点ノ
ード（単に、始点、終点と称す）の信号の立上り（Ｒ）
と立下り（Ｆ）との組合せは、図５に示す如く、始点が
Ｒ，終点もＲ（Ｒ／Ｒ）の場合と、始点がＲ，終点がＦ
（Ｒ／Ｆ）の場合と、始点がＦ，終点がＲ（Ｆ／Ｒ）の
場合と、始点がＦ，終点もＦ（Ｆ／Ｆ）の場合の４通り
の組合せが存在する。
ード（単に、始点、終点と称す）の信号の立上り（Ｒ）
と立下り（Ｆ）との組合せは、図５に示す如く、始点が
Ｒ，終点もＲ（Ｒ／Ｒ）の場合と、始点がＲ，終点がＦ
（Ｒ／Ｆ）の場合と、始点がＦ，終点がＲ（Ｆ／Ｒ）の
場合と、始点がＦ，終点もＦ（Ｆ／Ｆ）の場合の４通り
の組合せが存在する。
【００１２】図２，３の例では、各アークのＲ／Ｆ，Ｆ
／Ｒ２種の組合せ（インバータ機能の場合が考えられ
る）については考える必要がないので、未定義×となっ
ており、他の２種Ｒ／Ｒ，Ｆ／Ｆの組合せが、図３の例
に従って夫々重みとして遅延時間が付与されているので
ある。
／Ｒ２種の組合せ（インバータ機能の場合が考えられ
る）については考える必要がないので、未定義×となっ
ており、他の２種Ｒ／Ｒ，Ｆ／Ｆの組合せが、図３の例
に従って夫々重みとして遅延時間が付与されているので
ある。
【００１３】実際の遅延検証時には、図４，５に示す情
報が被検証モデル情報ファイルに予め格納されており、
ａ→ｂ→ｃ→ｄ→ｅの第１のパスと、ｆ→ｇ→ｅの第２
のパスとの各々について、図５の各アークの始点及び終
点のＲ／Ｆ種別毎に全て重みが求められ、この求められ
た重みの和が各パスの遅延時間として得られるようにな
っている。
報が被検証モデル情報ファイルに予め格納されており、
ａ→ｂ→ｃ→ｄ→ｅの第１のパスと、ｆ→ｇ→ｅの第２
のパスとの各々について、図５の各アークの始点及び終
点のＲ／Ｆ種別毎に全て重みが求められ、この求められ
た重みの和が各パスの遅延時間として得られるようにな
っている。
【００１４】この図５に示した様に被検証モデル情報を
用いて遅延時間の検証をなす詳細な動作については、図
８〜１０を参照して後に（本発明の実施例の項で）述べ
る。
用いて遅延時間の検証をなす詳細な動作については、図
８〜１０を参照して後に（本発明の実施例の項で）述べ
る。
【００１５】
【発明が解決しようとする課題】図２に示した回路モデ
ルの入力端子２１から出力端子２２までの遅延時間は、
図３の波形例からも明らかな如く、立上り（Ｒ）の場合
０ｎｓ（図２の下側のパスを通る経路（ｆ→ｇ）の遅延
時間）であり、立下り（Ｆ）の場合１ｎｓ（図２の上側
のパスを通る経路（ａ→ｂ→ｃ→ｄ→ｅ）の遅延時間）
であるべきである。
ルの入力端子２１から出力端子２２までの遅延時間は、
図３の波形例からも明らかな如く、立上り（Ｒ）の場合
０ｎｓ（図２の下側のパスを通る経路（ｆ→ｇ）の遅延
時間）であり、立下り（Ｆ）の場合１ｎｓ（図２の上側
のパスを通る経路（ａ→ｂ→ｃ→ｄ→ｅ）の遅延時間）
であるべきである。
【００１６】これは、素子２４が０Ｒ素子であるため
に、図２の上側の経路を通った遅延時間が意味を持たな
いこと、すなちわ、経路２５（アークｃ）における立上
り（Ｒ）信号が遅延時間算出上意味を持たない（無効）
ことによる。
に、図２の上側の経路を通った遅延時間が意味を持たな
いこと、すなちわ、経路２５（アークｃ）における立上
り（Ｒ）信号が遅延時間算出上意味を持たない（無効）
ことによる。
【００１７】しかしながら、従来の検証方式では、この
アークｃにおける立上り（Ｒ）信号が遅延時間算出上意
味を持たない（無効）という情報を何等有さず、有効と
して処理している（図５では、アークｃのＲ／Ｒにおい
て０ｎｓの重みが付与されている）ために、図２の上側
の経路を通った信号の遅延時間が意味を持つ（有効）と
判断し、その経路の遅延時間が立上り及び立下り共に１
ｎｓと算出されてしまい、実際と異なった検証結果が得
られるという欠点がある。
アークｃにおける立上り（Ｒ）信号が遅延時間算出上意
味を持たない（無効）という情報を何等有さず、有効と
して処理している（図５では、アークｃのＲ／Ｒにおい
て０ｎｓの重みが付与されている）ために、図２の上側
の経路を通った信号の遅延時間が意味を持つ（有効）と
判断し、その経路の遅延時間が立上り及び立下り共に１
ｎｓと算出されてしまい、実際と異なった検証結果が得
られるという欠点がある。
【００１８】本発明の目的は、正しい遅延時間を得るこ
とが可能な論理回路の遅延時間検証装置を提供すること
である。
とが可能な論理回路の遅延時間検証装置を提供すること
である。
【００１９】
【課題を解決するための手段】本発明による論理回路の
遅延時間検証装置は、遅延時間が検証されるべき論理回
路の各外部端子及び各回路素子の端子をノードとし、各
ノード間の信号の流れをその方向として有するアークと
し、更にこれ等各アークの重みとして各々が有する遅延
時間を与え、この遅延時間は前記アーク対応に始点ノー
ド及び終端ノードの立上り／立下り種別毎に与えられた
遅延時間検証用情報を予め格納した格納手段と、前記ア
ークのうち、信号が立上り及び対下りの一つのみが有効
となるようなアークに関して、そのアークと無効となる
立上りまたは立下りを指定する無効指定手段と、この無
効指定手段による指定情報に基づき前記格納手段の遅延
時間検証用情報の対応情報を修正する修正手段と、この
修正後の遅延時間検証用情報に基いて前記論理回路の遅
延時間の検証を行う遅延時間検証手段とを含むことを特
徴とする。
遅延時間検証装置は、遅延時間が検証されるべき論理回
路の各外部端子及び各回路素子の端子をノードとし、各
ノード間の信号の流れをその方向として有するアークと
し、更にこれ等各アークの重みとして各々が有する遅延
時間を与え、この遅延時間は前記アーク対応に始点ノー
ド及び終端ノードの立上り／立下り種別毎に与えられた
遅延時間検証用情報を予め格納した格納手段と、前記ア
ークのうち、信号が立上り及び対下りの一つのみが有効
となるようなアークに関して、そのアークと無効となる
立上りまたは立下りを指定する無効指定手段と、この無
効指定手段による指定情報に基づき前記格納手段の遅延
時間検証用情報の対応情報を修正する修正手段と、この
修正後の遅延時間検証用情報に基いて前記論理回路の遅
延時間の検証を行う遅延時間検証手段とを含むことを特
徴とする。
【００２０】
【実施例】図１は本発明による遅延時間検証装置の機能
ブロック図である。被検証モデル情報ファイル１は遅延
時間検証用情報を予め格納するものであり、図２，３の
モデルでは、図４，５に示す情報が予め格納されてい
る。
ブロック図である。被検証モデル情報ファイル１は遅延
時間検証用情報を予め格納するものであり、図２，３の
モデルでは、図４，５に示す情報が予め格納されてい
る。
【００２１】すなわち、遅延時間が検証されるべき論理
回路の各外部端子及び各回路素子の端子をノードとし、
各ノード間の信号の流れをその方向として有するアーク
と、更にこれ等各アークの重みとして各々が有する遅延
時間を与え、この遅延時間はアーク対応に始点と終点の
Ｒ／Ｆ種別毎に与えられる。
回路の各外部端子及び各回路素子の端子をノードとし、
各ノード間の信号の流れをその方向として有するアーク
と、更にこれ等各アークの重みとして各々が有する遅延
時間を与え、この遅延時間はアーク対応に始点と終点の
Ｒ／Ｆ種別毎に与えられる。
【００２２】無効指定部２は、これ等アークのうち信号
が立上り及び立下りの一つのみが有効となる様なアーク
に関して、そのアークと無効となる立上り（Ｒ）または
立下り（Ｆ）を指定するものである。図２，３の例で
は、経路２５（アークｃに相当）の信号の立上り（Ｒ）
を無効とする必要があるので、図６に示す如く、アーク
ｃ，立上りＲが指定される。
が立上り及び立下りの一つのみが有効となる様なアーク
に関して、そのアークと無効となる立上り（Ｒ）または
立下り（Ｆ）を指定するものである。図２，３の例で
は、経路２５（アークｃに相当）の信号の立上り（Ｒ）
を無効とする必要があるので、図６に示す如く、アーク
ｃ，立上りＲが指定される。
【００２３】被検証モデル情報修正部３は無効指定部２
にて指定された無効となるべきアーク及び信号立上りま
たは立下りに従って、被検証モデル情報ファイル１内の
情報を修正する。すなちわ、図６の無効指定に従って、
図５の情報を図７の情報に変更するのである。
にて指定された無効となるべきアーク及び信号立上りま
たは立下りに従って、被検証モデル情報ファイル１内の
情報を修正する。すなちわ、図６の無効指定に従って、
図５の情報を図７の情報に変更するのである。
【００２４】本例では、アークｃの始点／終点のＲ／Ｒ
（始点ｒ，終点ｓ共に立上り）の部分の重みが、０であ
ったものを未定義（無効）×に修正される。この修正後
の情報が修正モデル情報ファイル４へ一時格納されるこ
とになる。
（始点ｒ，終点ｓ共に立上り）の部分の重みが、０であ
ったものを未定義（無効）×に修正される。この修正後
の情報が修正モデル情報ファイル４へ一時格納されるこ
とになる。
【００２５】遅延検証部５はこの修正後の情報に従って
遅延検証を実際に行うものであり、従来の遅延検証動作
と同一の手順により行われる。その動作フローが図８に
示されている。
遅延検証を実際に行うものであり、従来の遅延検証動作
と同一の手順により行われる。その動作フローが図８に
示されている。
【００２６】被検証モデルの信号パスは複数存在するの
が一般的であるので、各パス毎に遅延時間を算出し、最
終的にこれ等算出された遅延時間から、同一の始点及び
終点を持つパスを一つにまとめて最終的に遅延時間を算
出するようにしている。
が一般的であるので、各パス毎に遅延時間を算出し、最
終的にこれ等算出された遅延時間から、同一の始点及び
終点を持つパスを一つにまとめて最終的に遅延時間を算
出するようにしている。
【００２７】そこで、先ず、縦形探索（深さ優先探索：
Ｄｅｐｔｈ Ｆｉｒｓｔ Ｓｅａｒｃｈ，ＤＦＳ）法に
より深さ方向のパスを求める（ステップ８１）。このＤ
ＦＳの詳細は前述の文献に開示されている。このうちの
１つのパスを第１のパスとして選択し（ステップ８
２）、当該パスの全ノードのＲ／Ｆ種別を、例えばオー
ルＲにセットする（ステップ８４）。
Ｄｅｐｔｈ Ｆｉｒｓｔ Ｓｅａｒｃｈ，ＤＦＳ）法に
より深さ方向のパスを求める（ステップ８１）。このＤ
ＦＳの詳細は前述の文献に開示されている。このうちの
１つのパスを第１のパスとして選択し（ステップ８
２）、当該パスの全ノードのＲ／Ｆ種別を、例えばオー
ルＲにセットする（ステップ８４）。
【００２８】図４の例では、第１のパスをａ→ｂ→ｃ→
ｄ→ｅとすると、そのパスの各ノードはｐ，ｑ，ｒ，
ｓ，ｔ，ｕであり、これ等全てが信号立上りＲにセット
されるものとする。そして、全ノードのＲ／Ｆ種別の現
在の組合せ、すなわち上記例では、オールＲにおける全
アークａ〜ｅの重み（遅延時間）を夫々求める（ステッ
プ８６）。
ｄ→ｅとすると、そのパスの各ノードはｐ，ｑ，ｒ，
ｓ，ｔ，ｕであり、これ等全てが信号立上りＲにセット
されるものとする。そして、全ノードのＲ／Ｆ種別の現
在の組合せ、すなわち上記例では、オールＲにおける全
アークａ〜ｅの重み（遅延時間）を夫々求める（ステッ
プ８６）。
【００２９】この重みは図７の修正後の情報を基に求め
られるものであり、その結果が図９の最上行に示されて
いる。例えば、アークａの重みについてみると、始点は
ｐ，終点はｑであり、現在のそれらのＲ／Ｆ種別は全て
Ｒであるから、図７のアークａの始点／終点のＲ／Ｒを
参照すると、重み０であることが検索される。
られるものであり、その結果が図９の最上行に示されて
いる。例えば、アークａの重みについてみると、始点は
ｐ，終点はｑであり、現在のそれらのＲ／Ｆ種別は全て
Ｒであるから、図７のアークａの始点／終点のＲ／Ｒを
参照すると、重み０であることが検索される。
【００３０】同様に、アークｂの重みについてみると、
始点ｑ，終点ｒのＲ／Ｆ種別には全てＲであり、よって
図７のアークｂのＲ／Ｒを参照すると、重み１であるこ
とが検索される。また同じく、アークｃの重みについて
みると、始点ｒ，終点ｓのＲ／Ｆ種別は全てＲであり、
よって図７のアークｃのＲ／Ｒを参照すると、無効×に
修正されていることが判る。
始点ｑ，終点ｒのＲ／Ｆ種別には全てＲであり、よって
図７のアークｂのＲ／Ｒを参照すると、重み１であるこ
とが検索される。また同じく、アークｃの重みについて
みると、始点ｒ，終点ｓのＲ／Ｆ種別は全てＲであり、
よって図７のアークｃのＲ／Ｒを参照すると、無効×に
修正されていることが判る。
【００３１】この様にして、全ノードのＲ／Ｆ種別がオ
ールＲの場合は、図９の最上行に示された各アーク重み
が得られ、重みの合計が算出される（ステップ８７）。
しかし、この場合、重みに１つでも無効×があれば、合
計も無効×とされる。
ールＲの場合は、図９の最上行に示された各アーク重み
が得られ、重みの合計が算出される（ステップ８７）。
しかし、この場合、重みに１つでも無効×があれば、合
計も無効×とされる。
【００３２】次に、ノードの１つのＲ／Ｆ種別をＦとし
て、２つ目のＲ／Ｆ種別の組合せとする（ステップ８
８）。すなわち、図９の２行目に示されている如く、各
ノードのＲ／Ｆ種別をオールＲ（Ｒ，Ｒ，Ｒ，Ｒ，Ｒ，
Ｒ）から（Ｆ，Ｒ，Ｒ，Ｒ，Ｒ，Ｒ）の組合せとするの
である。
て、２つ目のＲ／Ｆ種別の組合せとする（ステップ８
８）。すなわち、図９の２行目に示されている如く、各
ノードのＲ／Ｆ種別をオールＲ（Ｒ，Ｒ，Ｒ，Ｒ，Ｒ，
Ｒ）から（Ｆ，Ｒ，Ｒ，Ｒ，Ｒ，Ｒ）の組合せとするの
である。
【００３３】このＲ／Ｆ種別の組合せでステップ８６，
８７を実行し、各アークの重みの和を求め、再びステッ
プ８８で、他のノードのＲ／Ｆ種別をＦとして３つの目
のＲ／Ｆ種別の組合せとする。すなわち、図９の３行目
に示される如く、各ノードのＲ／Ｆ種別を（Ｒ，Ｆ，
Ｒ，Ｒ，Ｒ，Ｒ）の組合せとする。このＲ／Ｆ種別の組
合せでステップ８６，８７を実行する。
８７を実行し、各アークの重みの和を求め、再びステッ
プ８８で、他のノードのＲ／Ｆ種別をＦとして３つの目
のＲ／Ｆ種別の組合せとする。すなわち、図９の３行目
に示される如く、各ノードのＲ／Ｆ種別を（Ｒ，Ｆ，
Ｒ，Ｒ，Ｒ，Ｒ）の組合せとする。このＲ／Ｆ種別の組
合せでステップ８６，８７を実行する。
【００３４】このパスにはノードが６個存在するので、
全ノードのＲ／Ｆ種別の組合せは２6 あり、よってこの
２6 のＲ／Ｆ種別の組合せで、ステップ８６，８７を実
行する。最後の２6 の組合せであるオールＦ（Ｆ，Ｆ，
Ｆ，Ｆ，Ｆ，Ｆ）の場合の各アークの重みが図９の最下
行に示されている。
全ノードのＲ／Ｆ種別の組合せは２6 あり、よってこの
２6 のＲ／Ｆ種別の組合せで、ステップ８６，８７を実
行する。最後の２6 の組合せであるオールＦ（Ｆ，Ｆ，
Ｆ，Ｆ，Ｆ，Ｆ）の場合の各アークの重みが図９の最下
行に示されている。
【００３５】全ノードのＲ／Ｆ種別の全ての組合せ（２
6 の全て）が終了すると（ステップ８５）、次の第２の
パスが選択される（ステップ８９）。この第２のパスに
ついても、上述の第１のパスと同様にステップ８４，８
６，８７，８８が順次繰返し実行される。
6 の全て）が終了すると（ステップ８５）、次の第２の
パスが選択される（ステップ８９）。この第２のパスに
ついても、上述の第１のパスと同様にステップ８４，８
６，８７，８８が順次繰返し実行される。
【００３６】この第２のパスについての実行結果が図１
０に示されており、図１０では、無効×を含む場合の結
果は全て省略して示されている。
０に示されており、図１０では、無効×を含む場合の結
果は全て省略して示されている。
【００３７】全てのパスについて上記動作が終了すると
（ステップ８３）、最後に、同一始点、終端ノードを持
つ複数パスについて、最大遅延時間を持つ１つのパスに
まとめる（ステップ９０）。
（ステップ８３）、最後に、同一始点、終端ノードを持
つ複数パスについて、最大遅延時間を持つ１つのパスに
まとめる（ステップ９０）。
【００３８】図９，１０の例では、両パスが１つにまと
められるパスである。この場合、第１のパスの入力端子
２１の信号の立上り（Ｒ）の際の遅延時間は、図９の最
上行から判るように、無効×であり、入力端子２１の信
号の立上り（Ｆ）の遅延時間は、図９の最下行から判る
ように、１である。また、第２のパスについては図１０
より明らかな如く、立上り及び立下り共に遅延時間は０
である。
められるパスである。この場合、第１のパスの入力端子
２１の信号の立上り（Ｒ）の際の遅延時間は、図９の最
上行から判るように、無効×であり、入力端子２１の信
号の立上り（Ｆ）の遅延時間は、図９の最下行から判る
ように、１である。また、第２のパスについては図１０
より明らかな如く、立上り及び立下り共に遅延時間は０
である。
【００３９】従って、立上り、立下り時には、夫々最大
の遅延時間が採用され、最終的に図２の回路モデルの遅
延時間は、立上り時に０ｎｓ立下り時に１ｎｓとなっ
て、図３のタイムチャートの波形と一致し正しい遅延検
証結果が得られるのである。
の遅延時間が採用され、最終的に図２の回路モデルの遅
延時間は、立上り時に０ｎｓ立下り時に１ｎｓとなっ
て、図３のタイムチャートの波形と一致し正しい遅延検
証結果が得られるのである。
【００４０】
【発明の効果】本発明によれば、遅延解析用の論理回路
モデル情報のうち、信号が無効となる場所（アーク）の
みならず立上り（Ｒ）または立下り（Ｆ）のいずれかが
無効であるかを予め指定してモデル情報を修正し、この
修正後の情報に基いて遅延検証を行っているので、正し
い遅延検証結果が得られるという効果がある。
モデル情報のうち、信号が無効となる場所（アーク）の
みならず立上り（Ｒ）または立下り（Ｆ）のいずれかが
無効であるかを予め指定してモデル情報を修正し、この
修正後の情報に基いて遅延検証を行っているので、正し
い遅延検証結果が得られるという効果がある。
【図１】本発明による遅延時間検証装置の機能ブロック
図である。
図である。
【図２】被検証モデルの論理回路図である。
【図３】図２の回路の各部信号波形図である。
【図４】図２の回路をグラフ理論に従って表わした図で
ある。
ある。
【図５】図４の回路の遅延検証のため被検証モデル情報
を示す図である。
を示す図である。
【図６】無効指定部の無効指定例を示す図である。
【図７】無効指定情報に従って修正された被検証モデル
情報を示す図である。
情報を示す図である。
【図８】遅延検証部の動作フロー図である。
【図９】遅延検証結果の例を示す図である。
【図１０】遅延検証結果の例を示す図である。
１ 被検証モデル情報ファイル ２ 無効指定部 ３ 被検証モデル情報修正部 ４ 修正モデル情報ファイル ５ 遅延検証部 ２１ 入力端子 ２２ 出力端子 ２３ 素子 ２４ ＯＲ素子 ２５ 信号経路
Claims (1)
- 【請求項１】 遅延時間が検証されるべき論理回路の各
外部端子及び各回路素子の端子をノードとし、各ノード
間の信号の流れをその方向として有するアークとし、更
にこれ等各アークの重みとして各々が有する遅延時間を
与え、この遅延時間は前記アーク対応に始点ノード及び
終端ノードの立上り／立下り種別毎に与えられた遅延時
間検証用情報を予め格納した格納手段と、前記アークの
うち、信号が立上り及び対下りの一つのみが有効となる
ようなアークに関して、そのアークと無効となる立上り
または立下りを指定する無効指定手段と、この無効指定
手段による指定情報に基づき前記格納手段の遅延時間検
証用情報の対応情報を修正する修正手段と、この修正後
の遅延時間検証用情報に基いて前記論理回路の遅延時間
の検証を行う遅延時間検証手段とを含むことを特徴とす
る論理回路の遅延時間検証装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5105017A JP2500433B2 (ja) | 1993-04-07 | 1993-04-07 | 論理回路の遅延時間検証装置 |
| US08/223,722 US5528511A (en) | 1993-04-07 | 1994-04-06 | Delay time verifier and delay time verification method for logic circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5105017A JP2500433B2 (ja) | 1993-04-07 | 1993-04-07 | 論理回路の遅延時間検証装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06295324A JPH06295324A (ja) | 1994-10-21 |
| JP2500433B2 true JP2500433B2 (ja) | 1996-05-29 |
Family
ID=14396301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5105017A Expired - Fee Related JP2500433B2 (ja) | 1993-04-07 | 1993-04-07 | 論理回路の遅延時間検証装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5528511A (ja) |
| JP (1) | JP2500433B2 (ja) |
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|---|---|---|---|---|
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| JP2996200B2 (ja) | 1997-03-10 | 1999-12-27 | 日本電気株式会社 | 論理回路の解析方法および解析装置 |
| JP2872217B1 (ja) * | 1998-02-27 | 1999-03-17 | 北陸日本電気ソフトウェア株式会社 | 論理回路の遅延経路探索方法及びその装置並びにプログラムを記録した機械読み取り可能な記録媒体 |
| JP3085277B2 (ja) | 1998-03-27 | 2000-09-04 | 日本電気株式会社 | 遅延解析システム |
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| US8701074B2 (en) | 2010-04-13 | 2014-04-15 | Synopsys, Inc. | Automatic reduction of modes of electronic circuits for timing analysis |
| US8627262B2 (en) | 2010-04-13 | 2014-01-07 | Synopsys, Inc. | Automatic generation of merged mode constraints for electronic circuits |
| US8607186B2 (en) | 2010-04-13 | 2013-12-10 | Synopsys, Inc. | Automatic verification of merged mode constraints for electronic circuits |
| US9489478B2 (en) | 2014-10-17 | 2016-11-08 | Synopsys, Inc. | Simplifying modes of an electronic circuit by reducing constraints |
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|---|---|---|---|---|
| US5095454A (en) * | 1989-05-25 | 1992-03-10 | Gateway Design Automation Corporation | Method and apparatus for verifying timing during simulation of digital circuits |
| US5210700A (en) * | 1990-02-20 | 1993-05-11 | International Business Machines Corporation | Automatic delay adjustment for static timing analysis |
| US5222030A (en) * | 1990-04-06 | 1993-06-22 | Lsi Logic Corporation | Methodology for deriving executable low-level structural descriptions and valid physical implementations of circuits and systems from high-level semantic specifications and descriptions thereof |
| US5355321A (en) * | 1992-06-12 | 1994-10-11 | Digital Equipment Corporation | Static timing verification |
| US5396435A (en) * | 1993-02-10 | 1995-03-07 | Vlsi Technology, Inc. | Automated circuit design system and method for reducing critical path delay times |
-
1993
- 1993-04-07 JP JP5105017A patent/JP2500433B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-06 US US08/223,722 patent/US5528511A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5528511A (en) | 1996-06-18 |
| JPH06295324A (ja) | 1994-10-21 |
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