JP2001125934A - レイアウトパターン検証方法およびバックアノテーションシステム - Google Patents
レイアウトパターン検証方法およびバックアノテーションシステムInfo
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- JP2001125934A JP2001125934A JP30215299A JP30215299A JP2001125934A JP 2001125934 A JP2001125934 A JP 2001125934A JP 30215299 A JP30215299 A JP 30215299A JP 30215299 A JP30215299 A JP 30215299A JP 2001125934 A JP2001125934 A JP 2001125934A
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- layout pattern
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Abstract
(57)【要約】
【課題】 遅延計算を行なうためにはLVSを実行してネ
ットリストとレイアウトパターンの照合が必要なため、
配置配線が終ってから実は緯線遅延でのタイミング検証
を始めるまでに非常に時間が掛かっている。 【解決手段】 ネットリスト１とレイアウトパターンよ
り抽出された寄生素子を含むネットリスト２とを照合す
る半導体集積回路のレイアウトパターン検証方法におい
て、前記ネットリスト２から寄生素子を取り除いたネッ
トリスト３を作成し、前記ネットリスト１と前記ネット
リスト３を照合することにより、レイアウトパターンが
前記ネットリスト１通りに作成されているかを判定す
る。
ットリストとレイアウトパターンの照合が必要なため、
配置配線が終ってから実は緯線遅延でのタイミング検証
を始めるまでに非常に時間が掛かっている。 【解決手段】 ネットリスト１とレイアウトパターンよ
り抽出された寄生素子を含むネットリスト２とを照合す
る半導体集積回路のレイアウトパターン検証方法におい
て、前記ネットリスト２から寄生素子を取り除いたネッ
トリスト３を作成し、前記ネットリスト１と前記ネット
リスト３を照合することにより、レイアウトパターンが
前記ネットリスト１通りに作成されているかを判定す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
レイアウトパターン検証方法およびバックアノテーショ
ンシステムに関するものである。
レイアウトパターン検証方法およびバックアノテーショ
ンシステムに関するものである。
【０００２】
【従来の技術】従来、配置配線後にレイアウトパターン
から実配線での配線遅延を計算し実配線シミュレーショ
ンを行なうため、バックアノテーションを行なってネッ
トリストに配線遅延等を返しているが、バックアノテー
ションではレイアウトパターンでの回路素子の接続とネ
ットリストが一致している必要があるため、レイアウト
パターンに対してLVSを実行して所望の回路通りにレイ
アウトパターン作成されているかどうかの検証を行なっ
ている。
から実配線での配線遅延を計算し実配線シミュレーショ
ンを行なうため、バックアノテーションを行なってネッ
トリストに配線遅延等を返しているが、バックアノテー
ションではレイアウトパターンでの回路素子の接続とネ
ットリストが一致している必要があるため、レイアウト
パターンに対してLVSを実行して所望の回路通りにレイ
アウトパターン作成されているかどうかの検証を行なっ
ている。
【０００３】
【発明が解決しようとする課題】従来の技術で述べられ
ているように、配置配線後、遅延計算を行なうためには
レイアウトパターンがネットリスト通りに作成されてい
るか確認を行なうためレイアウトパターンに対してLVS
を実行する必要があり、LVSがエラーの場合はレイアウ
ト修正を行なってからレイアウトパターンから寄生容
量、寄生抵抗の抽出を行ない、遅延計算を行なうという
ようになっている。図１は従来のバックアノテーション
工程のフロー図である。ここで「LVS」の工程と「レイ
アウト修正」の工程、「寄生容量、寄生抵抗抽出」の工
程、「遅延計算」の工程がバックアノテーションでは必
要となるが、それぞれの工程が前工程が完了しないと開
始できないため、配置配線が終ってから実配線遅延での
タイミング検証を始めるまでに非常に時間が掛かってい
た。
ているように、配置配線後、遅延計算を行なうためには
レイアウトパターンがネットリスト通りに作成されてい
るか確認を行なうためレイアウトパターンに対してLVS
を実行する必要があり、LVSがエラーの場合はレイアウ
ト修正を行なってからレイアウトパターンから寄生容
量、寄生抵抗の抽出を行ない、遅延計算を行なうという
ようになっている。図１は従来のバックアノテーション
工程のフロー図である。ここで「LVS」の工程と「レイ
アウト修正」の工程、「寄生容量、寄生抵抗抽出」の工
程、「遅延計算」の工程がバックアノテーションでは必
要となるが、それぞれの工程が前工程が完了しないと開
始できないため、配置配線が終ってから実配線遅延での
タイミング検証を始めるまでに非常に時間が掛かってい
た。
【０００４】またタイミング制約を満たさないネットに
対し、制約を満たすようにレイアウトを一部修正するよ
うな場合で実配線でのタイミングの解析だけを行なうだ
けの場合でも、LVSを実行してレイアウトパターンとネ
ットリストの照合が必要となり、また照合が合わなかっ
た場合はレイアウト修正が必要となり、そのための工数
が必要となっていた。
対し、制約を満たすようにレイアウトを一部修正するよ
うな場合で実配線でのタイミングの解析だけを行なうだ
けの場合でも、LVSを実行してレイアウトパターンとネ
ットリストの照合が必要となり、また照合が合わなかっ
た場合はレイアウト修正が必要となり、そのための工数
が必要となっていた。
【０００５】また回路のエラーが発見された場合もエラ
ーとして表示された配線の情報を元にしてレイアウトパ
ターンを直接目視で配線の接続の確認を行ないながらエ
ラー箇所を発見する必要があったり、LVSで特定したエ
ラー箇所がかなり違っていたりするため、レイアウト上
でのエラー箇所の特定に非常に時間が掛かっていた。
ーとして表示された配線の情報を元にしてレイアウトパ
ターンを直接目視で配線の接続の確認を行ないながらエ
ラー箇所を発見する必要があったり、LVSで特定したエ
ラー箇所がかなり違っていたりするため、レイアウト上
でのエラー箇所の特定に非常に時間が掛かっていた。
【０００６】本発明はかかる点に鑑み、レイアウト検証
とバックアノテーションの工程を効率化することを目的
とする。
とバックアノテーションの工程を効率化することを目的
とする。
【０００７】
【課題を解決するための手段】前記課題を解決するた
め、本発明の第１の手段は、レイアウトパターンより抽
出された寄生素子を含むネットリスト２から寄生素子を
取り除いた回路素子の接続情報のみのネットリスト３を
作成し、ネットリスト１と照合することによりレイアウ
トパターンがネットリスト通りに作成されているか検証
を行なう。本発明の第２の手段は前記ネットリスト２よ
り回路素子及びノードの接続関係を表すツリーを作成
し、各ノードの属性を調べることにより、前記ネットリ
スト１と一致しない回路素子へ分岐するノードを探しだ
してそのノードをショート箇所とすることによりレイア
ウト上でのショート箇所の座標を特定する。本発明の第
３の手段は、ショートのあるレイアウトパターンから抽
出された前記ネットリスト２に対して、ショートしてい
るネットの回路素子及びノードの接続関係をツリーで表
現し、前記ネットリスト１に対応するように前記ツリー
での回路素子及びノードの接続関係を分割、再構成し、
それぞれのツリーが別々のネットとなるように前記ネッ
トリスト２の寄生抵抗および寄生容量の情報を修正する
ことにより遅延計算が可能な寄生素子を含むネットリス
トを作成する。
め、本発明の第１の手段は、レイアウトパターンより抽
出された寄生素子を含むネットリスト２から寄生素子を
取り除いた回路素子の接続情報のみのネットリスト３を
作成し、ネットリスト１と照合することによりレイアウ
トパターンがネットリスト通りに作成されているか検証
を行なう。本発明の第２の手段は前記ネットリスト２よ
り回路素子及びノードの接続関係を表すツリーを作成
し、各ノードの属性を調べることにより、前記ネットリ
スト１と一致しない回路素子へ分岐するノードを探しだ
してそのノードをショート箇所とすることによりレイア
ウト上でのショート箇所の座標を特定する。本発明の第
３の手段は、ショートのあるレイアウトパターンから抽
出された前記ネットリスト２に対して、ショートしてい
るネットの回路素子及びノードの接続関係をツリーで表
現し、前記ネットリスト１に対応するように前記ツリー
での回路素子及びノードの接続関係を分割、再構成し、
それぞれのツリーが別々のネットとなるように前記ネッ
トリスト２の寄生抵抗および寄生容量の情報を修正する
ことにより遅延計算が可能な寄生素子を含むネットリス
トを作成する。
【０００８】このように、レイアウトパターンより抽出
された寄生素子を含む前記ネットリスト２とネットリス
ト１との照合を行ない、エラーの場合はショート位置の
特定し、ネットリスト１に対応するようにネットリスト
２を修正することにより、LVSやレイアウト修正の工程
がいらないため設計期間を短縮することができる。
された寄生素子を含む前記ネットリスト２とネットリス
ト１との照合を行ない、エラーの場合はショート位置の
特定し、ネットリスト１に対応するようにネットリスト
２を修正することにより、LVSやレイアウト修正の工程
がいらないため設計期間を短縮することができる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図を用いて説明する。
て、図を用いて説明する。
【００１０】本発明の原理図である図２に示すように、
本発明のレイアウト検証方法はネットリスト１とレイア
ウトパターンから抽出された寄生素子を含むネットリス
ト２から寄生素子を取り除いた回路素子の接続関係のみ
のネットリスト３を作成するレイアウト接続情報抽出部
４と、ネットリスト１とレイアウトパターンが一致する
か検証を行なうレイアウト検証部８を備えた構造とし、
前記レイアウト検証部８は前記ネットリスト１と前記ネ
ットリスト３での回路素子の接続関係の照合を行なう接
続情報照合部５と、前記接続情報照合部５から得られた
照合情報と前記ネットリスト２から得られた回路素子及
びノードの接続関係よりエラー箇所の特定を行なうエラ
ー箇所特定部６と、前記エラー箇所特定部６から得られ
たエラー箇所情報と前記ネットリスト１、前記ネットリ
スト２より遅延計算が可能な寄生容量、寄生抵抗のネッ
トリストを作成する寄生素子ネットリスト修正部７から
構成される。
本発明のレイアウト検証方法はネットリスト１とレイア
ウトパターンから抽出された寄生素子を含むネットリス
ト２から寄生素子を取り除いた回路素子の接続関係のみ
のネットリスト３を作成するレイアウト接続情報抽出部
４と、ネットリスト１とレイアウトパターンが一致する
か検証を行なうレイアウト検証部８を備えた構造とし、
前記レイアウト検証部８は前記ネットリスト１と前記ネ
ットリスト３での回路素子の接続関係の照合を行なう接
続情報照合部５と、前記接続情報照合部５から得られた
照合情報と前記ネットリスト２から得られた回路素子及
びノードの接続関係よりエラー箇所の特定を行なうエラ
ー箇所特定部６と、前記エラー箇所特定部６から得られ
たエラー箇所情報と前記ネットリスト１、前記ネットリ
スト２より遅延計算が可能な寄生容量、寄生抵抗のネッ
トリストを作成する寄生素子ネットリスト修正部７から
構成される。
【００１１】図３は前記ネットリスト３での回路素子の
接続情報の内容について示したものであり、接続情報は
ネット名とネットに接続する回路素子情報の２つの要素
から構成されている。図４は回路素子の接続の模式図で
あり、ここでINST1/YとINST2/AはNET1に接続されてお
り、接続情報ファイルではNET1 INST1/Y INST2/Aと表現
される。
接続情報の内容について示したものであり、接続情報は
ネット名とネットに接続する回路素子情報の２つの要素
から構成されている。図４は回路素子の接続の模式図で
あり、ここでINST1/YとINST2/AはNET1に接続されてお
り、接続情報ファイルではNET1 INST1/Y INST2/Aと表現
される。
【００１２】また図５は寄生容量、寄生抵抗のネットリ
ストの標準なフォーマットであるStandard Parasitic F
ormat(以下SPF)のファイルの内容について示したもので
あり、ネットに繋る回路素子情報、ノード情報、回路素
子およびノードに寄生する容量、回路素子とノード間の
抵抗情報から構成されている。ノードはレイアウトパタ
ーンから寄生容量、寄生抵抗を抽出する際にネット内で
の分岐点や配線の折れ曲がりの点に作成される。
ストの標準なフォーマットであるStandard Parasitic F
ormat(以下SPF)のファイルの内容について示したもので
あり、ネットに繋る回路素子情報、ノード情報、回路素
子およびノードに寄生する容量、回路素子とノード間の
抵抗情報から構成されている。ノードはレイアウトパタ
ーンから寄生容量、寄生抵抗を抽出する際にネット内で
の分岐点や配線の折れ曲がりの点に作成される。
【００１３】図６は本発明の実施の形態におけるバック
アノテーション工程のフロー図である。図６においてま
ず、レイアウト接続情報抽出手段４からでのレイアウト
パターンでの回路素子の接続関係を表すネットリスト３
を作成する(step1)。ネットリスト２ではレイアウトパ
ターンで繋っている回路素子はその間の配線に寄生抵抗
が寄生するため、寄生抵抗で繋れている回路素子を抽出
することにより、ネットリスト３を作成できる。
アノテーション工程のフロー図である。図６においてま
ず、レイアウト接続情報抽出手段４からでのレイアウト
パターンでの回路素子の接続関係を表すネットリスト３
を作成する(step1)。ネットリスト２ではレイアウトパ
ターンで繋っている回路素子はその間の配線に寄生抵抗
が寄生するため、寄生抵抗で繋れている回路素子を抽出
することにより、ネットリスト３を作成できる。
【００１４】次に照合を行なうネットの選択を行ない(s
tep2)、接続情報照合部５にて回路素子の接続情報の照
合を行なう(step3)。ここで照合はネットリスト３で選
択されたネットに接続する回路素子全てが、ネットリス
ト１でも同じネットに接続されているかをチェックす
る。ここで全ての回路素子で照合が合っていればそのネ
ットはネットリストとレイアウトで接続が合っていると
し、ネットリスト１に記述されている回路素子がネット
リスト３にない場合は未配線としてその回路素子名を未
配線として表示する。またネットリスト１に記述のない
回路素子がネットリスト３では接続されている場合はエ
ラー箇所特定部６にてそのネットに接続する回路素子及
びノードのツリーを作成し(step4)、ツリー情報よりエ
ラー箇所の特定(step5)を行ない、寄生素子ネットリス
ト修正部７で寄生容量、寄生抵抗のネットリストの修正
(step6)を行なう。そして全てのネットが終るまでstep2
からstep6を繰り返し、全ネットでネットリスト１とネ
ットリスト３を照合後、ネットリスト１と対応するよう
に修正されたネットリスト２から遅延計算を行なう(ste
p8)。
tep2)、接続情報照合部５にて回路素子の接続情報の照
合を行なう(step3)。ここで照合はネットリスト３で選
択されたネットに接続する回路素子全てが、ネットリス
ト１でも同じネットに接続されているかをチェックす
る。ここで全ての回路素子で照合が合っていればそのネ
ットはネットリストとレイアウトで接続が合っていると
し、ネットリスト１に記述されている回路素子がネット
リスト３にない場合は未配線としてその回路素子名を未
配線として表示する。またネットリスト１に記述のない
回路素子がネットリスト３では接続されている場合はエ
ラー箇所特定部６にてそのネットに接続する回路素子及
びノードのツリーを作成し(step4)、ツリー情報よりエ
ラー箇所の特定(step5)を行ない、寄生素子ネットリス
ト修正部７で寄生容量、寄生抵抗のネットリストの修正
(step6)を行なう。そして全てのネットが終るまでstep2
からstep6を繰り返し、全ネットでネットリスト１とネ
ットリスト３を照合後、ネットリスト１と対応するよう
に修正されたネットリスト２から遅延計算を行なう(ste
p8)。
【００１５】次にエラー箇所特定方法について説明を行
なう。エラー箇所の特定はまずネットリスト２の抵抗成
分の情報よりネットに接続される回路素子及びノードの
接続関係を表すツリーを作成し、そのツリー情報からネ
ットリスト１と一致しない回路素子へ分岐するノードの
位置をショート箇所として表示を行なう。
なう。エラー箇所の特定はまずネットリスト２の抵抗成
分の情報よりネットに接続される回路素子及びノードの
接続関係を表すツリーを作成し、そのツリー情報からネ
ットリスト１と一致しない回路素子へ分岐するノードの
位置をショート箇所として表示を行なう。
【００１６】図７はエラー箇所特定方法のフロー図であ
る。まずネットリスト１から回路素子を初期ポインタと
して取りだし(step9)、ネットリスト２で現在のポイン
タと寄生抵抗で繋れている回路素子およびノードを抽出
して移動可能先とし、配列Queueに入力する(step10)。
ここで以前移動したノードは移動可能先からはずす。ま
た移動可能先が複数の場合は例えば移動可能先がAとBの
２つの場合は(A+B)というように配列Queueに入力する。
次に配列Queueが空でなければ(step11)、配列Queueの先
頭を取りだして配列Treeおよびポインタに入力する(ste
p12)。現在のポインタが ( , ) , + であった場合はste
p11からstep12を繰り返す。次に現在のポインタが回路
素子であった場合はネットリストと一致するかどうか判
定を行ない(step15)、一致すれば○、違っていれば×を
配列Treeに入力する(step16,17)。そして配列Queueが空
になるまでstep10からstep17を繰り返すことにより配列
Treeにはネットに接続する回路素子およびノードのツリ
ー構造が記述される。
る。まずネットリスト１から回路素子を初期ポインタと
して取りだし(step9)、ネットリスト２で現在のポイン
タと寄生抵抗で繋れている回路素子およびノードを抽出
して移動可能先とし、配列Queueに入力する(step10)。
ここで以前移動したノードは移動可能先からはずす。ま
た移動可能先が複数の場合は例えば移動可能先がAとBの
２つの場合は(A+B)というように配列Queueに入力する。
次に配列Queueが空でなければ(step11)、配列Queueの先
頭を取りだして配列Treeおよびポインタに入力する(ste
p12)。現在のポインタが ( , ) , + であった場合はste
p11からstep12を繰り返す。次に現在のポインタが回路
素子であった場合はネットリストと一致するかどうか判
定を行ない(step15)、一致すれば○、違っていれば×を
配列Treeに入力する(step16,17)。そして配列Queueが空
になるまでstep10からstep17を繰り返すことにより配列
Treeにはネットに接続する回路素子およびノードのツリ
ー構造が記述される。
【００１７】次に、ショート箇所の特定方法について説
明を行なう。ツリーでは各回路素子に属性としてネット
リスト１と一致している場合は○、違っている場合では
×の記号をつけている。このツリー内の各ノードに対し
ノードの下位階層の属性が全て○だったらそのノードに
○をつけ、下の階層の属性が全て×だったら×をつけ、
下の階層の属性が○と×の両方があれば○×をつける(s
tep18)。これを繰り返すことにより、あるノードに○と
×が両方つくようになり、この○と×のついたノードを
探し出し(step19)、このノードをショート箇所として表
示を行なう(step20)。
明を行なう。ツリーでは各回路素子に属性としてネット
リスト１と一致している場合は○、違っている場合では
×の記号をつけている。このツリー内の各ノードに対し
ノードの下位階層の属性が全て○だったらそのノードに
○をつけ、下の階層の属性が全て×だったら×をつけ、
下の階層の属性が○と×の両方があれば○×をつける(s
tep18)。これを繰り返すことにより、あるノードに○と
×が両方つくようになり、この○と×のついたノードを
探し出し(step19)、このノードをショート箇所として表
示を行なう(step20)。
【００１８】次に、寄生容量、寄生抵抗のネットリスト
の修正方法について説明を行なう。図８は寄生容量、寄
生抵抗のネットリストの修正方法のフロー図であり、ま
ずショート位置のノードを複製してそれぞれの属性を○
と×にする(step21)。そしてショート箇所の特定を行な
ったツリーより、属性が×のノードおよび回路素子から
構成されるツリーだけ分割し、属性が○のツリーと属性
が×のツリーの２つのツリーを作成し(step22)、それぞ
れのツリーからツリーの接続情報を元に寄生容量、寄生
抵抗のネットリストを作成する(step23)。
の修正方法について説明を行なう。図８は寄生容量、寄
生抵抗のネットリストの修正方法のフロー図であり、ま
ずショート位置のノードを複製してそれぞれの属性を○
と×にする(step21)。そしてショート箇所の特定を行な
ったツリーより、属性が×のノードおよび回路素子から
構成されるツリーだけ分割し、属性が○のツリーと属性
が×のツリーの２つのツリーを作成し(step22)、それぞ
れのツリーからツリーの接続情報を元に寄生容量、寄生
抵抗のネットリストを作成する(step23)。
【００１９】次に図を用いて上記エラー箇所特定方法お
よび寄生容量、寄生抵抗ネットリスト修正方法について
説明する。
よび寄生容量、寄生抵抗ネットリスト修正方法について
説明する。
【００２０】図９はショートしたネットのツリーのモデ
ルである。ここで□はネットリスト１と一致している回
路素子、△はネットリスト１と一致しない回路素子、○
はノードである。ここで１を初期位置として図７のフロ
ー図を元にツリー構造を記述すると図１０となる。この
ツリーからショート箇所を探索すると図１１で示すよう
に2回めで○×がついたノードが見つかるためノード９
がショートとなる。
ルである。ここで□はネットリスト１と一致している回
路素子、△はネットリスト１と一致しない回路素子、○
はノードである。ここで１を初期位置として図７のフロ
ー図を元にツリー構造を記述すると図１０となる。この
ツリーからショート箇所を探索すると図１１で示すよう
に2回めで○×がついたノードが見つかるためノード９
がショートとなる。
【００２１】図１２はネットがショートしたレイアウト
の例、図１３はそのレイアウトパターンより抽出された
寄生素子を含むネットリストである。ここでネットリス
ト１では、ネット１ではOUT1がIN1と接続しネット２で
はOUT2がIN2と接続しており、ネット１とネット２は接
続されていない。ここで、レイアウトパターンではOUT1
とIN1、OUT2とIN2は接続されているが、ネット１とネッ
ト２はNode1でショートしているとする。この場合、寄
生容量、寄生抵抗のネットリストでは図１３のようにOU
T1,IN1,OUT2,IN2が同じネットに接続されているように
抽出される。そのためNode1を2つに分けて、Node11,Nod
e12としOUT1,IN1,Node11で一つのネット、OUT2,IN2,Nod
e12で一つのネットとなるように、ノードの分割を行な
う。ここでNode11,Node12の容量はNode1と同じにする。
そしてそれぞれのネットで接続関係が一致するように、
SPFの修正を行なう。図１４は修正後のSPFである。ネッ
ト１はOUT1,IN1,Node11からなり、容量はC1,C2,C5、抵
抗はR1,R21からなる。ネット２はOUT2,IN2,Node12から
なり、容量はC3,C4,C5、抵抗はR3,R4からなる。
の例、図１３はそのレイアウトパターンより抽出された
寄生素子を含むネットリストである。ここでネットリス
ト１では、ネット１ではOUT1がIN1と接続しネット２で
はOUT2がIN2と接続しており、ネット１とネット２は接
続されていない。ここで、レイアウトパターンではOUT1
とIN1、OUT2とIN2は接続されているが、ネット１とネッ
ト２はNode1でショートしているとする。この場合、寄
生容量、寄生抵抗のネットリストでは図１３のようにOU
T1,IN1,OUT2,IN2が同じネットに接続されているように
抽出される。そのためNode1を2つに分けて、Node11,Nod
e12としOUT1,IN1,Node11で一つのネット、OUT2,IN2,Nod
e12で一つのネットとなるように、ノードの分割を行な
う。ここでNode11,Node12の容量はNode1と同じにする。
そしてそれぞれのネットで接続関係が一致するように、
SPFの修正を行なう。図１４は修正後のSPFである。ネッ
ト１はOUT1,IN1,Node11からなり、容量はC1,C2,C5、抵
抗はR1,R21からなる。ネット２はOUT2,IN2,Node12から
なり、容量はC3,C4,C5、抵抗はR3,R4からなる。
【００２２】このように寄生容量,寄生抵抗のネットリ
ストの回路素子の接続を修正することにより、ショート
の状態で抽出されたネットが2つに分割され、レイアウ
ト修正を行なうことなしに遅延計算が可能なネットリス
トを作成することができる。ショートしている部分は2
つのネットが重なっているため、2つのネットに分割す
る場合、Node11とNode12の合計の容量は重なっている部
分だけ容量がNode1より大きくなる。そのため、ショー
トしている部分の容量はネットの容量と比べるとかなり
小さいため、Node11とNode12の容量をNode1の容量に近
似しても、誤差は小さいとみることができる。
ストの回路素子の接続を修正することにより、ショート
の状態で抽出されたネットが2つに分割され、レイアウ
ト修正を行なうことなしに遅延計算が可能なネットリス
トを作成することができる。ショートしている部分は2
つのネットが重なっているため、2つのネットに分割す
る場合、Node11とNode12の合計の容量は重なっている部
分だけ容量がNode1より大きくなる。そのため、ショー
トしている部分の容量はネットの容量と比べるとかなり
小さいため、Node11とNode12の容量をNode1の容量に近
似しても、誤差は小さいとみることができる。
【００２３】なお、本実施の形態では２つのネットのシ
ョートの場合について説明をしたが、３つ以上のネット
のショートの場合も、修正後の寄生容量、寄生抵抗のネ
ットリストについてもう一度ネットリストと照合を行な
い、一致しない場合はエラー箇所の特定、寄生容量,寄
生抵抗のネットリストの修正を行ない、ネットリストと
一致するまで作業を繰り返すことにより、３つ以上のネ
ットのショートの場合も寄生容量、寄生抵抗のネットリ
ストの修正を行なうことができる。
ョートの場合について説明をしたが、３つ以上のネット
のショートの場合も、修正後の寄生容量、寄生抵抗のネ
ットリストについてもう一度ネットリストと照合を行な
い、一致しない場合はエラー箇所の特定、寄生容量,寄
生抵抗のネットリストの修正を行ない、ネットリストと
一致するまで作業を繰り返すことにより、３つ以上のネ
ットのショートの場合も寄生容量、寄生抵抗のネットリ
ストの修正を行なうことができる。
【００２４】また、本実施の形態では、レイアウトパタ
ーン検証方法およびバックアノテーションシステムとい
う態様を各処理部および処理ステップという例で説明し
たが、上記一連の処理を実現するプログラムを記録媒体
（プロッピーディスク、磁気ディスク、光ディスク、ハ
ードディスク等）に記録し、汎用コンピュータなどで実
行する際のハードウェア構成について図１５に示す。
ーン検証方法およびバックアノテーションシステムとい
う態様を各処理部および処理ステップという例で説明し
たが、上記一連の処理を実現するプログラムを記録媒体
（プロッピーディスク、磁気ディスク、光ディスク、ハ
ードディスク等）に記録し、汎用コンピュータなどで実
行する際のハードウェア構成について図１５に示す。
【００２５】ハードウェア構成としてはファイル名等の
入力を行なうためのキーボード１１、レイアウト検証プ
ログラムの実行処理やその他制御を行なうＣＰＵ１２、
ディスプレイ１３、本構成内における信号伝達のための
内部バス１４、メインメモリ１５、ハードディスク等の
記憶装置１６から構成されており、記憶装置１６ではネ
ットリスト１、寄生素子情報ファイル２、レイアウト検
証プログラム１７が保存されている。
入力を行なうためのキーボード１１、レイアウト検証プ
ログラムの実行処理やその他制御を行なうＣＰＵ１２、
ディスプレイ１３、本構成内における信号伝達のための
内部バス１４、メインメモリ１５、ハードディスク等の
記憶装置１６から構成されており、記憶装置１６ではネ
ットリスト１、寄生素子情報ファイル２、レイアウト検
証プログラム１７が保存されている。
【００２６】
【発明の効果】以上説明したように本発明によれば、レ
イアウトパターンのエラー箇所の特定を自動で行なうこ
とができ、遅延計算が可能な寄生素子を含むネットリス
トを自動で作成することができるため、バックアノテー
ションで実配線でのタイミング解析を行なう際に、LVS
とレイアウト修正の工程を省略でき、設計期間を短縮す
ることが出来る。
イアウトパターンのエラー箇所の特定を自動で行なうこ
とができ、遅延計算が可能な寄生素子を含むネットリス
トを自動で作成することができるため、バックアノテー
ションで実配線でのタイミング解析を行なう際に、LVS
とレイアウト修正の工程を省略でき、設計期間を短縮す
ることが出来る。
【図１】従来のバックアノテーション工程のフロー図
【図２】本発明の原理図
【図３】ネットリスト３の内容の説明図
【図４】回路素子の接続の模式図
【図５】SPFの内容の説明図
【図６】本発明のバックアノテーション工程のフロー図
【図７】エラー箇所特定方法のフロー図
【図８】寄生素子情報修正方法のフロー図
【図９】ショートしたネットのツリーのモデルを示す図
【図１０】図９の回路のツリーの記述を示す図
【図１１】ショート箇所の特定方法を示す図
【図１２】ネットがショートしたレイアウトの例を示す
図
図
【図１３】図１２の回路での寄生素子を含むネットリス
トを示す図
トを示す図
【図１４】ノードの分割後の寄生素子を含むネットリス
トを示す図
トを示す図
【図１５】ハードウェア構成図
１、２、３ ネットリスト ４ レイアウト接続情報抽出部 ５ 接続情報照合部 ６ エラー箇所特定部 ７ 寄生素子ネットリスト修正部
Claims (5)
- 【請求項１】 ネットリスト１とレイアウトパターンよ
り抽出された寄生素子を含むネットリスト２とを照合す
る半導体集積回路のレイアウトパターン検証方法におい
て、前記ネットリスト２から寄生素子を取り除いたネッ
トリスト３を作成し、前記ネットリスト１と前記ネット
リスト３を照合することにより、レイアウトパターンが
前記ネットリスト１通りに作成されているかを判定する
ことを特徴とするレイアウトパターン検証方法。 - 【請求項２】 請求項１記載のレイアウトパターン検証
方法を用いたエラー箇所特定方法であり、前記ネットリ
スト２から作成された回路素子及びノードの接続関係を
表すツリーにネットリスト１と一致するかどうかの属性
を持たせ、前記ツリーで各ノードの下位階層の属性を調
べることによりネットリスト１と一致しない回路素子へ
分岐するノードを探しだし、レイアウト上でのショート
箇所の特定を行なうことを特徴とするエラー箇所特定方
法。 - 【請求項３】 請求項１記載のレイアウトパターン検証
方法を用いた寄生素子ネットリスト修正方法であり、複
数の信号線がショートしている半導体集積回路のレイア
ウトパターンから抽出された前記ネットリスト２に対し
て、一つのネットとして表現されている回路素子及びノ
ードの情報を前記ネットリスト１に対応するように分割
し、回路素子とノードの接続関係を再構成することを特
徴とする寄生素子ネットリスト修正方法。 - 【請求項４】 請求項１記載のレイアウトパターン検証
方法を用いた寄生素子ネットリスト修正方法であり、複
数の信号線がショートしている半導体集積回路のレイア
ウトパターンから抽出された前記ネットリスト２に対し
て、ショートしているネットの回路素子及びノードの接
続関係をツリーで表現し、前記ネットリスト１に対応す
るように前記ツリーでの回路素子及びノードの接続関係
を分割、再構成し、分割後のツリーが別々のネットとな
るように前記ネットリスト２を修正することを特徴とす
る寄生素子ネットリスト修正方法。 - 【請求項５】 請求項１記載のレイアウトパターン検証
方法を用いたバックアノテーションシステムであり、前
記ネットリスト１とレイアウトパターンの照合が合わな
い場合に前記ネットリスト２から前記ネットリスト１と
一致しない回路素子へ分岐するノードを探し出し、前記
ネットリスト１に対応するように前記ネットリスト２を
修正することにより遅延計算を行なうことを特徴とする
バックアノテーションシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30215299A JP2001125934A (ja) | 1999-10-25 | 1999-10-25 | レイアウトパターン検証方法およびバックアノテーションシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30215299A JP2001125934A (ja) | 1999-10-25 | 1999-10-25 | レイアウトパターン検証方法およびバックアノテーションシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001125934A true JP2001125934A (ja) | 2001-05-11 |
Family
ID=17905545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30215299A Pending JP2001125934A (ja) | 1999-10-25 | 1999-10-25 | レイアウトパターン検証方法およびバックアノテーションシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001125934A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100414551C (zh) * | 2005-09-01 | 2008-08-27 | 北京中电华大电子设计有限责任公司 | 一种集成电路版图寄生参数的反标/分析方法 |
-
1999
- 1999-10-25 JP JP30215299A patent/JP2001125934A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100414551C (zh) * | 2005-09-01 | 2008-08-27 | 北京中电华大电子设计有限责任公司 | 一种集成电路版图寄生参数的反标/分析方法 |
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