JPH06251099A - タイミング検証エラー修正装置 - Google Patents

Abstract

(57)【要約】 【目的】 タイミング検証の結果確認されたエラーに対
するレイアウトデータの修正を自動化して作業負担を軽
減し、また設計データの品質を向上させる。 【構成】 検証の結果、タイミングエラーが確認される
と、エラー回避波形決定手段６はエラーを発生させてい
る信号波形をエラーを回避する遅延を挿入したエラー回
避波形に変更し、エラー回避容量値決定手段８は挿入す
る遅延に応じた負荷を決定し、付加配線長決定手段10は
この負荷に相当する配線長を決定し、配線付加手段12は
付加配線の配線スペースをレイアウトデータ内に確保し
て配線を付加する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、 LSI設計工程における
タイミング検証の結果確認された信号間のタイミングエ
ラーを回避するように回路図のレイアウトデータを自動
修正する装置に関する。

【０００２】

【従来の技術】図10はタイミング検証の結果確認された
タイミングエラーを修正する従来の手順を説明する図で
ある。図中、１はタイミング検証の対象ブロックのレイ
アウトデータ、３はタイミングシミュレーションを実行
するタイミング検証手段３、45はタイミングシミュレー
ションに用いられたテストパターン、５はタイミングシ
ミュレーションの結果確認されたエラーを出力するため
のエラー出力ファイルである。

【０００３】次に、エラー修正の手順について説明す
る。タイミング検証手段３によるタイミングシミュレー
ションが終了すると、設計者は、タイミング検証手段３
によるタイミングシミュレーションの結果出力されたエ
ラー出力ファイル５及びテストパターン45により、エラ
ーごとに修正を行うべきエラーであるか否かを判定す
る。エラー修正要と判定した場合は配線方法を変更して
修正するか否かを判定し、配線の付加，配線の接続方法
の変更，又は回路そのものの変更等を人手で行ってエラ
ーを回避していた。

【０００４】

【発明が解決しようとする課題】以上のように、従来の
修正手順ではエラー状況を確認した設計者により修正不
要と判定されたエラーは修正されないので設計データの
品質が低下し、また、レイアウトデータを人手で修正す
るので、遅延を発生させるに足る負荷の見積もり作業が
困難であり、さらに配線方法の修正には長時間を要する
とともに、見積もり時，配線付加時にミスを生じる可能
性が高いという問題があった。

【０００５】本発明はこのような問題点を解決するため
になされたものであって、エラーを回避するための遅延
を発生させる負荷の見積もり，その負荷を生じるのに必
要な配線スペースの確保，及び配線の付加を自動化し、
全エラーに対してレイアウトデータを修正することによ
り、修正作業に要する時間が大幅に削減されるとともに
設計データの品質を向上させるタイミング検証エラー修
正装置の提供を目的とする。

【０００６】

【課題を解決するための手段】本発明に係るタイミング
検証エラー修正装置は、タイミング検証の結果確認され
たエラーを発生させる信号の波形モデルを、エラーを回
避するための遅延を発生する波形モデルに変更し、この
遅延を生じる負荷容量に相当する配線長の配線スペース
をレイアウトデータ内に確保して配線を付加し、エラー
回避のためのレイアウトデータ修正作業を自動化したこ
とを特徴とする。

【０００７】さらに、本発明に係るタイミング検証エラ
ー修正装置は、配線を付加する際、配線を付加する信号
線に接続されている素子のうち、回避対象のタイミング
エラーが発生しなかった素子を抽出し、この素子への入
力を変化させない位置に配線を付加することを特徴とす
る。

【０００８】

【作用】本発明に係るタイミング検証エラー修正装置
は、タイミング検証においてエラーを発生させる信号の
波形モデルから、エラーを回避するための遅延を発生す
る波形モデルを生成し、この遅延を発生させるのに必要
な負荷容量値を決定し、この負荷容量値に相当する配線
長を決定し、決定した配線長の配線スペースをレイアウ
トデータ内に確保し、この配線スペースに配線を付加し
て全エラーを回避する。

【０００９】さらに本発明に係るタイミング検証エラー
修正装置は、配線を付加する信号線に接続され、回避対
象のタイミングエラーが発生しなかった素子への入力が
変化しない位置に配線を付加する。

【００１０】

【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。図１は、タイミング検証装置及び本発明に
係るタイミング検証エラー修正装置（以下、本発明装置
という）の構成を示すブロック図である。図中、１はタ
イミング検証の対象ブロックのレイアウトデータ、２は
タイミング検証スペックを記述したタイミング検証スペ
ックファイル、３はタイミングシミュレーションを実行
するタイミング検証手段、４はタイミング検証手段３に
よるシミュレーションの結果、エラーが発生したか否か
を判定するエラー発生判定手段、５はタイミングシミュ
レーションの結果確認されたエラーを出力するためのエ
ラー出力ファイルであって、以上でタイミング検証装置
が構成される。

【００１１】また、図中、６はタイミング検証スペック
ファイル２及びエラー出力ファイル５を基に、エラーを
回避するための遅延を含む波形モデルを決定するエラー
回避波形決定手段、７はエラー回避波形決定手段６が決
定したエラー回避波形モデルを出力する遅延モデル、８
は遅延モデル７から出力された、エラー回避波形モデル
の遅延を生じるのに要する負荷容量を決定するエラー回
避容量値決定手段である。

【００１２】さらに、９は配線の単位長当たりの配線容
量を配線の種類別に記述した配線容量ファイル、10はエ
ラー回避容量値決定手段８が決定した負荷容量値を生じ
させるに足る配線長を配線容量ファイル９に基づいて決
定する付加配線長決定手段、11はエラー回避波形モデル
への変換を行う Net名とその Netに付加すべく付加配線
長決定手段10が決定した配線長との対応を記述した Net
名vs配線長ファイル、13はエラー回避波形モデルへの変
換を行う Net名とエラー回避容量値決定手段８が決定し
たエラー回避のためのその Netの負荷容量値との対応を
記述した Net名vs負荷容量値ファイルである。

【００１３】また、12は Net名vs配線長ファイル11に基
づく配線長の配線を Netに付加する配線付加手段（詳細
な構成は後述する）、14は全エラーに対する配線付加を
終了した後、タイミング検証の再実行を行わずに強制終
了する場合、その選択に応じて処理を強制終了する強制
終了手段である。以上６〜14で本発明装置が構成され
る。

【００１４】図２は、図１の配線付加手段12の詳細な構
成を示すブロック図である。図中、15は配線を付加する
Netに、今回のタイミング検証でエラーが発生しなかっ
た素子が接続されているか否かを判定するエラー非発生
素子判定手段、16はタイミング検証の対象ブロックの回
路図データ、17はエラー非派生素子判定手段15により他
素子が接続されていると判定された場合に回路図データ
16の配線付加対象 Netにバッファを挿入するバッファ素
子挿入手段、18は自動配置配線手段、19は配線種類別に
配線のピッチを設定した配線別配線ピッチファイル、20
は配線付加を行うに足るスペースを確保する必要スペー
ス確保手段、22はスペース内に必要十分な配線長の配線
を生じさせるための JOG発生手段、23は JOG発生手段22
で決定した JOG発生方法によりスペース内にアルミ配線
を付加するアルミ配線付加手段、24は Netにゲート配線
を付加するゲート配線付加手段24である。

【００１５】次に本発明装置の動作について説明する。
例えば、図３に示す論理回路部分図の回路を含むブロッ
クのレイアウトデータに対して、１タイムユニット（t
u）を0.01nsecに設定してタイミング検証手段３がシミ
ュレーションを実行したところ、図４に示すようなタイ
ミングエラーデータがエラー出力ファイル５から出力さ
れたとする。このエラー出力例には図３に示す論理回路
部分図上の素子“I3”においてハザードエラーが発生し
たと記述されている。

【００１６】図５は、図４に示されたハザードエラーの
発生状況を示す波形図である。図５において、波形図29
〜31はそれぞれ Net“I3-T”, Net“I1-A”, Net“I1
-B”で生じた波形である。図４によると、波形図30の N
et“I1-A”の波形が98tuで“０”から“１”に変化し、
波形図31の Net“I1-B”の波形が108tu で“１”から
“０”に変化したため、波形図29の Net“I3-T”の波形
が100tu で“０”から“１”に変化し、10tu後、即ち、
0.1nsec 後の110tu で“１”から“０”に変化するハザ
ードエラー28が発生したことがわかる。そこで、エラー
回避波形決定手段６は、図４のエラー出力例を基に、 N
et“I3-T”に波形図32のような波形を出力させてエラー
の回避を行うために、 Net“I1-A”の波形を図６の波形
図33に示す波形に決定する。

【００１７】Net“I1-A”に図６の波形図33のような波
形を生じさせるためには、この波形が出力される素子
“I0”に遅延を発生させれば良い。即ち、十分な遅延を
得る出力容量が存在すれば良い。従って、エラー回避容
量値決定手段８は、この遅延を得るための容量値を決定
する。具体的には、 Net“I1-A”に生じている波形（図
５の波形図30）とエラー回避のための波形（図６の波形
図33）との間には20tuの遅延が生じている。

【００１８】図７は遅延値から配線長を求めるまでの手
順を具体例とともに示した図である。図７の34に示すよ
うに、 Net“I1-A”には20tu、即ち0.2nsec の遅延が必
要であるので、エラー回避容量値決定手段８は、図６の
波形図30に示すような波形をNet“I1-A”に出力してい
る素子“I0”の出力容量値を変数とした遅延モデル（図
７の35）から、 Net“I1-A”が0.2nsec の遅延を生じる
のに必要な負荷容量が0.2pF であると決定する。

【００１９】付加配線長決定手段10は、 Net名vs負荷容
量値ファイル13及び配線の種類別の単位長当たりの配線
容量を記述した配線容量ファイル９を基に、0.2pF の負
荷容量を発生するのに必要な配線長を、配線の種類別
に、例えば、“アルミ１”で２mm、“アルミ２”で１mm
というように記述した Net名vs配線長ファイル11を出力
する。

【００２０】次に、エラー非発生素子判定手段15は、 N
et名vs配線長ファイル11を基に、図３に示す論理回路部
分図において配線付加対象 Net“I1-A”に、回避対象の
タイミングエラーが発生しなかったタイミング検証対象
素子が接続されているか否かを判定する。本実施例で
は、 Net“I1-A”に素子“I2”が接続されていると判定
する。

【００２１】しかし、 Net“I1-A”に配線を付加して N
et“I1-A”に生じる波形を遅延させた場合、素子“I2”
にも影響を及ぼしてタイミングエラーの発生要因となっ
てしまう可能性があるため、素子“I2”への入力波形に
変化を生じないよう、図８に示すようにバッファ39を N
et“I1-A”に挿入して、バッファ39と素子“I1”間に配
線を付加することとする。その後、バッファ39を挿入し
た回路図データ16に自動配置配線手段18が配置配線して
バッファ挿入後のレイアウトデータを作成する。

【００２２】必要スペース確保手段20は、 Net名vs配線
長ファイル11に記述されている Net毎に、必要な長さの
配線を付加する必要スペースを確保する。必要スペース
が確保された場合には、アルミ配線付加手段23は JOG発
生手段22を用いて十分な長さの配線を付加する。また、
アルミ配線では十分な長さの配線を設けるスペースがな
い場合には、ゲート配線付加手段24によりゲートコンタ
クトを用いてゲート配線を付加する。以上のように、エ
ラー回避のための配線付加対象 Net毎にスペースを確保
して配線を付加していく。

【００２３】図９は必要スペース確保手段20におけるス
ペース確保の手順を具体的に示す図である。レイアウト
データ１から配線付加対象 Netに接したスペースを配線
の種類毎にサーチし、例えば、“アルミ１”にはスペー
ス40、“アルミ２”にはスペース41が存在しているとす
る。次に、最長配線長見積り手段43は、各種配線のピッ
チ，配線幅，分離幅が記述された配線別ピッチ設定ファ
イル42を基に、“アルミ１”に必要な分離幅1.4 μm を
スペース40から除いたスペースを配線可能スペース44と
見積もる。

【００２４】その後、“アルミ１”のピッチは2.4 μm
であるので、配線可能スペース44に幅2.4 μm の長方形
が合計何μm 分配置できるかを抽出し、それを配線可能
スペース44内に配線できる“アルミ１”の最大配線長と
する。この最大配線長が図７の Net名vs配線長ファイル
11に示される必要配線長（“２mm”）を満足するならば
“アルミ１”で配線を付加する。満足しない場合は、同
様にして、他の種類の最大配線長を求めてアルミ配線を
付加することができるか否かを判定する。

【００２５】全ての Netに配線が付加されると、ここで
実行を中止して配線が付加されたレイアウトを確認する
か、又は変更されたレイアウトデータに対して再びタイ
ミング検証を行ってエラー非発生となるまで修正を繰り
返すか否かによって、設計者は強制終了手段24による実
行の強制終了又は継続を選択する。継続の場合はタイミ
ング検証を実行し、エラーが発生しなくなるまで配線付
加による修正を繰り返す。

【００２６】

【発明の効果】以上のように、本発明装置は、タイミン
グ検証の結果確認されたタイミングエラーの原因となっ
ている信号に遅延を発生させる波形を求め、この遅延を
生じるに足る負荷に相当する配線長の配線を付加するま
での修正を自動化したので、修正に要する時間が大幅に
削減されるとともに、全てのエラーに対する修正が行わ
れるので設計データの品質が向上するという優れた効果
を奏する。

【図面の簡単な説明】

【図１】本発明装置のブロック図である。

【図２】本発明装置の配線付加手段の詳細な構成を示す
ブロック図である。

【図３】回路図データの一例を示す図である。

【図４】タイミング検証エラーの一例を示す図である。

【図５】タイミング検証エラーの波形図である。

【図６】エラー回避波形の波形図である。

【図７】本発明装置のエラー回避容量値決定から付加配
線長決定までの手順を具体例とともに示した図である。

【図８】バッファ挿入後の回路図データを示す図であ
る。

【図９】本発明装置におけるスペース確保の手順を具体
的に示す図である。

【図１０】従来のタイミング検証におけるエラー修正手
順を説明する図である。

【符号の説明】

６ エラー回避波形決定手段 ８ エラー回避容量値決定手段 10 付加配線長決定手段 11 Net名vs配線長ファイル 12 配線付加手段 13 Net名vs負荷容量値ファイル 14 強制終了手段 15 エラー非発生素子判定手段 17 バッファ素子挿入手段 19 配線別配線ピッチファイル 20 必要スペース確保手段

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【手続補正書】

【提出日】平成５年６月２５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

Claims (2)

【特許請求の範囲】
1. 【請求項１】 回路を伝搬される信号間のタイミングエ
   ラーがタイミング検証によって確認された場合に該回路
   のレイアウトデータを修正してタイミングエラーを回避
   する装置であって、タイミングエラーを発生させる信号
   の波形モデルから該タイミングエラーを回避すべき遅延
   を発生する波形モデルを生成する手段と、該遅延を発生
   させるのに必要な負荷容量値を求める手段と、該負荷容
   量値に相当する前記信号の信号線の配線長を求める手段
   と、該配線長の配線を該信号線に付加するスペースをレ
   イアウトデータ内に確保する手段と、該スペースに前記
   配線長の配線を付加する手段とを備えたことを特徴とす
   るタイミング検証エラー修正装置。
2. 【請求項２】 配線を付加する手段が、前記信号線に接
   続され、前記タイミングエラーが発生しなかった素子を
   抽出する手段と、前記配線長の配線を該素子への入力を
   変化させない位置に付加する手段とからなる請求項１記
   載のタイミング検証エラー修正装置。