JPH07282095A

JPH07282095A - 回路遅延時間演算装置

Info

Publication number: JPH07282095A
Application number: JP6070383A
Authority: JP
Inventors: Hisanori Fujisawa; 久典藤澤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-04-08
Filing date: 1994-04-08
Publication date: 1995-10-27

Abstract

(57)【要約】【目的】組合せ回路の遅延時間を演算する遅延時間演
算装置に関し，高速にかつ正確に最大もしくは最小遅延
時間を算出することを目的とする。【構成】回路データを入力する入力部(1')と，配線お
よび素子の遅延時間を保持する配線／素子遅延時間保持
部(2) と，回路データを保持する回路データ保持部(3)
と，回路の遅延時間を演算する遅延時間演算部(4) と，
回路の遅延時間の演算結果を出力する出力部(5) とを備
え，遅延時間演算部(4) は回路に入力される外部入力パ
ターンの論理が回路の各ノードに伝播する論理を解析す
る論理解析部(10)を備え，論理解析部(10)は，ノードの
論理を与える外部入力パターンの有無を判定し，ノード
の論理を実現する外部入力パターンが存在する論理のみ
により最大遅延時間を算出する構成をもつ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，組合せ回路の遅延時間
を演算する回路遅延時間演算装置に関する。コンピュー
タを利用して回路設計する場合，回路の入出力間の遅延
時間を求める必要がある。回路が複雑な場合にはこのよ
うな遅延時間の計算は膨大な計算量を必要とするので，
効率的な演算装置が望まれる。

【０００２】

【従来の技術】組合せ回路の入出力の遅延時間を算出す
る従来の方法は，次の通りである。まず，各ゲートの入
出力端子間の最大（もしくは最小）遅延時間とゲートの
最大（もしくは最小）遅延時間を求めておく（遅延時間
は最大遅延時間と，最小遅延時間を求める場合の２通り
があるが，以下，最大遅延時間について説明する。最小
遅延時間についても方法は同じである）。

【０００３】図１８を参照して従来の遅延時間算出方法
を説明する。図１８において，１１０はアンドゲートで
ある。

【０００４】１１１はインバータである。１１２は前段
回路である。ａ₁，ａ₃は外部入力端子である。

【０００５】ａ₂，ａ₄はゲート入力端子であって，ア
ンドゲート１１０の入力端子である。ａ₅はゲート出力
端子であって，アンドゲート１１０の出力端子である。

【０００６】ａ₆はゲート入力端子であって，インバー
タの入力端子である。ａ₇はゲート出力端子であって，
インバータ１１１の出力端子である。ａ₈は外部出力端
子である。

【０００７】外部入力端子ａ₁，ａ₃と外部出力端子ａ
₈間の遅延時間を算出する。アンドゲート１１０の
ａ₂，ａ₅間およびａ₄，ａ₅間およびインバータ１１
１のａ₆，ａ₇間の遅延時間はあらかじめ求めておく。
また，配線ａ₁ａ₂，配線ａ₃ａ₄，配線ａ₅ａ₆，配
線ａ₇ａ₈の遅延時間もあらかじめ求めておく。

【０００８】まず，各外部入力端子ａ₁，ａ₃から対象
ゲート１１０，１１１のゲート入力端子までの最大遅延
時間にそのゲート入力端子からそのゲート出力端子まで
の遅延時間を加算したもののうち最大のものをその対象
ゲートのゲート出力端子までの最大遅延時間とする。

【０００９】例えば図１８の場合，ａ₁ａ₂間の遅延時
間にａ₂ａ₅の遅延時間を加算した遅延時間と，ａ₃ａ
₄間の遅延時間にａ₄ａ₅の遅延時間を加算した遅延時
間のうち大きい方をａ₅の最大遅延時間ｔ₅とする。

【００１０】次に，求めたゲート出力端子ａ₅の最大遅
延時間ｔ₅に，そのゲート出力端子ａ₅の接続先のゲー
ト入力端子ａ₆までの遅延時間を加算したものをそのゲ
ート入力端子ａ₆の最大遅延時間ｔ₆とする。

【００１１】さらに，インバータ１１１に対して同様の
手順で遅延時間を求め，外部入力端子ａ₁，ａ₃から外
部出力端子ａ₈までの最大遅延時間を求める。

【００１２】

【発明が解決しようとする課題】従来の回路の遅延時間
算出方法は，ゲート出力端子の遅延時間を算出する場
合，対象ゲートのゲート入力端子の論理パターン（ゲー
ト入力パターン）を全ての論理の組み合わせに基づいて
求めていた。

【００１３】例えば，図１８の回路の場合に，外部入力
端子ａ₁，ａ₃の前に別の回路（例えばＥＯＲ）の出力
は（０，０）か（１，１）でしかないものとする。この
とき，アンドゲート１１０での遅延時間は，ゲート入力
パターンが（０，０），（１，１）である場合のみを考
慮して最大遅延時間を算出すれば良いが，従来は，それ
以外のあらゆる論理の組み合わせのパターンに基づいて
最大遅延時間を求めていた。

【００１４】そのため，有り得ないゲート入力パターン
に対しても遅延時間を計算することとなり，実際以上に
最大遅延時間を過大に見積もったり，最小遅延時間を過
小に見積もったりすることがあった。また，演算速度を
低下させてもいた。

【００１５】本発明は，高速にかつ正確に最大もしくは
最小遅延時間を算出することのできる回路遅延時間演算
装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明は，各ノード（外
部入力端子，ゲート入力端子，ゲート出力端子，外部出
力端子，配線端子等）の論理値を実現する対象入力端子
の論理パターンを記憶し，直前に接続しているノードの
遅延時間からそのノードの遅延時間を計算するにあたっ
ては，実際に実現するパターンのみを考慮して計算する
ようにした。

【００１７】前段のノードから，対象ノードの遅延時間
を計算する方法は次の通りである。ノードがゲート出力
端子の場合，まずゲート入力端子の論理値の組み合わせ
に対して，その組合せが実現するような外部入力パター
ン（外部入力端子の入力パターン）が存在するかどうか
チェックする。もし存在すればその外部入力パターンの
組み合わせに対するゲート出力端子の論理および遅延時
間を計算する。もし，要求している遅延時間が最大遅延
時間であれば，当ゲートの論理を実現するゲート入力端
子の各ゲート入力パターンの最大遅延の中から，最大遅
延のものをその論理の最大遅延とする。また，要求して
いる遅延時間が最小遅延であれば，当ゲートの論理を実
現するゲート入力端子の各パターンの最小遅延のものを
その論理の最小遅延とする。

【００１８】一方，ノードがゲート入力端子の場合に
は，当ノードに繋がっているゲート出力端子の遅延に，
配線遅延を加えたものを，当ノードの遅延時間とする。
配線による伝播では論理は変化しないので各論理を実現
する外部入力パターンの組に変化はない。

【００１９】また，本発明は，このように遅延時間を求
めるために必要なノード論理の判定を論理式もしくは論
理情報の記憶による場合の他に，二分決定グラフ法によ
り必要な論理のみを求める場合の両方で実現した。

【００２０】図１の本発明の基本構成の説明に先立ち，
二分決定グラフ法による場合について説明する。図２
(a)は二分決定グラフ法の説明図である（ナンドゲート
の場合）。

【００２１】図２ (a)に示すように，二分決定グラフ
（以下，グラフと称する）は節（○）と枝（節（○）と
葉（正方形）を結ぶ線），葉（正方形）からなってい
る。節は入力変数に対応しており，二本の枝を持ってい
る。二本の枝は各節の入力変数の論理値に対応してお
り，別の節または葉に繋がっている。入力変数の間には
優先順位が付けられており，もとの節（Ａ）の入力変数
の方が枝を介して接続している節（Ｂ）の入力変数より
優先順位が高いものとする。また，葉は，考慮している
ノードの論理値の最大または最小遅延情報を持ってい
る。二分決定グラフ法はルートと呼ぶ節をもっており，
ルートから葉までの経路（優先順位の低い変数（優先順
位の低い節の変数）から高い変数（優先順位の高い節の
変数）の節へ行くような経路は考慮しない）は，その経
路の節が経路上の論理をとった場合に，到達した葉に対
応した論理値を持つことを表している。枝に沿って記述
してある数字は，その枝をもつ節の入力変数の論理を表
している。正方形（葉）の中は出力論理で，その下の括
弧で括られた数値は遅延時間を示している。入力変数の
優先順位はＡの方が高い。

【００２２】前段のノードのグラフから，当ノードのグ
ラフを作成する手法は以下の通りである。ノードがゲー
ト出力端子の場合，まずゲート入力端子のグラフに対し
てゲートの論理演算を行うことにより，当ノードの論理
値を表現するグラフを作成する（作成方法は（「“Ｇｒ
ａｐｈ−ＢａｓｅｄＡｌｇｏｒｉｔｈｍｓｆｏｒＢ
ｏｏｌｅａｎＦｕｎｃｔｉｏｎＭａｎｉｐｕｌａｔ
ｉｏｎ”，ＲｎｄａｌＥ．Ｂｒｙａｎｔ，ＩＥＥＥ
ＴｒａｎｓａｃｔｉｏｎｏｎＣｏｍｐｕｔｅｒｓ．
Ｖｏｌ．Ｃ−３５，Ｎｏ８，ｐｐ６７７〜６９１，１９
８６，８」参照）。グラフ同士の演算により新しいグラ
フを作成する過程において，新しく得られるグラフの葉
の遅延時間については，その葉が得られる（その葉の論
理を実現する）ゲートの入力端子の論理の組み合わせパ
ターンが入力した際の最大（最小）遅延時間を，その葉
の遅延時間とする。また，葉のリダクション（同じ論理
をもつ葉を一つにまとめる（図２ (b)参照）場合には，
もし要求している遅延時間が最大遅延時間であれば，最
大遅延のものをその論理の最大遅延とし，要求している
遅延が最小遅延であれば，最小遅延のものをその論理の
最小遅延とする。この処理をグラフ演算に付加すること
により該当ノードのグラフと遅延時間が求められる。

【００２３】一方ノードがゲートの入力端子の場合に
は，当ノードに繋がっているゲートの出力端子のグラフ
の各論理の遅延に配線による遅延を加えたものを，当ノ
ードのグラフとする。

【００２４】図１は本発明の基本構成を示す図である。
図１において，１は回路遅延時間演算装置である。

【００２５】２は配線／素子遅延時間保持部であって，
配線の遅延時間と素子（ゲート等）の遅延時間を保持す
るものである。３は回路データ保持部であって，ノード
の結合情報であるネットリスト，回路特性を示すパラメ
ータ等の回路データを保持するものである。

【００２６】４は遅延時間演算部であって，回路の遅延
時間を演算するものである。５は出力部であって，演算
結果を出力するものである。遅延時間演算部４におい
て，１０は論理解析部であって，各ノードにおける論理
を解析するものであり，各ノードの論理を与える外部入
力パターン（外部入力端子に与えられる入力変数の組）
の論理を求めるための論理式もしくは論理情報（真理値
表等）をノード毎に求め，外部入力端子の論理を実現す
る外部入力パターンの有無を判定するものである。ある
いは，二分決定グラフを求めるものである。

【００２７】１１は演算部であって，ノードの有効パタ
ーン（ノードの論理を実現する外部入力パターンが存在
するノードの論理パターン）に基づいて遅延時間を算出
するものである。

【００２８】１２は最大もしくは最小遅延時間判定部で
あって，計算された遅延時間最大もしくは最小遅延時間
を求めるものである。１３はパターン遅延時間保持部で
あって，ノードの論理を与える外部入力パターンを求め
るための論理式もしくは論理情報を保持するとともに，
最大遅延時間を保持するものである。

【００２９】

【作用】図１の本発明の基本構成の動作を説明する。図
１において，例えば，外部出力端子から外部入力端子に
向かって各ノードを遡り，論理解析部１０は外部入力端
子から近いノードから順番に対象ノードの遅延時間およ
び論理式もしくは論理情報（ノードの論理を実現する外
部入力パターンを求めるための論理式もしくは論理情報
であって，以後単に論理式もしくは論理情報と称する）
を求める。そして，ノードの論理特性により決められる
ノードの論理を実現する外部入力パターンの有無を判定
する。そして，演算部１１は，ノードの遅延時間を求め
るのに必要なノードの論理のうち外部入力パターンの存
在するノードの論理についてのみ，その論理が伝播する
遅延時間を算出する。最大もしくは最小遅延時間判定部
１２は求められた遅延時間のうち対象ノードで最大（も
しくは最小）のものを求める。パターン遅延時間保持部
１３はその対象ノードの論理式もしくは論理情報および
最大遅延時間を保持する。

【００３０】以上の処理を外部入力端子に近いノードか
ら外部出力端子まで順番に繰り返し，外部出力端子の最
大もしくは最小遅延時間を求め，出力部５に出力する。
図３の回路により具体的に説明する。ゲートＧ₄に着目
する。ゲートＧ₄のゲート入力端子ａ₁₁，ａ₁₃（いずれ
もノード）について考える。外部入力パターン（ａ，
ｂ，ｃ）に対してａ₁₁の論理を１とする論理式は（−
ａ）・（−ｃ）である（−は否定を表す。例えば（−
ｂ）はｂの否定論理である）。即ち，（−ａ）・（−
ｃ）＝１とするａ，ｃの論理はａ＝０かつｃ＝０であ
る。従って，論理式（−ａ）・（−ｃ）によりａ₁₁の論
理１もしくは論理０を与える外部入力パターン（ａ，
ｂ，ｃ）の組を求めることができる。同様にａ₁₃の論理
式は（−ｂ）・ｃである。

【００３１】一方，ゲートＧ₄の出力を１とする入力端
子ａ₁₁，ａ₁₃のとる論理パターンは（０，０）と（１，
１）である。そして，（ａ₁₁，ａ₁₃）を（０，０）とす
る外部入力パターン（ａ，ｂ，ｃ）は，次の論理式（−（（−ａ）・（−ｃ）））・（−（（−ｂ）・
ｃ））＝ａ・ｂ＋ａ・（−ｃ）＋ｂ・ｃ＝１とするもの
である。

【００３２】論理解析部１０は，（ａ，ｂ，ｃ）の組み
合せパターンから，そのような有効な外部入力パターン
は（１，＊，０）もしくは（＊，１，１）であることを
判定する（＊は０，１いずれでも良い）である。そし
て，Ｇ₄の出力を１とする場合の遅延時間の演算はこの
二通りのパターンについてのみなされ，ゲートＧ₄の遅
延時間が求められる。また，ゲートＧ₄の入力（ａ₁₁，
ａ₁₃）を（１，１）とする論理式は，（（−ａ）・（−ｃ））・（（−ｂ）・ｃ）＝１である。この式は（ａ，ｂ，ｃ）の全てのパターンに対
して恒等的に０であるので，（ａ₁₁，ａ₁₃）を（１，
１）とする外部入力パターンは存在しない。従って，論
理解析部１０は上記の論理式を満たす外部入力パターン
は存在しないことを判定し，遅延時間判定部１２はその
ようなゲート入力パターンについては遅延時間の計算は
行わない（なお，図３の回路の遅延時間の算出方法の詳
細については後述する）。さらに，Ｇ₄の出力を０とす
る場合についても同様に外部入力パターンの有無を判定
し，有効なゲート入力パターンについてのみ遅延時間を
求める。

【００３３】本発明によれば，素子の入力論理パターン
について，実際に発生する有効なゲート入力パターンに
ついのみ遅延時間を求めるので，少ない演算回数で正確
な遅延時間を算出することが可能となる。

【００３４】

【実施例】本発明の実施例の装置構成を説明する前に，
図３を参照して本発明の回路遅延時間演算方法について
説明する。

【００３５】図３は本発明の実施例を説明するための回
路例である。図３において，Ｇ₁はゲートであって_,イ
ンバータである。

【００３６】Ｇ₂はゲートであって_,ノアゲートであ
る。Ｇ₃はゲートであって_,ノアゲートである。Ｇ₄は
ゲートであって_,排他的論理回路である。

【００３７】Ａ（＝ａ₁）は外部入力端子（ノード）で
ある。Ｂ（＝ａ₆）は外部入力端子（ノード）である。
Ｃ（＝ａ₃）は外部端子（ノード）Ａの入力である。

【００３８】ａ₂，ａ₄はゲートＧ₂のゲート入力端子
（ノード）である。ａ₁₀はゲートＧ₂のゲート出力端子
（ノード）である。ａ₅はゲートＧ₁のゲート入力端子
（ノード）である。

【００３９】ａ₈はゲートＧ₁のゲート出力端子（ノー
ド）である。ａ₇，ａ₉はゲートＧ₃のゲート入力端子
（ノード）である。ａ₁₂はゲートＧ₃のゲート出力端子
（ノード）である。

【００４０】ａ₁₁，ａ₁₃はゲートＧ₄のゲート入力端子
（ノード）である。ａ₁₄はゲートＧ₄のゲート出力端子
（ノード）である。ＯＵＴ（＝ａ₁₅）は外部出力端子で
ある。

【００４１】説明を簡単にするために，遅延時間の計算
において，各ゲート間の配線時間は１とする。また，入
力が変化したときに出力がＬからＨに変化する遅延をア
ップ遅延と呼ぶ。入力が変化したとき，出力がＨからＬ
に変化する遅延をダウン遅延と呼ぶ。また，インバータ
Ｇ₁のアップ遅延は８，ダウン遅延は６とする。ノアゲ
ートＧ₂，Ｇ₃のアップ遅延は１０，ダウン遅延は７と
する。排他的論理回路Ｇ₄のアップは９，ダウンは７で
あるとする。

【００４２】以下ノードａ_jのアップ遅延をａ_j↑，ダ
ウンをａ_j↓で表すものとする。本発明の装置構成を説
明する前に，論理式により有効なゲート入力パターン
（有効なノードの論理）を求める場合の遅延時間演算方
法について説明する（二分決定グラフによらない場
合）。

【００４３】外部入力端子Ａ，Ｂ，Ｃから外部出力端子
（ＯＵＴ）までの最大遅延時間を計算する。ａ₁₅から入
力端子側にパスを辿る。ａ₁₁とａ₁₃はともに，未処理な
ので，まずａ₁₃を選択する。再び未処理の入力をもつノ
アゲートＧ₃にたどりつく。そこで，ａ₇を選択して，
さらに溯り，外部入力ノードａ₆に到達する。その遅延
時間は０である。ａ₇の遅延時間はａ₆の遅延時間にａ
₆−ａ₇間の配線遅延を加えたものである。

【００４４】ａ₇↑＝ａ₆↑＋１＝１ａ₇↓＝ａ₆↓＋１＝１である。

【００４５】また，ノードａ₇の論理式は，ｂである。ｂ＝１のときａ₇＝１であり，ｂ＝０のときａ
₇＝０である。ａ₇のこの論理式もしくは論理条件（真
理値表等）をａ₇に対応付けて保持する。

【００４６】次は，ａ₉の遅延時間を計算する。ａ₉か
ら溯ると，外部入力ノードａ₃に到達する。ノードａ₃
の遅延時間は０であるから，ａ₅のノードの遅延時間
は，ａ ₃の遅延時間に配線遅延１を加えたａ₅↑＝ａ₃↑＋１＝１ａ₅↓＝ａ₃↓＋１＝１ａ₅の論理式はｃである。ノードａ₅にこの論理式もしくは論理情報を保
持する。

【００４７】さらに，出力側に戻ってａ₈の遅延時間を
計算する。ａ₈はインバータの出力であるから，ａ₈が
１となるのは入力ノードａ₅か０の時である。この時，
入力パターンはｃ＝０の時であるから，遅延時間はａ₈↑＝ａ₅↓＋８＝９である。また，ａ₈が０となるのは入力ノードａ₅が１
の時である。この時の入力パターンはｃ＝１の時である
から，遅延時間は，ａ₈↓＝ａ₅↑＋６＝７となる。また，ａ₈が１となる時の入力パターンはｃ＝
０であるから，論理式は（−ｃ）である。ノードａ₈にこの論理式もしくは論理情報を保
持する。

【００４８】そこで，配線遅延１をアップ遅延とダウン
遅延に加えると，ａ₉↑＝ａ₈↑＋１＝１０ａ₉↓＝ａ₈↓＋１＝８である。

【００４９】ａ₇，ａ₉の遅延時間が得られたので，ａ
₁₂の遅延時間を計算する。ゲート入力端子（ａ₇，
ａ₉）の組合せは（０，０），（１，０），（１，
１），（０，１）である。ａ₉の論理式は（−ｃ），ａ
₇の論理式はｂである。従って，ａ₁₂＝１とするＧ₃の
入力側の論理条件は，−（ｂ＋（−ｃ））＝１である。
この式からａ₁₂＝１とする外部入力パターン（＊，０，
１）が求まる。従ってａ₁₂↑はａ₇↓とａ₉↓に各々遅
延を加えたものの最大のものとなる。またＧ₃の出力側
を０とする入力側の論理条件は，−（ｂ＋（−ｃ））＝
０である。その外部入力パターンは（＊，１，＊）また
は（＊，＊，０）である。従ってａ₁₂↑はゲート入力の
パターン（１，＊）と（＊，１）の遅延の遅いものとな
る。

【００５０】従って，ａ₁₂↑，ａ₁₂↓は次のように求ま
る。ａ₁₂↑＝ＭＡＸ（ａ₇↓＋１０，ａ₉↓＋１０）＝１８ａ₁₂↓＝ＭＡＸ（ａ₇↑＋７，ａ₉↑＋７）＝１７である（但し，ＭＡＸは括弧内の値のうち大きい方を選
択することを表す）。

【００５１】ａ₁₃はａ₁₂にａ₁₂−ａ₁₃間の配線遅延時間
を加算したものである。即ち，ａ₁₃↑＝ａ₁₂↑＋１ａ₁₃↓＝ａ₁₂↓＋１である。

【００５２】次にａ₁₄の遅延時間を計算する。ａ₁₄の論
理値が１となる場合について考える。このような出力と
なる（ａ₁₁，ａ₁₃）の組は（０，０）と（１，１）であ
る。

【００５３】ａ₁₁，とａ₁₃の論理式はそれぞれ（−ａ）
・（−ｃ），（−ｂ）・ｃと表すことができる。そこ
で，（０，０）のパターンを実現する論理式は（−（（−ａ）・（−ｃ）））・（−（（−ｂ）・
ｃ））＝（ａ＋ｃ）・（ｂ＋（−ｃ））＝（ａ・ｂ）＋ａ・（−ｃ）＋ｂ・ｃ＝ａ・（−ｃ）＋
ｂ・ｃであるからａ・（−ｃ）＋ｂ・ｃ＝１とするものである（前述）。

【００５４】この関係から，Ｇ₄の入力が（０，０）と
なる組合せは（ａ，ｂ，ｃ）＝（１，＊，０），（＊，
１，１）が求まる（＊は０でも１でも良いことを表して
いる）。

【００５５】一方，Ｇ₄の入力が（１，１）となる論理
式は（−ａ）・（−ｃ）・（−ｂ）・ｃ＝１である。しかし，（−ａ）・（−ｃ）・（−ｂ）・ｃは
どのようなａ，ｂ，ｃの組合せに対しても０であるの
で，（−ａ）・（−ｃ）・（−ｂ）・ｃ＝１となる組合
せはなく，Ｇ₄の入力を（１，１）とする入力（ａ，
ｂ，ｃ）は存在しない。

【００５６】従って，ａ₁₁↑，ａ₁₃↑は考慮する必要が
ない。ａ₁₄のダウン遅延は，ａ₁₄↓＝ＭＡＸ（ａ₁₁↓＋７，ａ₁₃↓＋７）＝２５と求めるだけで良い。

【００５７】仮に，従来のように入力パターンの組合せ
を考慮しないと，ａ₁₄↓＝ＭＡＸ（ＭＡＸ（ａ₁₁↓＋７，ａ₁₃↓＋７），
ＭＡＸ（ａ₁₁↑＋７，ａ₁₃↑＋７））＝２６となる。

【００５８】ａ₁₄＝０となる場合も，同様にして，この
ような出力値を与えるＧ₄の入力値は（０，１），
（１，０）であり，このようなパターンを与える入力パ
ターンの組合せは（０，＊，０），（＊，０，１）であ
る。前者のパターンはａ₁₁＝０，ａ₁₃＝１となり，後者
のパターンはａ₁₁＝１，ａ₁₃＝０となる。従って，アッ
プ遅延時間は，次のように求まる。

【００５９】ａ₁₄↓＝ＭＡＸ（ＭＡＸ（ａ₁₁↓＋９，ａ
₁₃↑＋９），ＭＡＸ（ａ₁₁↑＋９，ａ₁₃↓＋９））＝２
８である。ａ₁₅はａ₁₄に配線遅延時間を加えたものであ
り，出力ノードにおけるアップ遅延は２９，ダウン遅延
は２６が得られる。

【００６０】図４は本発明の実施例構成１を示す。図４
は論理式もしくは論理情報の記憶により有効なゲート入
力パターンを求める場合の構成を示す。図４において，
２０は制御部であって，各ブロック間のデータの流れを
制御するものである。

【００６１】２１は入力部であって，回路データを読み
込んで回路データ記憶部２３に書き込むものである。２
２は遅延時間演算手段である。

【００６２】２３は回路データ記憶部であって，ゲート
パラメータ，配線パラメータ，ネットリスト等を保持す
るものである（図１の回路データ保持手段に相当す
る）。２４は配線／ゲート遅延時間記憶部であって，配
線遅延時間，ゲート遅延時間等を保持するものである
（図１の配線／素子遅延時間保持部に相当する）。

【００６３】２５はパターン／遅延時間記憶部であっ
て，有効な外部入力パターン，ノードの論理式（もしく
は真理値表等の論理情報），ノードの遅延時間等を保持
するものである（図１のパターン／遅延時間保持部に相
当する）。

【００６４】３０は配線／ゲート遅延時間計算部であっ
て，回路データ記憶部２３に記憶されている回路データ
（配線長，配線幅，素子の特性，ゲート幅等）に基づい
て，配線遅延時間，ゲード遅延時間を計算するものであ
る。

【００６５】３１はパス解析部であって，回路データに
基づいて回路のパスを出力側から入力側にたどり，回路
解析を行うものである。３２は遅延時間演算部である。

【００６６】３３は論理解析部であって，論理パターン
の解析を行い，有効なゲート入力パターン，外部入力パ
ターンを求めるものである。３４は演算部であって，遅
延時間を計算するものである。

【００６７】３５は最大遅延時間判定部であって，最大
遅延時間を求めるものである。３６は出力部である。図
５は本発明の実施例構成１のフローを示す。

【００６８】Ｓ１配線／ゲート遅延時間計算部３０は
配線，ゲートの遅延時間を求め，配線／ゲート遅延時間
記憶部２４に格納する。Ｓ２パス解析部３１は遅延時間の演算対象とするノー
ド（対象ノード）を求める。

【００６９】Ｓ３処理Ａを実行する（処理Ａは図６参
照）。図６は処理Ａのフローである。Ｓ１遅延時間演算部３２において，ノードは外部入力
端子，ゲート端子，ゲート入力端子のどれであるかを判
定する。外部入力端子（図３のａ₁，ａ₃，ａ ₆）であ
ればＳ２に進む。ゲート出力端子（図３のａ₈，ａ₁₀，
ａ₁₂，ａ₁₄）であればＳ３に進む。ゲート入力端子（ａ
₂，ａ₄，ａ₅，ａ₇，ａ₉，ｓ₁₁，ａ ₁₃）であれば，
Ｓ６に進む。

【００７０】Ｓ２外部入力端子であるので，ノードの
遅延時間は０である。Ｓ３すべてのゲート入力端子の遅延時間は求められて
いるか判定する。求められていればＳ５に進み，求めら
れていなければＳ４に進む。

【００７１】Ｓ４遅延時間未定の入力端子ノードに対
して処理Ａを実行する（Ｓ６以降の処理）。Ｓ５ゲート遅延時間のデータからゲート出力端子の遅
延時間を計算する（遅延時間の算出の詳細フローは図７
で説明する）。

【００７２】Ｓ６前段の出力端子の遅延時間は求めら
れているか判定する。求められていればＳ８に進み，求
められていなければＳ７に進む。Ｓ７出力端子ノードに対して処理Ａを実行する（Ｓ３
以降の処理）。

【００７３】Ｓ８出力端子の遅延時間に対して配線遅
延時間を加算したものをノードの遅延時間とする。図７
は本発明のゲート出力端子の遅延時間の計算のフローで
ある（図６のＳ５の処理）。

【００７４】Ｓ１ゲート入力のすべてのパターン（ゲ
ート入力パターン）について以下の処理を行う。Ｓ２ゲート入力端子の論理値を表す論理集合を求める
（論理解析部の処理）。

【００７５】Ｓ３すべてのゲート入力端子の論理集合
についてＡＮＤをとる（論理解析部の処理）。Ｓ４得られた論理集合が空集合か判定する（論理解析
部の処理）。

【００７６】Ｓ５遅延時間を計算する（演算部の処
理）。Ｓ６ゲート入力パターンによる出力端子の論理値を求
める。出力端子の論理値がＨ（アップ遅延）であればＳ
７に進む。出力端子の論理値がＬ（ダウン遅延）であれ
ばＳ９に進む。

【００７７】Ｓ７出力端子の論理値がＨとなるパター
ンのこれまで得られた最大（もしくは最小）遅延と比較
する（最大遅延時間判定部の処理）。最大でなければＳ
１以降の処理を繰り返す。最大であればＳ８に進む。

【００７８】Ｓ８新しい遅延時間を最大（もしくは最
小）遅延時間とし，Ｓ１に戻る。Ｓ９出力端子の論理値がＬとなるパターンのこれまで
得られた最大（最小）遅延と比較する。最大（もしくは
最小）遅延でなければＳ１に戻る。最大（もしくは最
小）遅延であればＳ１０に進む。

【００７９】Ｓ１０新しい遅延時間を最大遅延時間と
し，Ｓ１に戻る。Ｓ１において，ゲートの全てについて
処理がなされたら，処理を終了する。図８，図９は二分
決定グラフ法により最大遅延時間を計算する方法を示
す。

【００８０】図８，図９により二分決定グラフ法により
最大遅延時間を計算する方法について説明する。ａ₁₅か
ら入力側にパスを溯る。ａ₁₁とａ₁₃はともに，未処理な
ので，まずａ₁₃を選択する。そして，再び未入力の入力
をもつ二入力ゲートＧ₃にたどりつくので，先にａ₇を
選択してさらに溯り，Ｂに到達する。Ｂ（＝ａ₆）は入
力ノードであり，そのグラフは図８（ｅ）のように表さ
れる。遅延時間は０である。次にａ₇のグラフを作成す
る。ａ₇のグラフはａ₆のグラフにａ₆−ａ₇間の配線
遅延を加えたものである。そこで，図８（ｅ）のグラフ
の葉の各遅延時間に１を加え，図８（ｅ）のグラフを得
る。ａ₇のグラフが得られたので，次はａ₉のグラフを
作成する。ａ₉から遡ると，外部入力ノードａ₃に達す
る。ノードａ₃のグラフは図８（ｃ）のように表され
る。さらに，出力側に戻って，ａ₈のグラフを作る。ａ
₈はインバータの出力であるから，入力ノードのａ₅の
グラフの理論値を入れ換えたものが，ａ₈のグラフとな
る。また，遅延はそれぞれの遅延にインバータの遅延を
加算したものである（図８（ｇ））。

【００８１】ａ₈↑＝ａ₅↓＋８＝９ａ₈↓＝ａ₅↑＋６＝７を求め，図８（ｅ）のグラフを得る。

【００８２】さらに，配線遅延１をアップ遅延，ダウン
遅延に加えるとａ₉のグラフが得られる（図９
（ｈ））。こうして，ａ₇とａ₉のグラフが得られたの
で，ゲートＧ ₃の入出力論理を考慮してａ₁₂のグラフを
作成する。作成されるグラフは図９の（ｋ）のようにな
る。ここで遅延は，ａ₁₂↑＝ＭＡＸ（ａ₇↓＋１０，ａ₉↓＋１０）＝１８ａ₁₂↓＝ＭＡＸ（ａ₇↑＋７，ａ₉↑＋７）＝１７で計算される。ａ₁₃のグラフはａ₁₂のグラフに配線遅延
を加えたものである。そこで，図９（ｌ）のグラフを得
る。ａ₁₃が得られたので，次にａ₁₁のグラフを求める。
ａ₁₁もａ₁₃同様にして計算すると，図９（ｊ）のグラフ
が得られる。ａ₁₄はａ₁₂とａ₁₄のグラフに配線遅延を加
えたものである。そして，図９（ｎのグラフが得られ
る。遅延時間は，ａ₁₄↓＝ＭＡＸ（ａ₁₁↓＋７，ａ₁₃↓＋７）＝２５ａ₁₄↑＝ＭＡＸ（ＭＡＸ（ａ₁₁↓＋９，ａ₁₃↑＋９），
ＭＡＸ（ａ₁₁＋９，ａ₁₃↓＋９））＝２８である。

【００８３】ａ₁₅はａ₁₄のグラフに配線遅延を加えたも
のである。そして，図９（ｎ）のグラフが得られる。こ
うして，出力ノードａ₁₅におけるアップ遅延は２９，ダ
ウン遅延は２６が得られる。

【００８４】図１０，図１１，図１２は本発明の二分決
定グラフ法による場合のアルゴリズムである。図１０
(a)はノードのデータ構造の定義である。

【００８５】ｖｅｒｔｅｘはノードであって，ｈｉｇｈ
はＨの論理値を持つ枝につながるノードを定義し，ｌｏ
ｗはＬの論理値を持つ枝につながるノードを定義する。
ｄｅｌａｙ（延時間）は実数であることを定義する。

【００８６】図１０ (b)以降，図１１，図１２は，二入
力ゲートにおけるグラフ作成アルゴリズム（最大遅延の
場合）である。図１１において，５１は最大遅延を求め
る処理である（例えば，図１４の演算を行うものである
（後述））。

【００８７】５２はグラフを求める処理である。５３は
メインルーチンである。メインルーチン５３において，
処理６０により図１０の処理６２以降の処理を行う。そ
して，その処理が全てなされると処理６１により図１２
の処理６３以降のリダクションの処理を行う。

【００８８】図１２において，５４はリダクションの処
理である。５５は最大遅延を選択する処理であって，葉
をリダクションするときにそれぞれの保持する最大リダ
クションのうち最大のものを選択する処理を行う。

【００８９】図１３は本発明のグラフ法による場合のア
ルゴリズムにおける＜ｏｐ＞の意味の説明図である。＜
ｏｐ＞はゲートの演算を表し，ＡＮＤゲートの場合は，
Ａ＜ｏｐ＞Ｂは図示の論理を演算する。Ｘは１もしくは
０のいずれでも良いことを表す。

【００９０】図１４は本発明のグラフ法による場合のア
ルゴリズムにおける＜ｄｅｌａｙｏｐ＞の意味の説明図
である。＜ｄｅｌａｙｏｐ＞はゲート出力の遅延時間を
計算する演算子を表す。図はＡＮＤゲートの場合の演算
論理を示す。

【００９１】Ａ・ｖａｌｕｅ，Ｂ・ｖａｌｕｅともに，
１の場合は出力は１であるので，Ａ側のｄｅｌａｙとＢ
側のｄｅｌａｙの大きい方を遅延とする。Ａ側のｄｅｌ
ａｙはＡ端子のゲートにおけるｄｅｌａｙとその時の出
力側のアップ遅延α_A↑の和であり，Ｂ側のｄｅｌａｙ
はＢ端子のゲートにおけるｄｅｌａｙとその時の出力側
のアップ遅延α_B↑の和であるので_,その大きい方を選
択する。

【００９２】以下同様に，他の入力論理の場合は図示の
論理の演算を行う。図１５は本発明のグラフ法のアルゴ
リズムのフローチャートである。図１５ (a)はメインル
ーチンの処理である（図１１の５３参照）。

【００９３】Ｓ１グラフＧ１とＧ２に対して処理１
（ａｐｐｌｙ−ｓｔｅｐ）を適用する。Ｓ２得られたグラフに対して処理２を行う（ｒｅｄｕ
ｃｅ）。

【００９４】図１５ (b)は最大遅延を求める処理であっ
て，処理１（ａｐｐｌｙ−ｓｔｅｐ）である。Ｓ１新しいノードを作成する。

【００９５】Ｓ２グラフＧ１とグラフＧ２のルートノ
ード（ｖ１およびｖ２）の値（ｖａｌｕｅ）に対して演
算＜ｏｐ＞を行い，新規ノードの値とする。Ｓ３値がＸ（図１３，図１４のＸと異なる）でなけれ
ば，Ｓ５に進み，ＸであればＳ４に進む。

【００９６】Ｓ４グラフの作成処理をする（図１６参
照）。Ｓ５新規ノードのインデックス（ｉｎｄｅｘ）にｎ＋
１を代入する。Ｓ６グラフＧ１とグラフＧ２のルートノード（ｖ１お
よびｖ２）に対して演算＜ｄｅｌａｙｏｐ＞を行って，
遅延時間を計算する。

【００９７】図１６は本発明のグラフ法における場合の
アルゴリズムのフローチャートであって，図１５のＳ４
の処理である。Ｓ１ｖ１とｖ２を比較する。ｖ１のｉｎｄｅｘ＜ｖ２
のｉｎｄｅｘであればＳ２に進み，ｖ１のｉｎｄｅｘ＝
ｖ２のｉｎｄｅｘであればＳ３に進み，ｖ１のｉｎｄｅ
ｘ＞ｖ２のｉｎｄｅｘであればＳ４に進む。

【００９８】Ｓ５ｖ１のインデックス（ｉｎｄｅｘ）
を新規ノードのインデックス（ｉｎｄｅｘ）とする。Ｓ６ｖ２のインデックスを新規ノードのインデックス
（ｉｎｄｅｘ）とする。

【００９９】Ｓ７ｖｌｏｗ１とｖｈｉｇｈ１をルート
とするグラフ処理１（ａｐｐｌｙ−ｓｔｅｐ）を適用
し，できたグラフを新規ノードの右枝（ｌｏｗ）におさ
める。Ｓ８ｖｌｏｗ２とｖｈｉｇｈ２をルートとするグラフ
処理１（ａｐｐｌｙ−ｓｔｅｐ）を適用し，できたグラ
フを新規ノードの左枝（ｈｉｇｈ）におさめる。

【０１００】図１７は本発明のグラフ法のアルゴリズム
におけるリダクションの処理のフローチャートである。Ｓ１左右の枝（ｌｏｗとｈｉｇｈ）が同一ノードを指
しているノードを削除する。

【０１０１】Ｓ２グラフの中のノードのうち左右の枝
が互いに同じノードを指しているノードの組を検索し，
存在しなければ、終了する。Ｓ３存在すれば，これらのノードをひとつにまとめ
る。

【０１０２】Ｓ４これらのノードが葉（ｔｅｒｍｉｎ
ａｌｎｏｄｅ）ならば，これらのノードの遅延時間の
うち最大（最小）のものを新しいノードの遅延時間とす
る。

【０１０３】

【発明の効果】本発明によれば，実際には生じない無駄
なゲート入力のパターンは計算しないので回路の最大遅
延時間もしくは最小遅延時間を正確に計算できるととも
に，処理が高速化される。また，二分決定グラフ法を利
用した場合には，各ノードの入力パターンの解析を高速
に行うことができ，正確な遅延時間を高速に算出する。

【図面の簡単な説明】

【図１】本発明の基本構成を示す図である。

【図２】二分決定グラフ法の説明図である。

【図３】回路例を示す図である。

【図４】本発明の実施例構成１を示す図である。

【図５】本発明の実施例構成１のフローを示す図であ
る。

【図６】本発明の処理Ａのフローを示す図である

【図７】本発明の出力端子の遅延時間の計算のフローを
示す図である。

【図８】二分決定グラフ法により最大遅延時間を計算す
る方法（実施例２）を示す図である。

【図９】二分決定グラフ法により最大遅延時間を計算す
る方法（実施例２）を示す図である。

【図１０】本発明のグラフ法による場合のアルゴリズム
を示す図である。

【図１１】本発明のグラフ法による場合のアルゴリズム
を示す図である。

【図１２】本発明のグラフ法による場合のアルゴリズム
を示す図である。

【図１３】本発明のグラフ法による場合のアルゴリズム
の説明図である。

【図１４】本発明のグラフ法による場合のアルゴリスム
の説明図である。

【図１５】本発明のグラフ法のアルゴリズムのフローチ
ャートを示す図である。

【図１６】本発明のグラフ法による場合のアルゴリズム
のフローチャートを示す図である。

【図１７】本発明のグラフ法による場合のアルゴリズム
のフローチャートを示す図である。

【図１８】従来の遅延時間算出方法の説明図である。

【０１２２】

【符号の説明】

１：回路遅延時間演算装置１’：入力部２：配線／素子遅延時間保持部３：回路データ保持部４：遅延時間演算部５：出力部１０：論理解析部１１：演算部１２：最大もしくは最小遅延時間判定部１３：パターン遅延時間保持部

Claims

【特許請求の範囲】

【請求項１】回路データを入力する入力部(1')と，配
線および素子の遅延時間を保持する配線／素子遅延時間
保持部(2) と，回路データを保持する回路データ保持部
(3) と，回路の遅延時間を演算する遅延時間演算部(4)
と，回路の遅延時間の演算結果を出力する出力部(5) と
を備え，該遅延時間演算部(4) は回路に入力される外部
入力パターンの論理が回路の各ノードに伝播する論理を
解析する論理解析部(10)を備え，該論理解析部(10)は，
ノードの論理を与える外部入力パターンの有無を判定
し，該ノードの論理を実現する外部入力パターンが存在
する論理のみにより最大遅延時間を算出することを特徴
とする回路遅延時間演算装置。
【請求項２】請求項１において，該論理解析部(10)
は，ノード毎に該ノードの論理を与える外部入力パター
ンの論理を求める論理式もしくは論理情報を保持し，素
子の出力論理を与える素子の入力側のノードの論理を実
現する外部入力パターンの有無を該素子の入力側のノー
ドの論理式もしくは論理情報に基づいて判定することを
特徴とする回路遅延時間演算装置。
【請求項３】回路データを入力する入力部(1')と，配
線および素子の遅延時間を保持する配線／素子遅延時間
保持部(2) と，回路データを保持する回路データ保持部
(3) と，回路の遅延時間を演算する遅延時間演算部(4)
と，回路の遅延時間の演算結果を出力する出力部(5) と
を備え，該遅延時間演算部(4) は，二分決定グラフ法に
より素子の入力端子および配線等のノードの論理を実現
する外部入力パターンを求める論理解析部(10)を備え，
該二分決定グラフにより各ノードのグラフ求め，求めた
グラフの葉にその葉の論理を伝播する遅延時間を付加
し，対象ノードと該対象ノードの前段ノードとの論理関
係および前段のノードの遅延時間に基づいて対象ノード
のグラフと遅延時間を求めることを特徴とする回路遅延
時間演算装置。