JPH11274427A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH11274427A JPH11274427A JP11031172A JP3117299A JPH11274427A JP H11274427 A JPH11274427 A JP H11274427A JP 11031172 A JP11031172 A JP 11031172A JP 3117299 A JP3117299 A JP 3117299A JP H11274427 A JPH11274427 A JP H11274427A
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- Japan
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- resist
- trench
- semiconductor substrate
- dopant source
- forming
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0387—Making the trench
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】半導体メモリセルのトレンチキャパシタの埋め
込みプレート電極を簡単な工程で形成することが困難で
あった。 【解決手段】半導体基板100中に形成されたトレンチ112
の側壁および底部にドーパントソース膜114を形成し、
このドーパントソース膜上にレジスト116を形成し、こ
のレジスト116によってトレンチ112を充填する。トレン
チ112中のレジスト116が半導体基板100の表面より下方
に残るようにレジスト116に凹部を形成し、このレジス
ト116をマスクとして半導体基板中に不純物を注入す
る。レジスト116をマスクとしてドーパントソース膜114
をエッチングし、残ったレジスト116を除去し、注入さ
れた不純物およびドーパントソース膜114からドーパン
トを半導体基板100中に拡散して埋め込みプレート電極
を形成する。
込みプレート電極を簡単な工程で形成することが困難で
あった。 【解決手段】半導体基板100中に形成されたトレンチ112
の側壁および底部にドーパントソース膜114を形成し、
このドーパントソース膜上にレジスト116を形成し、こ
のレジスト116によってトレンチ112を充填する。トレン
チ112中のレジスト116が半導体基板100の表面より下方
に残るようにレジスト116に凹部を形成し、このレジス
ト116をマスクとして半導体基板中に不純物を注入す
る。レジスト116をマスクとしてドーパントソース膜114
をエッチングし、残ったレジスト116を除去し、注入さ
れた不純物およびドーパントソース膜114からドーパン
トを半導体基板100中に拡散して埋め込みプレート電極
を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に半導体装
置の製造方法に係わり、特に、埋め込みプレート電極を
有する半導体記憶装置の製造方法に関する。
置の製造方法に係わり、特に、埋め込みプレート電極を
有する半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】高集積化されたダイナミック・ランダム
・アクセス・メモリ（ＤＲＡＭ）において、データを記
憶するためのトレンチキャパシタを使用するメモリセル
が開発されている。このようなメモリセルの１つが、Ne
sbit氏等による文献“A 0.6 μｍ2 256Mb Trench DRAM
Cell with Self-Aligned BuriEd STrap (BEST), IEDM93
-627 ”に記載されている。また、米国特許第5,618,751
号の明細書に記載されるように、埋め込みプレート電
極は、トレンチキャパシタが形成される半導体基板内に
設けられる。埋め込みプレート電極は、基板電圧を制御
するというよりもむしろ、複数のキャパシタそれぞれの
プレートで電圧を制御する能力を有している。データの
読み出しあるいは書き込み動作中における複数のキャパ
シタのプレート電圧の変更は、動作マージンを増加させ
るために使用できる。さらに、埋め込みプレート電極を
分割することによって、プレート電極の電圧を変更する
のに必要とされる電流を減少できる。また、埋め込みプ
レート電極および半導体基板の電圧を独立して制御する
ことによって、メモリのキャパシタと、半導体基板上に
形成された周辺回路（例えばセンスアンプ、アドレス回
路等）中のトランジスタとの干渉を防止できる。さら
に、埋め込みプレート電極により、キャパシタ絶縁物に
対する電圧を制限できる。
・アクセス・メモリ（ＤＲＡＭ）において、データを記
憶するためのトレンチキャパシタを使用するメモリセル
が開発されている。このようなメモリセルの１つが、Ne
sbit氏等による文献“A 0.6 μｍ2 256Mb Trench DRAM
Cell with Self-Aligned BuriEd STrap (BEST), IEDM93
-627 ”に記載されている。また、米国特許第5,618,751
号の明細書に記載されるように、埋め込みプレート電
極は、トレンチキャパシタが形成される半導体基板内に
設けられる。埋め込みプレート電極は、基板電圧を制御
するというよりもむしろ、複数のキャパシタそれぞれの
プレートで電圧を制御する能力を有している。データの
読み出しあるいは書き込み動作中における複数のキャパ
シタのプレート電圧の変更は、動作マージンを増加させ
るために使用できる。さらに、埋め込みプレート電極を
分割することによって、プレート電極の電圧を変更する
のに必要とされる電流を減少できる。また、埋め込みプ
レート電極および半導体基板の電圧を独立して制御する
ことによって、メモリのキャパシタと、半導体基板上に
形成された周辺回路（例えばセンスアンプ、アドレス回
路等）中のトランジスタとの干渉を防止できる。さら
に、埋め込みプレート電極により、キャパシタ絶縁物に
対する電圧を制限できる。
【０００３】上記ネスビット（Nesbit）氏等による文献
に記載されたようなＤＲＡＭにおいて、埋め込みプレー
ト電極（または埋め込みウェル）は、（トレンチから不
純物を外方拡散することによって形成された）Ｎ型の不
純物領域と、イオン注入によって形成され（外方拡散さ
れた不純物領域相互を接続する）Ｎ型ウェルバンドとに
よって構成されている。外方拡散は、深いトレンチの側
壁上にドーパント（ドープ不純物）ソース層を設け、ト
レンチ内で半導体基板の表面より下のレベルまで凹部が
形成されたレジストを使用してドーパントソース膜をパ
ターン化し、レジストを剥離した後、アニーリングして
不純物を外方へ拡散することによって行われる。また、
不純物を外方拡散することにより埋め込み電極を形成し
て１つの連続的な領域を形成することにより、Ｎ型ウェ
ルバンドを除去することが可能であるが、このようなプ
ロセスは埋め込みプレートを形成する不純物層の外方拡
散長が大きくなり、この不純物層のトレンチ表面濃度が
低下するとともに、基板表面方向への拡散も大きくなる
ため、基板表面のトランジスタの性能に悪影響を与え
る。さらに、埋め込みプレート電極の横方向の比抵抗
は、Ｎ型ウェルバンドを使用して減少することができ
る。
に記載されたようなＤＲＡＭにおいて、埋め込みプレー
ト電極（または埋め込みウェル）は、（トレンチから不
純物を外方拡散することによって形成された）Ｎ型の不
純物領域と、イオン注入によって形成され（外方拡散さ
れた不純物領域相互を接続する）Ｎ型ウェルバンドとに
よって構成されている。外方拡散は、深いトレンチの側
壁上にドーパント（ドープ不純物）ソース層を設け、ト
レンチ内で半導体基板の表面より下のレベルまで凹部が
形成されたレジストを使用してドーパントソース膜をパ
ターン化し、レジストを剥離した後、アニーリングして
不純物を外方へ拡散することによって行われる。また、
不純物を外方拡散することにより埋め込み電極を形成し
て１つの連続的な領域を形成することにより、Ｎ型ウェ
ルバンドを除去することが可能であるが、このようなプ
ロセスは埋め込みプレートを形成する不純物層の外方拡
散長が大きくなり、この不純物層のトレンチ表面濃度が
低下するとともに、基板表面方向への拡散も大きくなる
ため、基板表面のトランジスタの性能に悪影響を与え
る。さらに、埋め込みプレート電極の横方向の比抵抗
は、Ｎ型ウェルバンドを使用して減少することができ
る。
【０００４】
【発明が解決しようとする課題】Ｎ型ウェルバンドに対
する不純物の注入は通常、キャパシタのストレージノー
ドが形成される深いトレンチをエッチングする前に行わ
れる。しかし、これは以下の理由により不適当である。
Ｎ型ウェルバンドの注入は、図６（ａ）に示すように、
半導体基板１５５上に形成され、パターン化されたブロ
ック（阻止）マスクとしての厚いレジスト膜１５０を用
いて行われる。これに続いて形成される深いトレンチ
は、この注入位置にアライメントされなければならな
い。しかし、注入後、表面上にはパターンが何らないた
め、深いトレンチを形成するためのマスクを注入位置に
アライメントさせることは困難である。この問題を解決
するため、図６（ｂ）に示すように、チップのコーナー
にアライメントマーク１７５を設けるようにした第１の
マスク（所謂ゼロレベル（ＺＬ）マスク）が使用され
る。この場合、注入マスクおよび深いトレンチマスクは
これらのアライメントマークを使用してアライメントさ
れる。これによってアライメントの問題は解決される
が、このプロセスには深いトレンチのマスクに加えて幾
つかのマスクが必要となる。これら付加的なマスクは処
理工程の増加を伴うため、製造プロセスが複雑になる。
また、これら処理工程の増加によって処理時間全体が長
くなるとともにコストが増大する。
する不純物の注入は通常、キャパシタのストレージノー
ドが形成される深いトレンチをエッチングする前に行わ
れる。しかし、これは以下の理由により不適当である。
Ｎ型ウェルバンドの注入は、図６（ａ）に示すように、
半導体基板１５５上に形成され、パターン化されたブロ
ック（阻止）マスクとしての厚いレジスト膜１５０を用
いて行われる。これに続いて形成される深いトレンチ
は、この注入位置にアライメントされなければならな
い。しかし、注入後、表面上にはパターンが何らないた
め、深いトレンチを形成するためのマスクを注入位置に
アライメントさせることは困難である。この問題を解決
するため、図６（ｂ）に示すように、チップのコーナー
にアライメントマーク１７５を設けるようにした第１の
マスク（所謂ゼロレベル（ＺＬ）マスク）が使用され
る。この場合、注入マスクおよび深いトレンチマスクは
これらのアライメントマークを使用してアライメントさ
れる。これによってアライメントの問題は解決される
が、このプロセスには深いトレンチのマスクに加えて幾
つかのマスクが必要となる。これら付加的なマスクは処
理工程の増加を伴うため、製造プロセスが複雑になる。
また、これら処理工程の増加によって処理時間全体が長
くなるとともにコストが増大する。
【０００５】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、製造工程の
増加、コストの増大を防止でき、処理時間を短縮するこ
とが可能な埋め込みプレート電極を有する半導体記憶装
置の製造方法を提供しようとするものである。
れたものであり、その目的とするところは、製造工程の
増加、コストの増大を防止でき、処理時間を短縮するこ
とが可能な埋め込みプレート電極を有する半導体記憶装
置の製造方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】本発明によれば、半導体
基板に形成されたトレンチの開口より下方のレベルとな
るように凹部が設けられたレジスト膜（あるいは別の都
合のよい膜）は、不純物の注入に対するブロックマス
ク、およびドーパントソース膜のパターニングに対する
マスクとして機能する。特に、不純物は凹部が設けられ
たレジストをブロックマスクとして用いることにより注
入され、ドーパントソース膜は同じ凹部が設けられたレ
ジストをエッチングマスクとして使用することによりエ
ッチングされる。注入された不純物およびドーパントソ
ース膜からの不純物は半導体基板中に拡散され、埋め込
みプレート電極を形成する。
基板に形成されたトレンチの開口より下方のレベルとな
るように凹部が設けられたレジスト膜（あるいは別の都
合のよい膜）は、不純物の注入に対するブロックマス
ク、およびドーパントソース膜のパターニングに対する
マスクとして機能する。特に、不純物は凹部が設けられ
たレジストをブロックマスクとして用いることにより注
入され、ドーパントソース膜は同じ凹部が設けられたレ
ジストをエッチングマスクとして使用することによりエ
ッチングされる。注入された不純物およびドーパントソ
ース膜からの不純物は半導体基板中に拡散され、埋め込
みプレート電極を形成する。
【０００７】また、トレンチから外方拡散された不純物
領域を共に接続するための不純物バンドを設けることに
よって、埋め込みプレート電極の形成プロセスは欠陥に
感応しにくくなり、埋め込みプレート電極の横方向の比
抵抗が減少する。凹部が設けられたレジストは、不純物
バンドを形成するためのイオン注入のためのブロックマ
スクならびにドーパントソース膜をパターニングするた
めのマスクとして機能する。このため、アライメントマ
ークを形成するためのゼロ層マスク、及び不純物バンド
を形成するためのイオン注入用の別個のブロックマスク
を形成する必要がない。したがって、処理工程数を削減
でき、さらに製造プロセス全体を簡単化できる。また、
処理工程数の減少によって処理時間およびコストが減少
する。さらに、注入された不純物およびドーパントソー
ス膜からの不純物の拡散は、イオン注入の際のダメージ
を除去する。
領域を共に接続するための不純物バンドを設けることに
よって、埋め込みプレート電極の形成プロセスは欠陥に
感応しにくくなり、埋め込みプレート電極の横方向の比
抵抗が減少する。凹部が設けられたレジストは、不純物
バンドを形成するためのイオン注入のためのブロックマ
スクならびにドーパントソース膜をパターニングするた
めのマスクとして機能する。このため、アライメントマ
ークを形成するためのゼロ層マスク、及び不純物バンド
を形成するためのイオン注入用の別個のブロックマスク
を形成する必要がない。したがって、処理工程数を削減
でき、さらに製造プロセス全体を簡単化できる。また、
処理工程数の減少によって処理時間およびコストが減少
する。さらに、注入された不純物およびドーパントソー
ス膜からの不純物の拡散は、イオン注入の際のダメージ
を除去する。
【０００８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。
施の形態について説明する。
【０００９】図１（ａ）乃至３（ｃ）は本発明による方
法を示している。この方法は、上記ネスビット氏等によ
る文献に記載されたようなＤＲＡＭの埋め込みプレート
電極を形成するために使用してもよい。ネスビット氏等
の文献に記載されたＤＲＡＭのメモリセルの断面図を図
５に示す。もちろん、本発明の技術は図５に示すＤＲＡ
Ｍに限定されるものではなく、埋め込みプレート電極を
有する一般的な半導体記憶装置に適用可能である。
法を示している。この方法は、上記ネスビット氏等によ
る文献に記載されたようなＤＲＡＭの埋め込みプレート
電極を形成するために使用してもよい。ネスビット氏等
の文献に記載されたＤＲＡＭのメモリセルの断面図を図
５に示す。もちろん、本発明の技術は図５に示すＤＲＡ
Ｍに限定されるものではなく、埋め込みプレート電極を
有する一般的な半導体記憶装置に適用可能である。
【００１０】図５に示すＤＲＡＭを簡単に説明する。Ｄ
ＲＡＭセル５０は、トレンチキャパシタ５５およびＭＯ
Ｓ転送ゲート６０を含んでいる。トレンチキャパシタ５
５は、第１のＮ+ 型多結晶シリコン充填材６５と、第２
の多結晶シリコン充填材６７と、酸化物カラー７１を有
している。転送ゲート６０は、Ｐ型ウェル７５中に形成
されたＮ型のソース／ドレイン領域７３と、ドレイン／
ソース領域７４と、ソース／ドレイン領域７３とドレイ
ン／ソース領域７４との間のチャンネル領域から絶縁さ
れたタングステンシリサイド（ＷＳｉｘ）／多結晶シリ
コンゲート７７とを有している。（例えばＢＰＳＧ等
の）絶縁層８０の開口部中および（例えば窒化シリコン
等の）絶縁層７８中に形成されたビット線コンタクト７
９は、ソース／ドレイン領域７３をビット線８１に電気
的に接続している。シャロートレンチ分離（ＳＴＩ）構
造９０は、ＤＲＡＭセル５０を隣接した図示せぬＤＲＡ
Ｍセルおよび通過ワードライン９２から電気的に分離し
ている。通過ワードライン９２は、ＷＳｉｘ／多結晶シ
リコン構造を有している。誘電体層８７はビット線８１
上に形成され、アルミニウム配線８９は誘電体層８７上
に形成される。アルミニウム配線８９の１つは、例えば
タングステンのコンタクトスタッド９１によってビット
線８１に接続される。
ＲＡＭセル５０は、トレンチキャパシタ５５およびＭＯ
Ｓ転送ゲート６０を含んでいる。トレンチキャパシタ５
５は、第１のＮ+ 型多結晶シリコン充填材６５と、第２
の多結晶シリコン充填材６７と、酸化物カラー７１を有
している。転送ゲート６０は、Ｐ型ウェル７５中に形成
されたＮ型のソース／ドレイン領域７３と、ドレイン／
ソース領域７４と、ソース／ドレイン領域７３とドレイ
ン／ソース領域７４との間のチャンネル領域から絶縁さ
れたタングステンシリサイド（ＷＳｉｘ）／多結晶シリ
コンゲート７７とを有している。（例えばＢＰＳＧ等
の）絶縁層８０の開口部中および（例えば窒化シリコン
等の）絶縁層７８中に形成されたビット線コンタクト７
９は、ソース／ドレイン領域７３をビット線８１に電気
的に接続している。シャロートレンチ分離（ＳＴＩ）構
造９０は、ＤＲＡＭセル５０を隣接した図示せぬＤＲＡ
Ｍセルおよび通過ワードライン９２から電気的に分離し
ている。通過ワードライン９２は、ＷＳｉｘ／多結晶シ
リコン構造を有している。誘電体層８７はビット線８１
上に形成され、アルミニウム配線８９は誘電体層８７上
に形成される。アルミニウム配線８９の１つは、例えば
タングステンのコンタクトスタッド９１によってビット
線８１に接続される。
【００１１】拡散領域８３は、第３の多結晶シリコン充
填材６９とＭＯＳ転送ゲート６０のドレイン／ソース領
域７４とを電気的に接続する。この拡散領域８３は、ト
レンチ中の高濃度にドープされた多結晶シリコン充填材
からＰ型ウェル７５中にドーパントを外方拡散させるこ
とによって形成される。拡散領域８３および第３の多結
晶シリコン充填材６９は、トレンチキャパシタ５５を転
送ゲート６０に接続するための埋め込みストラップを構
成する。
填材６９とＭＯＳ転送ゲート６０のドレイン／ソース領
域７４とを電気的に接続する。この拡散領域８３は、ト
レンチ中の高濃度にドープされた多結晶シリコン充填材
からＰ型ウェル７５中にドーパントを外方拡散させるこ
とによって形成される。拡散領域８３および第３の多結
晶シリコン充填材６９は、トレンチキャパシタ５５を転
送ゲート６０に接続するための埋め込みストラップを構
成する。
【００１２】図１（ａ）を再び参照する。Ｐ型の半導体
基板（例えばシリコン等）１００は、第１のパッドシリ
コン酸化膜（ＳｉＯ2 ）１０２と、パッドシリコン窒化
膜（Ｓｉ3 Ｎ4 ）１０４と、その上面に連続的に形成さ
れた第２のパッドシリコン酸化膜１０６とを有してい
る。第１のパッドシリコン酸化膜１０２は約１０ナノメ
ートルの膜厚を有しており、例えば約９００℃の熱酸化
によって形成される。パッドシリコン窒化膜１０４は約
１００乃至２５０ナノメートル（例えば２２０ナノメー
トル等）の膜厚を有し、例えば化学気相成長法（ＣＶ
Ｄ）によって形成される。第２のパッドシリコン酸化膜
１０６は約７００ナノメートルの厚さを有し、例えばテ
トラエチルオルトシリケート（ＴＥＯＳ）のＣＶＤによ
り形成される。（例えばＳｈｉｐｌｅｙ社から販売され
ているＢＡＲＬ等の）反射防止膜（ＡＲＣ）１０８は、
第２のパッドシリコン酸化膜１０６の上面に形成され、
ＡＲＣ膜１０８の上面にレジスト膜１１０が形成され
る。このレジスト膜１１０は、例えばＳｈｉｐｌｅｙ社
から販売されているＡＰＥＸ−ＥあるいはＵＶ２ＨＳが
適用される。このレジスト膜としては、別のタイプのレ
ジスト膜を使用してもよく、例えば化学増幅レジスト、
非化学増幅レジスト、ポジタイプのレジストおよびネガ
タイプのレジストを適用できるが、これに限定されるも
のではない。レジスト膜１１０は図示せぬマスクを使用
して選択的に露光されて現像され、図１（ｂ）に示すよ
うにパターニングされたレジスト１１０’が形成され
る。露光装置としては、例えばＳＶＧＬ社から販売され
ているマイクラスキャンシリーズの露光ツールを適用で
きる。先進のリソグラフィにおいては、１９３ナノメー
トルの単一帯域のＡｒＦエキシマレーザが使用される。
深いトレンチ（図２（ａ）に示す１１２）は、パターン
化されたレジスト膜１１０’をエッチングマスクとして
反応性イオンエッチング（ＲＩＥ）によりエッチングさ
れる。ＴＥＯＳパッドシリコン酸化膜１０６、パッドシ
リコン窒化膜１０４およびパッドシリコン酸化膜１０２
は、例えばＣＨＦ3 −ＣＦ4 混合ガスを使用してエッチ
ングされる。シリコン基板１００は、例えばＨＢｒ、Ｏ
2 あるいはＮＦ3 を使用してエッチングされる。深いト
レンチ１１２は約８マイクロメートルの深さを有してい
る。次に、パターン化されたレジスト１１０’、残存す
るＡＲＣ膜１０８、及び残存する第２のパッドＴＥＯＳ
膜１０６が除去され、図２（ａ）に示すような構造が形
成される。
基板（例えばシリコン等）１００は、第１のパッドシリ
コン酸化膜（ＳｉＯ2 ）１０２と、パッドシリコン窒化
膜（Ｓｉ3 Ｎ4 ）１０４と、その上面に連続的に形成さ
れた第２のパッドシリコン酸化膜１０６とを有してい
る。第１のパッドシリコン酸化膜１０２は約１０ナノメ
ートルの膜厚を有しており、例えば約９００℃の熱酸化
によって形成される。パッドシリコン窒化膜１０４は約
１００乃至２５０ナノメートル（例えば２２０ナノメー
トル等）の膜厚を有し、例えば化学気相成長法（ＣＶ
Ｄ）によって形成される。第２のパッドシリコン酸化膜
１０６は約７００ナノメートルの厚さを有し、例えばテ
トラエチルオルトシリケート（ＴＥＯＳ）のＣＶＤによ
り形成される。（例えばＳｈｉｐｌｅｙ社から販売され
ているＢＡＲＬ等の）反射防止膜（ＡＲＣ）１０８は、
第２のパッドシリコン酸化膜１０６の上面に形成され、
ＡＲＣ膜１０８の上面にレジスト膜１１０が形成され
る。このレジスト膜１１０は、例えばＳｈｉｐｌｅｙ社
から販売されているＡＰＥＸ−ＥあるいはＵＶ２ＨＳが
適用される。このレジスト膜としては、別のタイプのレ
ジスト膜を使用してもよく、例えば化学増幅レジスト、
非化学増幅レジスト、ポジタイプのレジストおよびネガ
タイプのレジストを適用できるが、これに限定されるも
のではない。レジスト膜１１０は図示せぬマスクを使用
して選択的に露光されて現像され、図１（ｂ）に示すよ
うにパターニングされたレジスト１１０’が形成され
る。露光装置としては、例えばＳＶＧＬ社から販売され
ているマイクラスキャンシリーズの露光ツールを適用で
きる。先進のリソグラフィにおいては、１９３ナノメー
トルの単一帯域のＡｒＦエキシマレーザが使用される。
深いトレンチ（図２（ａ）に示す１１２）は、パターン
化されたレジスト膜１１０’をエッチングマスクとして
反応性イオンエッチング（ＲＩＥ）によりエッチングさ
れる。ＴＥＯＳパッドシリコン酸化膜１０６、パッドシ
リコン窒化膜１０４およびパッドシリコン酸化膜１０２
は、例えばＣＨＦ3 −ＣＦ4 混合ガスを使用してエッチ
ングされる。シリコン基板１００は、例えばＨＢｒ、Ｏ
2 あるいはＮＦ3 を使用してエッチングされる。深いト
レンチ１１２は約８マイクロメートルの深さを有してい
る。次に、パターン化されたレジスト１１０’、残存す
るＡＲＣ膜１０８、及び残存する第２のパッドＴＥＯＳ
膜１０６が除去され、図２（ａ）に示すような構造が形
成される。
【００１３】次に、図２（ｂ）に示すように、パッドシ
リコン窒化膜１０４の上面、深いトレンチ１１２の側壁
ならびに底部上に減圧化学気相成長法（ＬＰＣＶＤ）に
よって約１０乃至１００ナノメートル（例えば４０ナノ
メートル）の膜厚を有するドーパントソース膜１１４が
形成される。このドーパントソース膜１１４は、不純物
濃度が約１×１０20ｃｍ-3以上のＮ型不純物を含んでお
り、このドーパントソース膜としては例えばひ素ガラス
膜（ＡｓＧ）あるいはリンガラス膜等である。この後、
約３マイクロメートルの膜厚を有するｉ−線レジスト膜
１１６（例えばＨｏｅｃｈｓｔ社により販売されている
ＡＺ７５ＸＸシリーズ等）がドーパントソース膜１１４
の上面に形成され、深いトレンチ１１２が充填される。
次に、図示せぬマスクを使用して、レジスト膜１１６が
波長が３６５ナノメートルの放射線により最適な時間露
光される。Ｈｏｅｃｈｓｔ社のＡＺ７５２３の場合、こ
の時間は約８００ミリ秒である。一般に、この放射線の
照射量は、半導体基板の表面より下方でレジストに凹部
を形成できる量に設定される。ＡＺ７５２３のレジスト
の場合、３６５ナノメートルの波長の放射線を８００ミ
リ秒の間照射することで十分な照射量が得られ、それに
よって現像後、レジスト膜１１６は、図２（ｃ）に示す
ように、深いトレンチ内において半導体基板１００の表
面より下方約１．５マイクロメートルの深さまで凹部が
形成される。
リコン窒化膜１０４の上面、深いトレンチ１１２の側壁
ならびに底部上に減圧化学気相成長法（ＬＰＣＶＤ）に
よって約１０乃至１００ナノメートル（例えば４０ナノ
メートル）の膜厚を有するドーパントソース膜１１４が
形成される。このドーパントソース膜１１４は、不純物
濃度が約１×１０20ｃｍ-3以上のＮ型不純物を含んでお
り、このドーパントソース膜としては例えばひ素ガラス
膜（ＡｓＧ）あるいはリンガラス膜等である。この後、
約３マイクロメートルの膜厚を有するｉ−線レジスト膜
１１６（例えばＨｏｅｃｈｓｔ社により販売されている
ＡＺ７５ＸＸシリーズ等）がドーパントソース膜１１４
の上面に形成され、深いトレンチ１１２が充填される。
次に、図示せぬマスクを使用して、レジスト膜１１６が
波長が３６５ナノメートルの放射線により最適な時間露
光される。Ｈｏｅｃｈｓｔ社のＡＺ７５２３の場合、こ
の時間は約８００ミリ秒である。一般に、この放射線の
照射量は、半導体基板の表面より下方でレジストに凹部
を形成できる量に設定される。ＡＺ７５２３のレジスト
の場合、３６５ナノメートルの波長の放射線を８００ミ
リ秒の間照射することで十分な照射量が得られ、それに
よって現像後、レジスト膜１１６は、図２（ｃ）に示す
ように、深いトレンチ内において半導体基板１００の表
面より下方約１．５マイクロメートルの深さまで凹部が
形成される。
【００１４】次に、図３（ａ）に示すように、例えばリ
ン（あるいはヒ素等の別のＮ型の不純物）が半導体基板
１００の表面より下方約１．５マイクロメートルの深さ
まで注入される。二倍にチャージされたリンの場合、例
えば約１×１０13ｃｍ-2のドーズ量および約７５０ｋＶ
の加速電圧（すなわち、注入エネルギは１．５ＭｅＶ）
が使用される。単一にチャージされたリンの場合、１．
５ＭＶの加速電圧が使用される。残りのレジスト膜１１
６は、イオン注入に対するブロックマスクとして機能す
る。トレンチ上部のドーパントソース膜１１４（すなわ
ち、ドーパントソース膜１１４の部分はレジスト膜１１
６によって覆われていない）は、イオン注入工程中に存
在する不純物を遮蔽するための犠牲層を形成する。この
犠牲層は、アルミニウム、鉄およびニッケル等の低エネ
ルギーの金属汚染物質がシリコン基板を汚染することを
防いでいる。
ン（あるいはヒ素等の別のＮ型の不純物）が半導体基板
１００の表面より下方約１．５マイクロメートルの深さ
まで注入される。二倍にチャージされたリンの場合、例
えば約１×１０13ｃｍ-2のドーズ量および約７５０ｋＶ
の加速電圧（すなわち、注入エネルギは１．５ＭｅＶ）
が使用される。単一にチャージされたリンの場合、１．
５ＭＶの加速電圧が使用される。残りのレジスト膜１１
６は、イオン注入に対するブロックマスクとして機能す
る。トレンチ上部のドーパントソース膜１１４（すなわ
ち、ドーパントソース膜１１４の部分はレジスト膜１１
６によって覆われていない）は、イオン注入工程中に存
在する不純物を遮蔽するための犠牲層を形成する。この
犠牲層は、アルミニウム、鉄およびニッケル等の低エネ
ルギーの金属汚染物質がシリコン基板を汚染することを
防いでいる。
【００１５】次に、図３（ｂ）に示すように、残存する
レジスト１１６をマスクとしてエッチングプロセスを行
うことによってドーパントソース膜１１４がエッチング
される。ドーパントソース膜１１４をエッチングするた
めのエッチングプロセスとしては、例えばＨＦ、稀釈さ
れたＨＦ、あるいは幾つかの適切な気相エッチングプロ
セスを適用できる。次に、レジスト１１６は、Ｏ2 アッ
シングおよび／またはＨ2 ＳＯ4 ／Ｈ2 Ｏ2 混合物を使
用して剥離され、埋め込みプレート電極は約１０５０℃
の温度で３０分間アニールすることによって拡散され
る。この拡散の結果、図３（ｃ）に示すように、半導体
基板の表面の下方約１．５マイクロメートルの深さにお
いて約３×１０17ｃｍ-3のピーク濃度を有するＮ型ウェ
ルバンド１４０が形成される。さらに、ヒ素が半導体基
板１００中に拡散されて外方拡散領域１４２が形成され
る。これらの外方拡散領域１４２は、シリコン境界面に
おいて約２×１０19ｃｍ-3以上の不純物濃度を有してい
る。Ｎ型ウェルバンドおよび外方拡散領域を形成するた
めのアニーリングもイオン注入によって生じたダメージ
を除去するダメージ除去工程として機能する。続いて、
ドーパントソース膜１１４の残りの部分がエッチングプ
ロセスによって除去される。この後、トレンチキャパシ
タを完成させるための通常の処理工程が実行される。こ
れらの工程は、例えば窒化シリコンの減圧化学気相成長
法（ＬＰＣＶＤ）によるノード誘電体の堆積、ノード誘
電体の再酸化、ＬＰＣＶＤを使用した第１のポリシリコ
ン充填材の堆積、第１のポリシリコン充填材の化学的機
械研磨（ＣＭＰ）、ＲＩＥを使用した第１のポリシリコ
ン充填材中の第１の凹部のエッチング、トレンチの上部
におけるノード誘電膜の除去、酸化物カラーの堆積、Ｒ
ＩＥを使用した酸化物カラーのエッチング、ＬＰＣＶＤ
を使用した第２のポリシリコン充填材の堆積、第２のポ
リシリコン充填材のＣＭＰ、および深いトレンチキャパ
シタをメモリセルの転送ゲートに接続するためのストラ
ップの形成を含んでいる。このストラップは、例えばＲ
ＩＥを使用して第２のポリシリコン充填材および酸化物
カラーに凹部を設け、ＬＰＣＶＤによって第３のポリシ
リコン充填材を堆積し、第３のポリシリコン充填材のＣ
ＭＰを行い、ＲＩＥによって半導体基板１００の表面の
下方に約５０ナノメートルのレベルまで第３のポリシリ
コン充填材に凹部を設けることによって形成してもよ
い。一般に、１以上のポリシリコン充填材が不純物を含
んでおり、これら不純物は第３のポリシリコン充填材を
介して製造プロセス中に半導体基板に外方拡散され、転
送ゲートの不純物領域に対する接続を形成する。転送ゲ
ートは、任意の通常のプロセスにより形成される。
レジスト１１６をマスクとしてエッチングプロセスを行
うことによってドーパントソース膜１１４がエッチング
される。ドーパントソース膜１１４をエッチングするた
めのエッチングプロセスとしては、例えばＨＦ、稀釈さ
れたＨＦ、あるいは幾つかの適切な気相エッチングプロ
セスを適用できる。次に、レジスト１１６は、Ｏ2 アッ
シングおよび／またはＨ2 ＳＯ4 ／Ｈ2 Ｏ2 混合物を使
用して剥離され、埋め込みプレート電極は約１０５０℃
の温度で３０分間アニールすることによって拡散され
る。この拡散の結果、図３（ｃ）に示すように、半導体
基板の表面の下方約１．５マイクロメートルの深さにお
いて約３×１０17ｃｍ-3のピーク濃度を有するＮ型ウェ
ルバンド１４０が形成される。さらに、ヒ素が半導体基
板１００中に拡散されて外方拡散領域１４２が形成され
る。これらの外方拡散領域１４２は、シリコン境界面に
おいて約２×１０19ｃｍ-3以上の不純物濃度を有してい
る。Ｎ型ウェルバンドおよび外方拡散領域を形成するた
めのアニーリングもイオン注入によって生じたダメージ
を除去するダメージ除去工程として機能する。続いて、
ドーパントソース膜１１４の残りの部分がエッチングプ
ロセスによって除去される。この後、トレンチキャパシ
タを完成させるための通常の処理工程が実行される。こ
れらの工程は、例えば窒化シリコンの減圧化学気相成長
法（ＬＰＣＶＤ）によるノード誘電体の堆積、ノード誘
電体の再酸化、ＬＰＣＶＤを使用した第１のポリシリコ
ン充填材の堆積、第１のポリシリコン充填材の化学的機
械研磨（ＣＭＰ）、ＲＩＥを使用した第１のポリシリコ
ン充填材中の第１の凹部のエッチング、トレンチの上部
におけるノード誘電膜の除去、酸化物カラーの堆積、Ｒ
ＩＥを使用した酸化物カラーのエッチング、ＬＰＣＶＤ
を使用した第２のポリシリコン充填材の堆積、第２のポ
リシリコン充填材のＣＭＰ、および深いトレンチキャパ
シタをメモリセルの転送ゲートに接続するためのストラ
ップの形成を含んでいる。このストラップは、例えばＲ
ＩＥを使用して第２のポリシリコン充填材および酸化物
カラーに凹部を設け、ＬＰＣＶＤによって第３のポリシ
リコン充填材を堆積し、第３のポリシリコン充填材のＣ
ＭＰを行い、ＲＩＥによって半導体基板１００の表面の
下方に約５０ナノメートルのレベルまで第３のポリシリ
コン充填材に凹部を設けることによって形成してもよ
い。一般に、１以上のポリシリコン充填材が不純物を含
んでおり、これら不純物は第３のポリシリコン充填材を
介して製造プロセス中に半導体基板に外方拡散され、転
送ゲートの不純物領域に対する接続を形成する。転送ゲ
ートは、任意の通常のプロセスにより形成される。
【００１６】埋め込みプレートとコンタクトをとるため
に、メモリセルアレイから離れた基板の領域内へＮ型
（埋め込みプレートやウェルバンドと同型）の不純物層
をＮウェルバンドと接続するように形成し、これにより
埋め込みプレートに電位が供給される。
に、メモリセルアレイから離れた基板の領域内へＮ型
（埋め込みプレートやウェルバンドと同型）の不純物層
をＮウェルバンドと接続するように形成し、これにより
埋め込みプレートに電位が供給される。
【００１７】トレンチから外方拡散された不純物領域相
互を不純物バンドにより接続することにより、埋め込み
プレート電極を形成するためのプロセスは欠陥に感応し
にくくなり、埋め込みプレート電極の横方向の比抵抗が
減少する。
互を不純物バンドにより接続することにより、埋め込み
プレート電極を形成するためのプロセスは欠陥に感応し
にくくなり、埋め込みプレート電極の横方向の比抵抗が
減少する。
【００１８】本発明の方法によれば、レジスト１１６は
イオン注入のためのブロックマスクならびにドーパント
膜１１４をパターン化するためのマスクとして機能す
る。このため、アライメントマークを形成するためのゼ
ロ層マスク、およびＮ型ウェルを形成するためのイオン
注入のための別個のブロックマスクのいずれもを形成す
る必要がない。したがって、深いトレンチのマスクに加
えて１つのマスクだけを用いればよいため、プロセスの
工程数を削減でき、製造プロセス全体を簡単化できる。
イオン注入のためのブロックマスクならびにドーパント
膜１１４をパターン化するためのマスクとして機能す
る。このため、アライメントマークを形成するためのゼ
ロ層マスク、およびＮ型ウェルを形成するためのイオン
注入のための別個のブロックマスクのいずれもを形成す
る必要がない。したがって、深いトレンチのマスクに加
えて１つのマスクだけを用いればよいため、プロセスの
工程数を削減でき、製造プロセス全体を簡単化できる。
【００１９】また、プロセスの工程数を削減できるた
め、処理時間を短縮できる。さらに、注入された不純物
およびドーパントソース膜からのドーパントを拡散する
ためのアニールプロセスは、イオン注入によるダメージ
を除去するために有効である。
め、処理時間を短縮できる。さらに、注入された不純物
およびドーパントソース膜からのドーパントを拡散する
ためのアニールプロセスは、イオン注入によるダメージ
を除去するために有効である。
【００２０】図４は、上記本発明の方法によるドーパン
トソース膜１１４の選択的エッチング後のアレイの端部
の走査電子顕微鏡による断面図である。図４に示す断面
図は図３（ｂ）の断面図に対応する。
トソース膜１１４の選択的エッチング後のアレイの端部
の走査電子顕微鏡による断面図である。図４に示す断面
図は図３（ｂ）の断面図に対応する。
【００２１】上記特許文献あるいは技術文献は参照によ
り本明細書に組み込まれる。
り本明細書に組み込まれる。
【００２２】本発明は、上記実施例に限定されるもので
はなく、発明の要旨を変えない範囲において種々変形実
施可能なことは勿論である。
はなく、発明の要旨を変えない範囲において種々変形実
施可能なことは勿論である。
【００２３】
【発明の効果】以上、詳述したように本発明によれば、
製造工程の増加、コストの増大を防止でき、処理時間を
短縮することが可能な埋め込みプレート電極を有する半
導体記憶装置の製造方法を提供できる。
製造工程の増加、コストの増大を防止でき、処理時間を
短縮することが可能な埋め込みプレート電極を有する半
導体記憶装置の製造方法を提供できる。
【図１】本発明の半導体記憶装置の製造方法を示す断面
図。
図。
【図２】本発明の半導体記憶装置の製造方法を示すもの
であり、図１に続く製造工程を示す断面図。
であり、図１に続く製造工程を示す断面図。
【図３】本発明の半導体記憶装置の製造方法を示すもの
であり、図２に続く製造工程を示す断面図。
であり、図２に続く製造工程を示す断面図。
【図４】本発明に従って処理されたアレイ端部の走査形
電子顕微鏡による写真。
電子顕微鏡による写真。
【図５】ダイナミック・ランダム・アクセス・メモリ装
置のメモリセルを示す断面図。
置のメモリセルを示す断面図。
【図６】不純物注入のために半導体基板上に構成された
ブロックマスクと、半導体基板上に形成されたアライメ
ントマークを示す概略断面図。
ブロックマスクと、半導体基板上に形成されたアライメ
ントマークを示す概略断面図。
１００…半導体基板、 １０２…第１のパッドシリコン酸化膜（ＳｉＯ2 ）、 １０４…パッドシリコン窒化膜（Ｓｉ3 Ｎ4 ）、 １０６…第２のパッドシリコン酸化膜、 １０８…反射防止膜（ＡＲＣ）、 １１０…レジスト膜、 １１２…深いトレンチ、 １１４…ドーパントソース膜、 １１６…レジスト膜、 １４０…Ｎ型ウェルバンド。
フロントページの続き (72)発明者 リチャード・エル・クラインハイツ アメリカ合衆国、 ニューヨーク州 12590−3322、 ワッピンガース・フオー ルス、 オール・エンジェルス・ヒル・ロ ード 153 (72)発明者 ゲーリー・ビー・ブローナー アメリカ合衆国、 ニューヨーク州 12582、 ストームビル、 ウッドクリ フ・ドライブ 35 (72)発明者 井場 淳一郎 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内
Claims (6)
- 【請求項１】 半導体記憶装置のトレンチキャパシタの
ための埋め込みプレート電極を形成する方法であって、 半導体基板中にトレンチを形成する工程と、 前記トレンチの側壁および底部上にドーパントソース膜
を形成する工程と、 前記ドーパントソース膜上にレジストを形成するととも
に、レジストによって前記トレンチを充填する工程と、 前記トレンチ内の前記レジストが前記半導体基板の表面
より下方のレベルで残るように前記レジストに凹部を形
成する工程と、 前記凹部が形成されたレジストをブロックマスクとして
前記半導体基板内に不純物を導入する工程と、 前記凹部が形成されたレジストをエッチングマスクとし
て前記ドーパントソース膜をエッチングする工程と、 前記凹部が形成されたレジストを除去する工程と、 前記導入された不純物および前記エッチングされたドー
パントソース膜からのドーパントを前記半導体基板内に
拡散して前記埋め込みプレート電極を形成する工程とを
有することを特徴とする半導体記憶装置の製造方法。 - 【請求項２】 半導体基板中にトレンチを形成する工程
と、 前記トレンチの側壁および底部上にドーパントソース膜
を形成する工程と、 前記ドーパントソース膜上にレジストを形成するととも
に前記トレンチを充填する工程と、 前記トレンチ内の前記レジストが前記半導体基板の表面
より下方のレベルで残るように前記レジストに凹部を形
成する工程と、 前記凹部が形成されたレジストをマスクとして前記半導
体基板内に不純物を導入する工程と、 前記凹部が形成されたレジストをマスクとして前記ドー
パントソース膜をエッチングする工程と、 前記凹部が形成されたレジストを除去する工程と、 前記導入された不純物および前記エッチングされたドー
パントソース膜からのドーパントを前記半導体基板内に
拡散して前記埋め込みプレート電極を形成する工程と、 前記エッチングされたドーパントソース膜を除去する工
程と、 前記トレンチ内にトレンチキャパシタを形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項３】 前記ドーパントソース膜はヒ素ガラス層
を含むことを特徴とする請求項１又は２記載の半導体記
憶装置の製造方法。 - 【請求項４】 前記導入された不純物はリンを含むこと
を特徴とする請求項１又は２記載の半導体記憶装置の製
造方法。 - 【請求項５】 前記ドーパントソース膜は約１０乃至１
００ナノメートルの範囲の膜厚を有することを特徴とす
る請求項１又は２記載の半導体記憶装置の製造方法。 - 【請求項６】 前記注入された不純物および前記ドーパ
ントソース膜からのドーパントはアニーリング処理によ
り前記半導体基板内に拡散されることを特徴とする請求
項１又は２記載の半導体記憶装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/021993 | 1998-02-11 | ||
| US09/021,993 US6107135A (en) | 1998-02-11 | 1998-02-11 | Method of making a semiconductor memory device having a buried plate electrode |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274427A true JPH11274427A (ja) | 1999-10-08 |
| JP3940514B2 JP3940514B2 (ja) | 2007-07-04 |
Family
ID=21807260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03117299A Expired - Lifetime JP3940514B2 (ja) | 1998-02-11 | 1999-02-09 | 半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6107135A (ja) |
| JP (1) | JP3940514B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7615816B2 (en) | 2003-07-30 | 2009-11-10 | International Business Machines Corporation | Buried plate structure for vertical dram devices |
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| US6764551B2 (en) * | 2001-10-05 | 2004-07-20 | International Business Machines Corporation | Process for removing dopant ions from a substrate |
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1999
- 1999-02-09 JP JP03117299A patent/JP3940514B2/ja not_active Expired - Lifetime
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060811 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061017 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061108 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070327 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070402 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100406 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140406 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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