JPH1127050A - 電圧−周波数コンバータおよびそれを用いた周波数シンセサイザ - Google Patents
電圧−周波数コンバータおよびそれを用いた周波数シンセサイザInfo
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- JPH1127050A JPH1127050A JP9190738A JP19073897A JPH1127050A JP H1127050 A JPH1127050 A JP H1127050A JP 9190738 A JP9190738 A JP 9190738A JP 19073897 A JP19073897 A JP 19073897A JP H1127050 A JPH1127050 A JP H1127050A
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- output
- frequency
- voltage
- clock
- comparator
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 出力周波数の絶対精度を無調整で得ることが
可能で、直線性がよく、位相ジッタをふくまない電圧−
周波数変換器を提供する。 【解決手段】 第一の電圧（ＶM ）と第二の電圧（Ｖ
0 ）の差の電圧、又は第三の電圧（ＶN ）と前記第二の
電圧（Ｖ0 ）の差の電圧のどちらか一方を制御入力に従
って選択して積分する積分器と、この積分器の出力電圧
と、スレッショルド電圧とを比較し、両電圧の大小に応
じて出力の論理レベルのハイ、ローを切り換えるコンパ
レータと、このコンパレータの出力をトリガとして出力
周波数を与えるマルチバイブレータと、前記コンパレー
タの出力をデータとして入力し、前記クロックをトリガ
として入力し、出力を前記積分器の制御入力に送出する
Ｄ−ＦＦと、を備え前記第三の電圧（ＶN ）に対応する
出力周波数（ｆOUT ）を提供する電圧−周波数コンバー
タ。
可能で、直線性がよく、位相ジッタをふくまない電圧−
周波数変換器を提供する。 【解決手段】 第一の電圧（ＶM ）と第二の電圧（Ｖ
0 ）の差の電圧、又は第三の電圧（ＶN ）と前記第二の
電圧（Ｖ0 ）の差の電圧のどちらか一方を制御入力に従
って選択して積分する積分器と、この積分器の出力電圧
と、スレッショルド電圧とを比較し、両電圧の大小に応
じて出力の論理レベルのハイ、ローを切り換えるコンパ
レータと、このコンパレータの出力をトリガとして出力
周波数を与えるマルチバイブレータと、前記コンパレー
タの出力をデータとして入力し、前記クロックをトリガ
として入力し、出力を前記積分器の制御入力に送出する
Ｄ−ＦＦと、を備え前記第三の電圧（ＶN ）に対応する
出力周波数（ｆOUT ）を提供する電圧−周波数コンバー
タ。
Description
【０００１】
【発明の属する技術分野】本発明は、簡単な回路構成で
周波数純度が高い出力信号が得られ、周波数シンセサイ
ザに適用可能である電圧−周波数コンバータに関する。
また、出力周波数の絶対値を入力データで精度よく設定
することが可能であるデジタル同期発振器に関する。ま
た、高速周波数切替が可能なＰＬＬ周波数シンセサイザ
に関する。
周波数純度が高い出力信号が得られ、周波数シンセサイ
ザに適用可能である電圧−周波数コンバータに関する。
また、出力周波数の絶対値を入力データで精度よく設定
することが可能であるデジタル同期発振器に関する。ま
た、高速周波数切替が可能なＰＬＬ周波数シンセサイザ
に関する。
【０００２】
【従来の技術】図１１、及び図１２は従来の電圧−周波
数コンバータ（ＶＦＣ）の構成を示す（参考文献 アナ
ログデバイセズ社、コンバータ・データブック１９９５
／１９９６）。
数コンバータ（ＶＦＣ）の構成を示す（参考文献 アナ
ログデバイセズ社、コンバータ・データブック１９９５
／１９９６）。
【０００３】図１１は電荷平衡型ＶＦＣと呼ばれる構成
のＶＦＣである。数字符号１はオペアンプ、２は抵抗
器、３はコンデンサ、４はコンパレータ、５はスイッ
チ、６は電流源、７はワンショット・マルチバイブレー
タ、８は電圧入力端子、９は負の電源電圧、１０はスレ
ッショルド電圧入力端子、１１は周波数出力端子を表し
ている。
のＶＦＣである。数字符号１はオペアンプ、２は抵抗
器、３はコンデンサ、４はコンパレータ、５はスイッ
チ、６は電流源、７はワンショット・マルチバイブレー
タ、８は電圧入力端子、９は負の電源電圧、１０はスレ
ッショルド電圧入力端子、１１は周波数出力端子を表し
ている。
【０００４】オペアンプ１、抵抗器２、コンデンサ３は
積分器を構成している。電圧入力端子８に印加される電
圧ＶINは積分器のコンデンサ３をチャージする電流（Ｉ
＝ＶIN／Ｒ）を発生し、コンデンサ３に電荷が蓄積する
のに従って積分器の出力電圧は減少していく。積分器出
力電圧がコンパレータ４のスレッショルド以下になる
と、コンパレータ４は直ちにワンショット・マルチバイ
ブレータ７をトリガする。ワンショット・マルチバイブ
レータ７がアクティブ状態の期間中スイッチ５はＶIN側
に切り替わり、電流源６は積分器のコンデンサ３を先ほ
どと逆方向にチャージするので、積分器出力電圧は増加
する。ワンショット・マルチバイブレータ７が待機状態
に戻るとスイッチ５はオペアンプ１出力側に切り替わ
り、再び積分器は電圧入力端子８の電圧ＶINによるチャ
ージを始める。電荷平衡型ＶＦＣの出力周波数ｆOUT
は、入力電圧ＶINに比例し抵抗器２の抵抗値Ｒに反比例
しコンデンサ３の容量値Ｃに反比例する。出力信号の各
パルスは等間隔であり、スプリアス特性が良い特徴を持
つ。
積分器を構成している。電圧入力端子８に印加される電
圧ＶINは積分器のコンデンサ３をチャージする電流（Ｉ
＝ＶIN／Ｒ）を発生し、コンデンサ３に電荷が蓄積する
のに従って積分器の出力電圧は減少していく。積分器出
力電圧がコンパレータ４のスレッショルド以下になる
と、コンパレータ４は直ちにワンショット・マルチバイ
ブレータ７をトリガする。ワンショット・マルチバイブ
レータ７がアクティブ状態の期間中スイッチ５はＶIN側
に切り替わり、電流源６は積分器のコンデンサ３を先ほ
どと逆方向にチャージするので、積分器出力電圧は増加
する。ワンショット・マルチバイブレータ７が待機状態
に戻るとスイッチ５はオペアンプ１出力側に切り替わ
り、再び積分器は電圧入力端子８の電圧ＶINによるチャ
ージを始める。電荷平衡型ＶＦＣの出力周波数ｆOUT
は、入力電圧ＶINに比例し抵抗器２の抵抗値Ｒに反比例
しコンデンサ３の容量値Ｃに反比例する。出力信号の各
パルスは等間隔であり、スプリアス特性が良い特徴を持
つ。
【０００５】図１２は同期型ＶＦＣと呼ばれる構成のＶ
ＦＣである。数字符号１はオペアンプ、２は抵抗器、３
はコンデンサ、４はコンパレータ、５はスイッチ、６は
電流源、７はワンショット・マルチバイブレータ、８は
電圧入力端子、９は負の電源電圧、１０はスレッショル
ド電圧入力端子、１１は周波数出力端子、１２はＡＮＤ
ゲート、１３はＤ−ＦＦ、１４は入力クロック端子を表
している。
ＦＣである。数字符号１はオペアンプ、２は抵抗器、３
はコンデンサ、４はコンパレータ、５はスイッチ、６は
電流源、７はワンショット・マルチバイブレータ、８は
電圧入力端子、９は負の電源電圧、１０はスレッショル
ド電圧入力端子、１１は周波数出力端子、１２はＡＮＤ
ゲート、１３はＤ−ＦＦ、１４は入力クロック端子を表
している。
【０００６】前述の電荷平衡型ＶＦＣではコンパレータ
４の出力が直ちにワンショットをトリガする。一方、同
期型ＶＦＣではコンパレータ４に出力が現れた後、クロ
ックパルスが入力されてからＤ−ＦＦ１３がＯＮに切り
替わり、ワンショットがトリガされる。スイッチ５は、
Ｄ−ＦＦ１３がＯＮ状態である１クロック周期の期間、
入力電圧ＶIN側に切り替わる。
４の出力が直ちにワンショットをトリガする。一方、同
期型ＶＦＣではコンパレータ４に出力が現れた後、クロ
ックパルスが入力されてからＤ−ＦＦ１３がＯＮに切り
替わり、ワンショットがトリガされる。スイッチ５は、
Ｄ−ＦＦ１３がＯＮ状態である１クロック周期の期間、
入力電圧ＶIN側に切り替わる。
【０００７】同期型ＶＦＣの特徴は、出力パルスが完全
に入力クロックに同期している点にある。例えば、適当
なＶINを印加し、入力電流を電流源６の電流の１／４と
すると、入力電流の積分に３クロック周期、電流源６の
積分に１クロック周期が費やされる。ここで、入力電流
をわずかに増加すると、コンデンサ３に電荷が少しずつ
蓄積されるが、初めのうちは出力にまったく影響を及ぼ
さない。しかし、積分器の出力電圧のドリフトが進むに
つれ、やがて今まで入力電流の３クロック周期の積分で
スレッショルド電圧に達していたものが、２クロックの
入力電流の積分でスレッショルド電圧に達し、１周期が
失われる。すなわち４周期の動作の中に３周期が混じる
ことになり、平均の出力周波数はクロック周波数の１／
４に近いが、瞬時の周波数は平均の周波数から大きくは
ずれている。これは出力信号が入力クロックに同期して
いるために、時間軸が量子化されている結果である。同
期型ＶＦＣは電荷平衡型に比べて入力電圧と出力周波数
の直線性がよい特徴がある。
に入力クロックに同期している点にある。例えば、適当
なＶINを印加し、入力電流を電流源６の電流の１／４と
すると、入力電流の積分に３クロック周期、電流源６の
積分に１クロック周期が費やされる。ここで、入力電流
をわずかに増加すると、コンデンサ３に電荷が少しずつ
蓄積されるが、初めのうちは出力にまったく影響を及ぼ
さない。しかし、積分器の出力電圧のドリフトが進むに
つれ、やがて今まで入力電流の３クロック周期の積分で
スレッショルド電圧に達していたものが、２クロックの
入力電流の積分でスレッショルド電圧に達し、１周期が
失われる。すなわち４周期の動作の中に３周期が混じる
ことになり、平均の出力周波数はクロック周波数の１／
４に近いが、瞬時の周波数は平均の周波数から大きくは
ずれている。これは出力信号が入力クロックに同期して
いるために、時間軸が量子化されている結果である。同
期型ＶＦＣは電荷平衡型に比べて入力電圧と出力周波数
の直線性がよい特徴がある。
【０００８】図１３には従来のデジタル同調発振器（Ｄ
ｉｇｉｔａｌｌｙ Ｔｕｎｅｄ Ｏｓｃｉｌｌａｔｏ
ｒ；ＤＴＯ）の構成を示す。図１３において、数字符号
１１は周波数出力端子、１８はデジタル−アナログ変換
器（ＤＡＣ）、１９はＶＣＯ、２０はＲＯＭ、２１はデ
ータ入力端子を表している。図１３（ａ）は最も基本的
なＤＴＯの構成であり、入力されるデジタルデータはＤ
ＡＣ１８において電圧に変換され、この電圧に対応する
発信周波数ｆOUT が出力される仕組みである。図１３
（ｂ）は設定データの値に比例した発振周波数ｆOUT を
得ることを目的として、ＶＣＯの電圧−周波数特性の非
直線性を補正するためにＲＯＭ２０が挿入されている。
ｉｇｉｔａｌｌｙ Ｔｕｎｅｄ Ｏｓｃｉｌｌａｔｏ
ｒ；ＤＴＯ）の構成を示す。図１３において、数字符号
１１は周波数出力端子、１８はデジタル−アナログ変換
器（ＤＡＣ）、１９はＶＣＯ、２０はＲＯＭ、２１はデ
ータ入力端子を表している。図１３（ａ）は最も基本的
なＤＴＯの構成であり、入力されるデジタルデータはＤ
ＡＣ１８において電圧に変換され、この電圧に対応する
発信周波数ｆOUT が出力される仕組みである。図１３
（ｂ）は設定データの値に比例した発振周波数ｆOUT を
得ることを目的として、ＶＣＯの電圧−周波数特性の非
直線性を補正するためにＲＯＭ２０が挿入されている。
【０００９】図１４には従来の初期値提示型のＰＬＬ周
波数シンセサイザの構成を示す。数字符号１１は周波数
出力端子、１４はクロック入力端子、１８はＤＡＣ、１
９はＶＣＯ、２２は位相比較器、２３はループフィル
タ、２４は加算器、２５は分周器、２６は制御回路、２
７はデータ入力端子を表す。初期値提示型のＰＬＬ周波
数シンセサイザは、基本的なＰＬＬ回路に、デジタル同
調発振器ＤＴＯ（Ｄｉｇｉｔａｌｌｙ Ｔｕｎｅｄ Ｏ
ｓｃｉｌｌａｔｏｒ）を加算器を介して組み合わせた構
成である。ＰＬＬ周波数シンセサイザにおいて周波数を
切り換える場合、一般に切替前後の周波数差が小さいほ
ど短い時間で周波数切替が完了する。そこで、周波数切
替を行う際、ＤＴＯに切替後の周波数を設定してごく近
い周波数で発振させておいてから位相同期させることに
より、位相同期にかかる時間を短縮している。
波数シンセサイザの構成を示す。数字符号１１は周波数
出力端子、１４はクロック入力端子、１８はＤＡＣ、１
９はＶＣＯ、２２は位相比較器、２３はループフィル
タ、２４は加算器、２５は分周器、２６は制御回路、２
７はデータ入力端子を表す。初期値提示型のＰＬＬ周波
数シンセサイザは、基本的なＰＬＬ回路に、デジタル同
調発振器ＤＴＯ（Ｄｉｇｉｔａｌｌｙ Ｔｕｎｅｄ Ｏ
ｓｃｉｌｌａｔｏｒ）を加算器を介して組み合わせた構
成である。ＰＬＬ周波数シンセサイザにおいて周波数を
切り換える場合、一般に切替前後の周波数差が小さいほ
ど短い時間で周波数切替が完了する。そこで、周波数切
替を行う際、ＤＴＯに切替後の周波数を設定してごく近
い周波数で発振させておいてから位相同期させることに
より、位相同期にかかる時間を短縮している。
【００１０】
【発明が解決しようとする課題】従来のＶＦＣである電
荷平衡型ＶＦＣの出力周波数ｆOUT は、抵抗器２の抵抗
値Ｒだけでなく、電流源６の電流値、ワンショット・マ
ルチバイブレータ７のパルス幅などの関数になっている
ので、出力周波数の絶対値は製造ばらつきにより大きく
影響を受ける上、温度変化、経年変化などでデバイスパ
ラメータが変化すると、これに伴い出力周波数が変化す
るので、周波数の安定性が求められる周波数シンセサイ
ザへの適用は難しい。また、同期型ＶＦＣは電荷平衡型
に比べて入力電圧と出力周波数の直線性がよい特徴があ
るものの、出力信号は大きなジッタを含むので、周波数
シンセサイザなど周波数純度の高い信号が必要なアプリ
ケーションには向かない。
荷平衡型ＶＦＣの出力周波数ｆOUT は、抵抗器２の抵抗
値Ｒだけでなく、電流源６の電流値、ワンショット・マ
ルチバイブレータ７のパルス幅などの関数になっている
ので、出力周波数の絶対値は製造ばらつきにより大きく
影響を受ける上、温度変化、経年変化などでデバイスパ
ラメータが変化すると、これに伴い出力周波数が変化す
るので、周波数の安定性が求められる周波数シンセサイ
ザへの適用は難しい。また、同期型ＶＦＣは電荷平衡型
に比べて入力電圧と出力周波数の直線性がよい特徴があ
るものの、出力信号は大きなジッタを含むので、周波数
シンセサイザなど周波数純度の高い信号が必要なアプリ
ケーションには向かない。
【００１１】また、従来のＤＴＯではＶＣＯの非直線性
をＲＯＭで補正することが可能であるものの、温度変
化、経年変化によるＶＣＯの電圧−周波数特性の変化は
補正が難しい。
をＲＯＭで補正することが可能であるものの、温度変
化、経年変化によるＶＣＯの電圧−周波数特性の変化は
補正が難しい。
【００１２】また、従来の初期値提示型のＰＬＬ周波数
シンセサイザでは、周波数切替時にＤＴＯの方法により
ＶＣＯの初期値を与えるので、この周波数の初期値の精
度はＤＴＯの精度で決まる。周波数切替時間を短くする
ためには周波数初期値の精度が求められるが、この初期
値の精度を上げるためには、ＶＣＯの電圧−周波数特性
を記憶するＲＯＭが必要になる。さらに精度を上げるた
めＶＣＯの経年変化等を補正するためには、電圧−周波
数特性の記憶情報を順次更新する必要があり、構成が複
雑になる問題点がある。
シンセサイザでは、周波数切替時にＤＴＯの方法により
ＶＣＯの初期値を与えるので、この周波数の初期値の精
度はＤＴＯの精度で決まる。周波数切替時間を短くする
ためには周波数初期値の精度が求められるが、この初期
値の精度を上げるためには、ＶＣＯの電圧−周波数特性
を記憶するＲＯＭが必要になる。さらに精度を上げるた
めＶＣＯの経年変化等を補正するためには、電圧−周波
数特性の記憶情報を順次更新する必要があり、構成が複
雑になる問題点がある。
【００１３】本発明の目的は、従来のＶＦＣの特徴であ
る簡単な回路構成である特長を残しながら、出力周波数
の絶対精度を無調整で得ることが可能で、入力電圧と出
力周波数の直線性がよく、なおかつ出力信号に位相ジッ
タを含まないＶＦＣを提供することにある。また、この
ＶＦＣの原理を適用し、ＲＯＭを用いることなく所望の
周波数を設定できるＤＴＯを提供する。
る簡単な回路構成である特長を残しながら、出力周波数
の絶対精度を無調整で得ることが可能で、入力電圧と出
力周波数の直線性がよく、なおかつ出力信号に位相ジッ
タを含まないＶＦＣを提供することにある。また、この
ＶＦＣの原理を適用し、ＲＯＭを用いることなく所望の
周波数を設定できるＤＴＯを提供する。
【００１４】さらに本発明のＤＴＯを初期値提示型のＰ
ＬＬ周波数シンセサイザに適用することで、従来よりも
簡単な回路構成により高速周波数切替が可能な局部発振
器を提供することを目的とする。
ＬＬ周波数シンセサイザに適用することで、従来よりも
簡単な回路構成により高速周波数切替が可能な局部発振
器を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明のＶＦＣは、出力
信号をコンパレータ出力から取り出すことで、電荷平衡
型ＶＦＣの特徴である良好なスプリアス特性を得る一方
で、コンパレータ出力をＤ−ＦＦにも入力し、このＤ−
ＦＦを外部クロックでトリガし、このＤ−ＦＦの出力に
より入力電圧（あるいは入力電流）を切り換えることに
より、同期型ＶＦＣと同様にクロックに同期した積分を
行い、良好な入力電圧と出力周波数の直線性を得るのと
同時に出力周波数の絶対値を入力電圧で精度よく設定す
ることを可能としたことを最も主要な特徴とする。従来
技術とは、外部クロックを入力しながら、出力信号がク
ロックに必ずしも同期しないことが異なり、出力信号の
パルスが等間隔になることから、良好なスプリアス特性
を持つ出力信号が得られ、発振器や周波数シンセサイザ
等のアプリケーションへの適用が可能である。
信号をコンパレータ出力から取り出すことで、電荷平衡
型ＶＦＣの特徴である良好なスプリアス特性を得る一方
で、コンパレータ出力をＤ−ＦＦにも入力し、このＤ−
ＦＦを外部クロックでトリガし、このＤ−ＦＦの出力に
より入力電圧（あるいは入力電流）を切り換えることに
より、同期型ＶＦＣと同様にクロックに同期した積分を
行い、良好な入力電圧と出力周波数の直線性を得るのと
同時に出力周波数の絶対値を入力電圧で精度よく設定す
ることを可能としたことを最も主要な特徴とする。従来
技術とは、外部クロックを入力しながら、出力信号がク
ロックに必ずしも同期しないことが異なり、出力信号の
パルスが等間隔になることから、良好なスプリアス特性
を持つ出力信号が得られ、発振器や周波数シンセサイザ
等のアプリケーションへの適用が可能である。
【００１６】本発明のＤＴＯは、本発明のＶＦＣと同じ
動作原理を利用し、設定されたデジタルデータを反映し
た２種類の時定数の積分動作を繰り返すことにより、設
定された周波数の信号を精度よく出力することを最も主
要な特徴とする。従来技術とはＶＣＯを使用しない点が
異なり、ＶＣＯを使用した場合に問題となる発振周波数
のデバイス依存性、温度変化、経年変化を低く抑えるこ
とができる。
動作原理を利用し、設定されたデジタルデータを反映し
た２種類の時定数の積分動作を繰り返すことにより、設
定された周波数の信号を精度よく出力することを最も主
要な特徴とする。従来技術とはＶＣＯを使用しない点が
異なり、ＶＣＯを使用した場合に問題となる発振周波数
のデバイス依存性、温度変化、経年変化を低く抑えるこ
とができる。
【００１７】本発明のＰＬＬ周波数シンセサイザは、従
来のＶＣＯを本発明のＶＦＣに置き換え、ＰＬＬが位相
同期すべき周波数に対応するＶＦＣの入力電圧を、ＰＬ
Ｌのループフィルタ出力と加えてＶＦＣに送出する回路
構成であり、周波数切替時ＶＦＣが位相同期すべき周波
数を精度よく発振してから位相引き込み動作をするの
で、高速周波数切替が可能であることを最も主要な特徴
とする。従来の初期値設定型のＰＬＬ周波数シンセサイ
ザと比較して、簡単な回路構成でありながら精度の良い
初期値提示が可能である。
来のＶＣＯを本発明のＶＦＣに置き換え、ＰＬＬが位相
同期すべき周波数に対応するＶＦＣの入力電圧を、ＰＬ
Ｌのループフィルタ出力と加えてＶＦＣに送出する回路
構成であり、周波数切替時ＶＦＣが位相同期すべき周波
数を精度よく発振してから位相引き込み動作をするの
で、高速周波数切替が可能であることを最も主要な特徴
とする。従来の初期値設定型のＰＬＬ周波数シンセサイ
ザと比較して、簡単な回路構成でありながら精度の良い
初期値提示が可能である。
【００１８】
【発明の実施の形態】本発明のＶＦＣは、複数の入力電
圧をスイッチで切り換えて積分する積分器、積分器の出
力電圧をスレッショルド電圧と比較するコンパレータ、
コンパレータの出力を入力して直ちにパルスを出力する
ワンショット、コンパレータの出力を入力データとしク
ロックのパルスをトリガとするＤ−ＦＦとから構成され
る。クロックに同期されたＤ−ＦＦの信号を前記スイッ
チに入力することで入力電圧切り換えのタイミングをク
ロックに同期させる一方で、ワンショットはクロックと
非同期であるコンパレータ出力により直接トリガするこ
とにより、入力電圧で出力周波数の絶対値の設定が可能
で、出力信号の良好なスプリアス特性を実現する。
圧をスイッチで切り換えて積分する積分器、積分器の出
力電圧をスレッショルド電圧と比較するコンパレータ、
コンパレータの出力を入力して直ちにパルスを出力する
ワンショット、コンパレータの出力を入力データとしク
ロックのパルスをトリガとするＤ−ＦＦとから構成され
る。クロックに同期されたＤ−ＦＦの信号を前記スイッ
チに入力することで入力電圧切り換えのタイミングをク
ロックに同期させる一方で、ワンショットはクロックと
非同期であるコンパレータ出力により直接トリガするこ
とにより、入力電圧で出力周波数の絶対値の設定が可能
で、出力信号の良好なスプリアス特性を実現する。
【００１９】（第一の実施例：請求項１）図１は本発明
第一の実施例を示す図である。この図において数字符号
１はオペアンプ、２は抵抗器、３はコンデンサ、４はコ
ンパレータ、７はワンショット・マルチバイブレータ、
８は電圧ＶM 入力端子、１１は周波数出力端子、１２は
ＡＮＤゲート、１３はＤ−ＦＦ、１４はクロック入力端
子、１５はスイッチ、１６は電圧Ｖ0 入力端子、１７は
電圧ＶN 入力端子、４１は制御入力の論理レベルにより
２種類の時定数を切り換える積分器を表している。
第一の実施例を示す図である。この図において数字符号
１はオペアンプ、２は抵抗器、３はコンデンサ、４はコ
ンパレータ、７はワンショット・マルチバイブレータ、
８は電圧ＶM 入力端子、１１は周波数出力端子、１２は
ＡＮＤゲート、１３はＤ−ＦＦ、１４はクロック入力端
子、１５はスイッチ、１６は電圧Ｖ0 入力端子、１７は
電圧ＶN 入力端子、４１は制御入力の論理レベルにより
２種類の時定数を切り換える積分器を表している。
【００２０】第一の実施例に示すＶＦＣは、入力する電
圧ＶM 、Ｖ0 、ＶN （ＶM ＞Ｖ0 、ＶN ＞Ｖ0 ）を用い
て、 ｆOUT ＝（（ＶN −Ｖ0 ）／（ＶM −Ｖ0 ））・ｆCLK （１） で表される周波数の信号を出力する。但し入力電圧は、 ＶN −Ｖ0 ＜（ＶM −Ｖ0 ）／２ （２） を満たすものとする。
圧ＶM 、Ｖ0 、ＶN （ＶM ＞Ｖ0 、ＶN ＞Ｖ0 ）を用い
て、 ｆOUT ＝（（ＶN −Ｖ0 ）／（ＶM −Ｖ0 ））・ｆCLK （１） で表される周波数の信号を出力する。但し入力電圧は、 ＶN −Ｖ0 ＜（ＶM −Ｖ0 ）／２ （２） を満たすものとする。
【００２１】図２にはＶM ＝８、Ｖ0 ＝０、ＶN ＝３と
した場合の本発明第一の実施例の各部の波形を示す。
（ａ）はクロック、（ｂ）は積分器４１の出力電圧、
（ｃ）はコンパレータ４の出力、（ｄ）はＤ−ＦＦ１３
の出力、（ｅ）はワンショット・マルチバイブレータ７
の出力を表している。初め、積分器４１の出力電圧がス
レッショルド電圧ＶS に達しておらず、コンパレータ
４、Ｄ−ＦＦ１３がローレベルを出力しているものとす
ると、スイッチ１５はＶ0 を選択し、積分器４１の出力
電圧はＶN −Ｖ0 ＝３に比例した傾きで増加する。この
期間を積分期間と呼ぶことにする。積分器４１の出力電
圧がスレッショルド電圧ＶS に達すると、コンパレータ
４がハイレベルに反転し、直ちにワンショット・マルチ
バイブレータ７がパルスを発生する。一方でＤ−ＦＦ１
３はクロックが入力されるまでローレベルの出力を保
ち、スイッチ１５はＶ0 を選択し続ける。クロックパル
スが入力されると、Ｄ−ＦＦ１３はハイレベルに反転
し、これに従ってスイッチ１５はＶMを選択する。スイ
ッチ１５がＶM を選択している期間、出力電圧はＶN −
ＶM ＝−５に比例した傾きで減少する。この期間をリセ
ット期間と呼ぶことにする。（２）式より｜ＶN −ＶM
｜＞｜ＶN −Ｖ0 ｜が成り立つので、積分器４１の出力
電圧は１クロック以内にスレッショルド電圧ＶS を下回
る。従って、次のクロックの入力と共にＤ−ＦＦ１３は
ローレベルに反転し、スイッチ１５はＶ0 を選択し、再
び積分期間に入る。なお、ＡＮＤゲート１２は、リセッ
ト期間を確実に１クロックで終了させる目的と、コンパ
レータ４出力の立ち下がり時に発生する不要なジッタに
よるワンショット・マルチバイブレータ７の誤動作を防
ぐ目的でＤ−ＦＦ１３の前段に挿入されているが、原理
的には挿入する必要はない。
した場合の本発明第一の実施例の各部の波形を示す。
（ａ）はクロック、（ｂ）は積分器４１の出力電圧、
（ｃ）はコンパレータ４の出力、（ｄ）はＤ−ＦＦ１３
の出力、（ｅ）はワンショット・マルチバイブレータ７
の出力を表している。初め、積分器４１の出力電圧がス
レッショルド電圧ＶS に達しておらず、コンパレータ
４、Ｄ−ＦＦ１３がローレベルを出力しているものとす
ると、スイッチ１５はＶ0 を選択し、積分器４１の出力
電圧はＶN −Ｖ0 ＝３に比例した傾きで増加する。この
期間を積分期間と呼ぶことにする。積分器４１の出力電
圧がスレッショルド電圧ＶS に達すると、コンパレータ
４がハイレベルに反転し、直ちにワンショット・マルチ
バイブレータ７がパルスを発生する。一方でＤ−ＦＦ１
３はクロックが入力されるまでローレベルの出力を保
ち、スイッチ１５はＶ0 を選択し続ける。クロックパル
スが入力されると、Ｄ−ＦＦ１３はハイレベルに反転
し、これに従ってスイッチ１５はＶMを選択する。スイ
ッチ１５がＶM を選択している期間、出力電圧はＶN −
ＶM ＝−５に比例した傾きで減少する。この期間をリセ
ット期間と呼ぶことにする。（２）式より｜ＶN −ＶM
｜＞｜ＶN −Ｖ0 ｜が成り立つので、積分器４１の出力
電圧は１クロック以内にスレッショルド電圧ＶS を下回
る。従って、次のクロックの入力と共にＤ−ＦＦ１３は
ローレベルに反転し、スイッチ１５はＶ0 を選択し、再
び積分期間に入る。なお、ＡＮＤゲート１２は、リセッ
ト期間を確実に１クロックで終了させる目的と、コンパ
レータ４出力の立ち下がり時に発生する不要なジッタに
よるワンショット・マルチバイブレータ７の誤動作を防
ぐ目的でＤ−ＦＦ１３の前段に挿入されているが、原理
的には挿入する必要はない。
【００２２】ＶM −ＶN とＶM −Ｖ0 が整数比で表され
る場合、ＶM −Ｖ0 クロック周期分の時間内に、積分期
間がＶM −ＶN クロック周期分、リセット期間がＶN −
Ｖ0クロック周期分現れる。この結果、ＶM −Ｖ0 クロ
ック周期分の時間が経過すると積分器の出力電圧は元の
電圧に戻ることになる。図２ではＶM ＝８、Ｖ0 ＝０、
ＶN ＝３であるので、８クロック周期分の時間内に積分
期間が５クロック周期分、リセット期間が３クロック周
期分現れており、８クロック周期経過後に積分器の出力
電圧は元の電圧に戻っている。
る場合、ＶM −Ｖ0 クロック周期分の時間内に、積分期
間がＶM −ＶN クロック周期分、リセット期間がＶN −
Ｖ0クロック周期分現れる。この結果、ＶM −Ｖ0 クロ
ック周期分の時間が経過すると積分器の出力電圧は元の
電圧に戻ることになる。図２ではＶM ＝８、Ｖ0 ＝０、
ＶN ＝３であるので、８クロック周期分の時間内に積分
期間が５クロック周期分、リセット期間が３クロック周
期分現れており、８クロック周期経過後に積分器の出力
電圧は元の電圧に戻っている。
【００２３】すでに述べたようにリセット期間は必ず１
クロック周期であるので、図２（ｂ）に示す積分器の出
力電圧の直線のうち、積分期間の直線（時間と共に電圧
が増加する直線）は必ず等間隔に並ぶ。従ってこの直線
がスレッショルド電圧ＶS と交差するタイミングも等間
隔となり、この結果コンパレータ４により直接トリガさ
れるワンショット・マルチバイブレータ７の出力パルス
は等間隔となる。
クロック周期であるので、図２（ｂ）に示す積分器の出
力電圧の直線のうち、積分期間の直線（時間と共に電圧
が増加する直線）は必ず等間隔に並ぶ。従ってこの直線
がスレッショルド電圧ＶS と交差するタイミングも等間
隔となり、この結果コンパレータ４により直接トリガさ
れるワンショット・マルチバイブレータ７の出力パルス
は等間隔となる。
【００２４】次にＶM −ＶN とＶM −Ｖ0 が整数比で表
されない場合について述べる。図３はＶN を３よりも僅
かに小さくした場合の第一の実施例の各部の波形を示
す。積分器の出力電圧の時間変化は積分期間及びリセッ
ト期間両期間ともにＶN ＝３の場合よりも僅かに小さく
なり、この結果、積分器出力の各直線がスレッショルド
電圧ＶS と交差するタイミングは時間の経過と共に少し
ずつ遅くなって行く。しかしながらＤ−ＦＦ１３の出力
パルスは初めのうちはＶN ＝３の場合とまったく変わら
ない。積分器の出力電圧が負方向にドリフトして行きそ
れまでの積分期間ではスレッショルド電圧ＶS に達さな
くなると初めてＤ−ＦＦ１３は１クロック分遅れてパル
スを出力する。すなわち、Ｄ−ＦＦ１３の出力信号の瞬
時の周波数は、Ｄ−ＦＦ１３の出力信号の平均の周波数
から大きくはずれることになる。一方で、ＶM −ＶN と
Ｖ0 −ＶM が整数比で表されない場合においてもリセッ
ト期間は必ず１クロック周期であるので、ワンショット
・マルチバイブレータ７の出力パルスは等間隔となり、
その周波数はＤ−ＦＦ１３出力の平均周波数と一致す
る。従って、ＶN 、ＶM 、Ｖ0 の電圧を連続的に変化さ
せるとワンショット・マルチバイブレータ７の出力のパ
ルス間隔は連続的に変化し、周波数は（１）式に従って
連続的に変化することになる。なお、ワンショット・マ
ルチバイブレータ７をＴ−ＦＦ（双安定マルチバイブレ
ータ）に置き換えると、Ｔ−ＦＦの出力からはデューテ
ィ比５０％の矩形波が得られる。この場合、Ｔ−ＦＦの
出力周波数は（１）式の１／２の周波数となる。
されない場合について述べる。図３はＶN を３よりも僅
かに小さくした場合の第一の実施例の各部の波形を示
す。積分器の出力電圧の時間変化は積分期間及びリセッ
ト期間両期間ともにＶN ＝３の場合よりも僅かに小さく
なり、この結果、積分器出力の各直線がスレッショルド
電圧ＶS と交差するタイミングは時間の経過と共に少し
ずつ遅くなって行く。しかしながらＤ−ＦＦ１３の出力
パルスは初めのうちはＶN ＝３の場合とまったく変わら
ない。積分器の出力電圧が負方向にドリフトして行きそ
れまでの積分期間ではスレッショルド電圧ＶS に達さな
くなると初めてＤ−ＦＦ１３は１クロック分遅れてパル
スを出力する。すなわち、Ｄ−ＦＦ１３の出力信号の瞬
時の周波数は、Ｄ−ＦＦ１３の出力信号の平均の周波数
から大きくはずれることになる。一方で、ＶM −ＶN と
Ｖ0 −ＶM が整数比で表されない場合においてもリセッ
ト期間は必ず１クロック周期であるので、ワンショット
・マルチバイブレータ７の出力パルスは等間隔となり、
その周波数はＤ−ＦＦ１３出力の平均周波数と一致す
る。従って、ＶN 、ＶM 、Ｖ0 の電圧を連続的に変化さ
せるとワンショット・マルチバイブレータ７の出力のパ
ルス間隔は連続的に変化し、周波数は（１）式に従って
連続的に変化することになる。なお、ワンショット・マ
ルチバイブレータ７をＴ−ＦＦ（双安定マルチバイブレ
ータ）に置き換えると、Ｔ−ＦＦの出力からはデューテ
ィ比５０％の矩形波が得られる。この場合、Ｔ−ＦＦの
出力周波数は（１）式の１／２の周波数となる。
【００２５】図４は本発明第一の実施例を実現した試作
の各部の波形である。入力クロック周波数は１ＭＨｚ、
入力電圧はそれぞれＶM ＝４．０Ｖ、Ｖ0 ＝０Ｖ、ＶN
＝１．５Ｖであり、（ａ）は入力クロック、（ｂ）は積
分器４１出力、（ｃ）はＤ−ＦＦ１３出力、（ｄ）はワ
ンショット・マルチバイブレータ７出力である。クロッ
クパルスが８個入力される時間内に、Ｄ−ＦＦ１３出
力、ワンショット・マルチバイブレータ７出力とも３個
のパルスを出力していることがわかる。ここで、Ｄ−Ｆ
Ｆ１３出力はクロックに同期している反面、ワンショッ
ト・マルチバイブレータ７出力は等間隔に出力されてい
る。
の各部の波形である。入力クロック周波数は１ＭＨｚ、
入力電圧はそれぞれＶM ＝４．０Ｖ、Ｖ0 ＝０Ｖ、ＶN
＝１．５Ｖであり、（ａ）は入力クロック、（ｂ）は積
分器４１出力、（ｃ）はＤ−ＦＦ１３出力、（ｄ）はワ
ンショット・マルチバイブレータ７出力である。クロッ
クパルスが８個入力される時間内に、Ｄ−ＦＦ１３出
力、ワンショット・マルチバイブレータ７出力とも３個
のパルスを出力していることがわかる。ここで、Ｄ−Ｆ
Ｆ１３出力はクロックに同期している反面、ワンショッ
ト・マルチバイブレータ７出力は等間隔に出力されてい
る。
【００２６】図５、図６は本発明第一の実施例を実現し
た試作の出力スペクトルを示す。入力クロック周波数は
１ＭＨｚ、入力電圧はそれぞれＶM ＝４．０Ｖ、Ｖ0 ＝
０Ｖ、ＶN ＝１．５Ｖである。図５はＤ−ＦＦ１３の出
力スペクトル（従来の同期型ＶＦＣの出力に対応）、図
６はワンショット・マルチバイブレータ７の代わりに置
き換えたＴ−ＦＦの出力スペクトルである。図５におい
て、マーカで示した目的の周波数３７５ｋＨｚ以外に大
きなスプリアスが存在し、そのレベルは−１０ｄＢｃを
超えている。一方図６においては、マーカで示した目的
の周波数１８７．５ｋＨｚ以外のスプリアスは抑えられ
ており、最大でも−４０ｄＢｃ以下の結果が得られた。
た試作の出力スペクトルを示す。入力クロック周波数は
１ＭＨｚ、入力電圧はそれぞれＶM ＝４．０Ｖ、Ｖ0 ＝
０Ｖ、ＶN ＝１．５Ｖである。図５はＤ−ＦＦ１３の出
力スペクトル（従来の同期型ＶＦＣの出力に対応）、図
６はワンショット・マルチバイブレータ７の代わりに置
き換えたＴ−ＦＦの出力スペクトルである。図５におい
て、マーカで示した目的の周波数３７５ｋＨｚ以外に大
きなスプリアスが存在し、そのレベルは−１０ｄＢｃを
超えている。一方図６においては、マーカで示した目的
の周波数１８７．５ｋＨｚ以外のスプリアスは抑えられ
ており、最大でも−４０ｄＢｃ以下の結果が得られた。
【００２７】本発明第一の実施例のＶＦＣの入力電圧と
出力周波数の関係は（１）式で表される。出力周波数は
クロック周波数と入力電圧で決定され、ＶＦＣを構成す
る抵抗器１やコンデンサ３の値には依らない（これらの
値のばらつきによる積分器４１の出力電圧のずれは積分
期間とリーク期間でキャンセルする）ので、Ｒ、Ｃの値
が直接発振周波数に反映されるＶＣＯに比べて、発振周
波数のデバイス依存性、温度変化、経年変化を低く抑え
ることができる。
出力周波数の関係は（１）式で表される。出力周波数は
クロック周波数と入力電圧で決定され、ＶＦＣを構成す
る抵抗器１やコンデンサ３の値には依らない（これらの
値のばらつきによる積分器４１の出力電圧のずれは積分
期間とリーク期間でキャンセルする）ので、Ｒ、Ｃの値
が直接発振周波数に反映されるＶＣＯに比べて、発振周
波数のデバイス依存性、温度変化、経年変化を低く抑え
ることができる。
【００２８】（第二の実施例：請求項２）図７は本発明
第二の実施例を示す図である。この図において数字符号
１はオペアンプ、２は抵抗器、３はコンデンサ、４はコ
ンパレータ、７はワンショット・マルチバイブレータ、
１１は周波数出力端子、１２はＡＮＤゲート、１３はＤ
−ＦＦ、１４はクロック入力端子、１５はスイッチ、２
８、２９はＤＡＣ、３０、３１はデータ入力端子、４２
は制御入力の論理レベルにより２種類の時定数を切り換
える積分器を表している。
第二の実施例を示す図である。この図において数字符号
１はオペアンプ、２は抵抗器、３はコンデンサ、４はコ
ンパレータ、７はワンショット・マルチバイブレータ、
１１は周波数出力端子、１２はＡＮＤゲート、１３はＤ
−ＦＦ、１４はクロック入力端子、１５はスイッチ、２
８、２９はＤＡＣ、３０、３１はデータ入力端子、４２
は制御入力の論理レベルにより２種類の時定数を切り換
える積分器を表している。
【００２９】本発明第二の実施例は、第一の実施例の電
圧入力部にＤＡＣ２８、ＤＡＣ２９を設けることによ
り、デジタルデータを入力し、これに対応する出力周波
数が得られるＤＴＯ（デジタル同調発振器）を実現した
ものである。第一の実施例のＶＦＣにおいて、電圧入力
Ｖ0 を接地し、ＶM とＶN にはそれぞれデジタルデータ
Ｍ、Ｎに比例した電圧を印加する。発振周波数は（１）
式よりデジタルデータＭ、Ｎによって表され、 ｆOUT ＝（Ｎ／Ｍ）・ｆCLK （３） となる。このように発振周波数はクロック周波数と入力
デジタルデータで決定され、ＤＴＯを構成する抵抗器２
やコンデンサ３の値には依らない（これらの値のばらつ
きによる積分器４１の出力電圧のずれは積分期間とリー
ク期間でキャンセルする）ので、Ｒ、Ｃの値が直接発振
周波数に反映される従来のＶＣＯを用いたＤＴＯに比べ
て、発振周波数のデバイス依存性、温度変化、経年変化
を低く抑えることができる。
圧入力部にＤＡＣ２８、ＤＡＣ２９を設けることによ
り、デジタルデータを入力し、これに対応する出力周波
数が得られるＤＴＯ（デジタル同調発振器）を実現した
ものである。第一の実施例のＶＦＣにおいて、電圧入力
Ｖ0 を接地し、ＶM とＶN にはそれぞれデジタルデータ
Ｍ、Ｎに比例した電圧を印加する。発振周波数は（１）
式よりデジタルデータＭ、Ｎによって表され、 ｆOUT ＝（Ｎ／Ｍ）・ｆCLK （３） となる。このように発振周波数はクロック周波数と入力
デジタルデータで決定され、ＤＴＯを構成する抵抗器２
やコンデンサ３の値には依らない（これらの値のばらつ
きによる積分器４１の出力電圧のずれは積分期間とリー
ク期間でキャンセルする）ので、Ｒ、Ｃの値が直接発振
周波数に反映される従来のＶＣＯを用いたＤＴＯに比べ
て、発振周波数のデバイス依存性、温度変化、経年変化
を低く抑えることができる。
【００３０】図７では第一の実施例のＶＦＣのＶM 、Ｖ
N 入力にＤＡＣを設けているが、ＤＡＣの接続の仕方は
これに限られるものではない。例えば、単に入力データ
に比例した周波数出力を得るためには、電圧入力ＶM に
は一定電圧を与えておけばよく、ＤＡＣ２９は不要であ
る。
N 入力にＤＡＣを設けているが、ＤＡＣの接続の仕方は
これに限られるものではない。例えば、単に入力データ
に比例した周波数出力を得るためには、電圧入力ＶM に
は一定電圧を与えておけばよく、ＤＡＣ２９は不要であ
る。
【００３１】（第三の実施例：請求項２）図８は本発明
第三の実施例を示す図である。この図において数字符号
４はコンパレータ、７はワンショット・マルチバイブレ
ータ、１１は周波数出力端子、１２はＡＮＤゲート、１
３はＤ−ＦＦ、１４はクロック入力端子、３０、３１は
データ入力端子、３２、３３は電流スイッチ、３４はコ
ンデンサ、３７はデジタルデータＭのビット個数のＡＮ
Ｄゲート、４３は制御入力の論理レベルにより２種類の
時定数を切り換える積分器を表している。
第三の実施例を示す図である。この図において数字符号
４はコンパレータ、７はワンショット・マルチバイブレ
ータ、１１は周波数出力端子、１２はＡＮＤゲート、１
３はＤ−ＦＦ、１４はクロック入力端子、３０、３１は
データ入力端子、３２、３３は電流スイッチ、３４はコ
ンデンサ、３７はデジタルデータＭのビット個数のＡＮ
Ｄゲート、４３は制御入力の論理レベルにより２種類の
時定数を切り換える積分器を表している。
【００３２】本発明は第二の実施例のＤＴＯにおける積
分器４２の働きを、電流スイッチ３２、３３、コンデン
サ３４及びＡＮＤゲート３７で実現する。電流スイッチ
３２、３３は、入力されるデジタルデータに比例した電
流をそれぞれ流し出し、流し込む。電流スイッチ３２は
デジタルデータＮが入力され、常にＮに比例した電流を
流し出す。Ｄ−ＦＦ１３の出力がロー（積分期間）の
時、ＡＮＤゲート３７のすべての出力はローとなり、電
流スイッチ３３のすべてのスイッチはオフとなる。一方
Ｄ−ＦＦ１３の出力がハイ（リーク期間）の時、ＡＮＤ
ゲート３７はデジタルデータＭをそのまま出力し、電流
スイッチ３３はＭに比例した電流を流し込む。ここで、
電流スイッチ３２及び電流スイッチ３３は同じ設定デー
タに対して同じ絶対値かつ逆極性の電流を発生するもの
とする。
分器４２の働きを、電流スイッチ３２、３３、コンデン
サ３４及びＡＮＤゲート３７で実現する。電流スイッチ
３２、３３は、入力されるデジタルデータに比例した電
流をそれぞれ流し出し、流し込む。電流スイッチ３２は
デジタルデータＮが入力され、常にＮに比例した電流を
流し出す。Ｄ−ＦＦ１３の出力がロー（積分期間）の
時、ＡＮＤゲート３７のすべての出力はローとなり、電
流スイッチ３３のすべてのスイッチはオフとなる。一方
Ｄ−ＦＦ１３の出力がハイ（リーク期間）の時、ＡＮＤ
ゲート３７はデジタルデータＭをそのまま出力し、電流
スイッチ３３はＭに比例した電流を流し込む。ここで、
電流スイッチ３２及び電流スイッチ３３は同じ設定デー
タに対して同じ絶対値かつ逆極性の電流を発生するもの
とする。
【００３３】積分期間では電流スイッチ３３はオフであ
り、コンデンサ３４にはＮに比例した電流が流れ込む。
従ってコンデンサ３４の電流スイッチ側の電圧はＮに比
例する傾きで増加する。一方、リーク期間では電流スイ
ッチ３２からＮに比例した電流が流れ出し、電流スイッ
チ３３にＭに比例した電流が流れ込むので、結果として
Ｎ−Ｍ（＜０）に比例した電流がコンデンサ３４に流れ
込む（Ｍ−Ｎに比例した電流がコンデンサ３４から流れ
出す）。従ってコンデンサ３４の電流スイッチ側の電圧
は減少する事になり、その傾きはＮ−Ｍに比例する。
り、コンデンサ３４にはＮに比例した電流が流れ込む。
従ってコンデンサ３４の電流スイッチ側の電圧はＮに比
例する傾きで増加する。一方、リーク期間では電流スイ
ッチ３２からＮに比例した電流が流れ出し、電流スイッ
チ３３にＭに比例した電流が流れ込むので、結果として
Ｎ−Ｍ（＜０）に比例した電流がコンデンサ３４に流れ
込む（Ｍ−Ｎに比例した電流がコンデンサ３４から流れ
出す）。従ってコンデンサ３４の電流スイッチ側の電圧
は減少する事になり、その傾きはＮ−Ｍに比例する。
【００３４】例えば、ＭをＮの４倍の値に設定した場
合、クロック３周期の積分期間とクロック１周期のリー
ク期間が繰り返し現れ、クロック４周期でコンデンサ３
４の電流スイッチ側の電圧は元の電圧に戻る。すなわ
ち、発振周波数はデジタルデータＭ、Ｎを用いて（３）
式で表される。第三の実施例は第二の実施例と比較し
て、オペアンプを使わないで積分動作をさせるので、ク
ロック周波数及び出力周波数を高くできる特長がある。
合、クロック３周期の積分期間とクロック１周期のリー
ク期間が繰り返し現れ、クロック４周期でコンデンサ３
４の電流スイッチ側の電圧は元の電圧に戻る。すなわ
ち、発振周波数はデジタルデータＭ、Ｎを用いて（３）
式で表される。第三の実施例は第二の実施例と比較し
て、オペアンプを使わないで積分動作をさせるので、ク
ロック周波数及び出力周波数を高くできる特長がある。
【００３５】（第四の実施例：請求項２）図９は本発明
第四の実施例を示す図である。この図において数字符号
４はコンパレータ、７はワンショット・マルチバイブレ
ータ、１１は周波数出力端子、１２はＡＮＤゲート、１
３はＤ−ＦＦ、１４はクロック入力端子、３０、３１は
データ入力端子、３４はコンデンサ、３８、３９は電流
スイッチ、４０はカレントミラー、４４は制御入力の論
理レベルにより２種類の時定数を切り換える積分器を表
している。
第四の実施例を示す図である。この図において数字符号
４はコンパレータ、７はワンショット・マルチバイブレ
ータ、１１は周波数出力端子、１２はＡＮＤゲート、１
３はＤ−ＦＦ、１４はクロック入力端子、３０、３１は
データ入力端子、３４はコンデンサ、３８、３９は電流
スイッチ、４０はカレントミラー、４４は制御入力の論
理レベルにより２種類の時定数を切り換える積分器を表
している。
【００３６】第三の実施例のＤＴＯにおける電流スイッ
チ３２及び電流スイッチ３３は同じ設定データに対して
同じ絶対値で逆極性の電流を発生する必要があるが、無
調整で両電流スイッチ間の相対精度を出すのは一般に難
しい。そこで、本発明第四の実施例では、同じ極性の電
流スイッチ３８、３９を用い、そのうち片方の電流出力
をカレントミラー４０により逆極性の電流に変換するこ
とにより、相対精度の良い逆極性の電流を発生させる。
これにより、本発明第四の実施例のＤＴＯは無調整で絶
対精度の良い出力周波数が得られる。
チ３２及び電流スイッチ３３は同じ設定データに対して
同じ絶対値で逆極性の電流を発生する必要があるが、無
調整で両電流スイッチ間の相対精度を出すのは一般に難
しい。そこで、本発明第四の実施例では、同じ極性の電
流スイッチ３８、３９を用い、そのうち片方の電流出力
をカレントミラー４０により逆極性の電流に変換するこ
とにより、相対精度の良い逆極性の電流を発生させる。
これにより、本発明第四の実施例のＤＴＯは無調整で絶
対精度の良い出力周波数が得られる。
【００３７】図９において、カレントミラー４０は電流
スイッチ３８に流れ込む電流Ｉと同じ値の電流をもう一
方のポートから流し出す。この様な働きをするカレント
ミラーは、一般に動作速度が遅いｐｎｐタイプのバイポ
ーラトランジスタ、あるいはＰＭＯＳを必要とするが、
設定データＮが一定の場合、電流スイッチ３８は常に同
じ値の電流を流し込み続ける。従って、本ＤＴＯに定常
動作をさせる限りではカレントミラー４０の動作速度は
問題にならない。本ＤＴＯの設定周波数を切り換える場
合に、カレントミラー４０の動作速度がＤＴＯの切替時
間のネックとなる可能性はある。
スイッチ３８に流れ込む電流Ｉと同じ値の電流をもう一
方のポートから流し出す。この様な働きをするカレント
ミラーは、一般に動作速度が遅いｐｎｐタイプのバイポ
ーラトランジスタ、あるいはＰＭＯＳを必要とするが、
設定データＮが一定の場合、電流スイッチ３８は常に同
じ値の電流を流し込み続ける。従って、本ＤＴＯに定常
動作をさせる限りではカレントミラー４０の動作速度は
問題にならない。本ＤＴＯの設定周波数を切り換える場
合に、カレントミラー４０の動作速度がＤＴＯの切替時
間のネックとなる可能性はある。
【００３８】（第五の実施例：請求項３）図１０は本発
明第五の実施例を示す図である。この図において数字符
号１１は周波数出力端子、１４はクロック入力端子、１
９はＶＦＣ、２２は位相比較器、２３はループフィル
タ、２４は加算器、２５は分周器、２６、２７はデータ
入力端子、３５、３６はＤＡＣを表している。
明第五の実施例を示す図である。この図において数字符
号１１は周波数出力端子、１４はクロック入力端子、１
９はＶＦＣ、２２は位相比較器、２３はループフィル
タ、２４は加算器、２５は分周器、２６、２７はデータ
入力端子、３５、３６はＤＡＣを表している。
【００３９】本発明第五の実施例は、ＰＬＬ周波数シン
セサイザにおいて、従来のＶＣＯを、第一の実施例のＶ
ＦＣを利用したＤＴＯに置き換えた構成である。ＰＬＬ
周波数シンセサイザにおいて周波数を切り換える場合、
一般に切替前後の周波数差が小さいほど短い時間で周波
数切替が完了する。そこで、周波数切替時にＤＴＯを切
替後の周波数に設定してから位相引き込みを行うことに
より、高速周波数切替を可能としている。従来のＶＣＯ
を用いたＤＴＯと比較して、第一の実施例のＶＦＣを利
用したＤＴＯは出力周波数を精度よく設定することが可
能であるため、高速に位相同期させることができる。従
来のＤＴＯにおいても、ＶＣＯの電圧−周波数特性の非
直線性を補正するためにＲＯＭを設けることにより、出
力周波数を精度よく設定することが可能であるものの、
ＲＯＭを用いるために構成が複雑になる上、消費電力が
大きくなる問題がある。
セサイザにおいて、従来のＶＣＯを、第一の実施例のＶ
ＦＣを利用したＤＴＯに置き換えた構成である。ＰＬＬ
周波数シンセサイザにおいて周波数を切り換える場合、
一般に切替前後の周波数差が小さいほど短い時間で周波
数切替が完了する。そこで、周波数切替時にＤＴＯを切
替後の周波数に設定してから位相引き込みを行うことに
より、高速周波数切替を可能としている。従来のＶＣＯ
を用いたＤＴＯと比較して、第一の実施例のＶＦＣを利
用したＤＴＯは出力周波数を精度よく設定することが可
能であるため、高速に位相同期させることができる。従
来のＤＴＯにおいても、ＶＣＯの電圧−周波数特性の非
直線性を補正するためにＲＯＭを設けることにより、出
力周波数を精度よく設定することが可能であるものの、
ＲＯＭを用いるために構成が複雑になる上、消費電力が
大きくなる問題がある。
【００４０】本発明第五の実施例のＰＬＬ周波数シンセ
サイザの出力周波数ｆOUT は基準周波数ｆREF を用いて
次式で表される。 ｆOUT ＝Ｎ・ｆREF （４） ここで、Ｎは分周器２５の分周比である。
サイザの出力周波数ｆOUT は基準周波数ｆREF を用いて
次式で表される。 ｆOUT ＝Ｎ・ｆREF （４） ここで、Ｎは分周器２５の分周比である。
【００４１】ＤＡＣ３５、３６、加算器２４、ＶＦＣ１
９から構成されるＤＴＯは、ループフィルタ２３から入
力される電圧がゼロの場合、次式で表される周波数ｆ
OUT'を出力する。 ｆOUT'＝（Ｎ／Ｍ）・ｆCLK （５） ここで、Ｎ、Ｍはそれぞれデータ入力端子２６、２７か
ら入力されるデジタルデータの値、ｆCLK はクロック周
波数である。クロック周波数ｆCLK を基準周波数ｆREF
のＭ倍の周波数に選べば、（５）式は ｆOUT'＝Ｎ・ｆREF （６） と表される。すなわちＤＴＯの出力周波数（６）式は、
ＰＬＬの出力周波数（４）式に一致する。
９から構成されるＤＴＯは、ループフィルタ２３から入
力される電圧がゼロの場合、次式で表される周波数ｆ
OUT'を出力する。 ｆOUT'＝（Ｎ／Ｍ）・ｆCLK （５） ここで、Ｎ、Ｍはそれぞれデータ入力端子２６、２７か
ら入力されるデジタルデータの値、ｆCLK はクロック周
波数である。クロック周波数ｆCLK を基準周波数ｆREF
のＭ倍の周波数に選べば、（５）式は ｆOUT'＝Ｎ・ｆREF （６） と表される。すなわちＤＴＯの出力周波数（６）式は、
ＰＬＬの出力周波数（４）式に一致する。
【００４２】本実施例のＰＬＬ周波数シンセサイザは、
出力周波数を切り換える場合、入力データの値Ｎが前記
ＤＴＯに入力され、まず（６）式で表される周波数を出
力する。この後にＰＬＬの働きにより（４）式で表され
る周波数に位相同期されるので、ＤＴＯを設けない場合
に比べ位相同期に要する時間が大幅に短縮できる。
出力周波数を切り換える場合、入力データの値Ｎが前記
ＤＴＯに入力され、まず（６）式で表される周波数を出
力する。この後にＰＬＬの働きにより（４）式で表され
る周波数に位相同期されるので、ＤＴＯを設けない場合
に比べ位相同期に要する時間が大幅に短縮できる。
【００４３】ＰＬＬ周波数シンセサイザにＶＦＣを適用
しようとする場合、そのＶＦＣの出力周波数の入力電圧
（あるいは電流）に対する絶対精度、出力信号の周波数
純度などが要求されるが、第一の実施例のＶＦＣはこれ
らの特性に優れている。従来の電荷平衡型ＶＦＣをＰＬ
Ｌ周波数シンセサイザに適用した場合、ＶＦＣの出力周
波数の精度が期待できないので、位相同期時間の短縮効
果が十分に得られない可能性がある。また、従来の同期
型ＶＦＣをＰＬＬ周波数シンセサイザに適用した場合、
シンセサイザ出力の周波数純度が十分に得られない可能
性がある。
しようとする場合、そのＶＦＣの出力周波数の入力電圧
（あるいは電流）に対する絶対精度、出力信号の周波数
純度などが要求されるが、第一の実施例のＶＦＣはこれ
らの特性に優れている。従来の電荷平衡型ＶＦＣをＰＬ
Ｌ周波数シンセサイザに適用した場合、ＶＦＣの出力周
波数の精度が期待できないので、位相同期時間の短縮効
果が十分に得られない可能性がある。また、従来の同期
型ＶＦＣをＰＬＬ周波数シンセサイザに適用した場合、
シンセサイザ出力の周波数純度が十分に得られない可能
性がある。
【００４４】
【発明の効果】本発明のＶＦＣは、積分期間とリーク期
間との切替をクロックに同期させる一方でコンパレータ
出力をワンショットのトリガとする構成により、簡単な
回路構成であるという従来のＶＦＣの特長を残しなが
ら、出力周波数の絶対精度を無調整で得ることが可能
で、入力電圧と出力周波数の直線性がよく、なおかつ出
力信号に位相ジッタを含まない特長がある。
間との切替をクロックに同期させる一方でコンパレータ
出力をワンショットのトリガとする構成により、簡単な
回路構成であるという従来のＶＦＣの特長を残しなが
ら、出力周波数の絶対精度を無調整で得ることが可能
で、入力電圧と出力周波数の直線性がよく、なおかつ出
力信号に位相ジッタを含まない特長がある。
【００４５】本発明のＤＴＯは、ＲＯＭを用いることな
く、良好な入力データと出力周波数の直線性が得られる
のと同時に、出力周波数の絶対値を入力データで精度よ
く設定することが可能である。電流スイッチを利用した
積分手段を用いれば高周波までの出力信号が得られる。
く、良好な入力データと出力周波数の直線性が得られる
のと同時に、出力周波数の絶対値を入力データで精度よ
く設定することが可能である。電流スイッチを利用した
積分手段を用いれば高周波までの出力信号が得られる。
【００４６】本発明のＰＬＬ周波数シンセサイザは、本
発明のＶＦＣを初期値提示型のＰＬＬ周波数シンセサイ
ザに適用することで、簡単な回路構成で高速周波数切替
が可能であり、出力周波数の純度が高い特長がある。
発明のＶＦＣを初期値提示型のＰＬＬ周波数シンセサイ
ザに適用することで、簡単な回路構成で高速周波数切替
が可能であり、出力周波数の純度が高い特長がある。
【図１】本発明第一の実施例を示す図である。
【図２】本発明第一の実施例の動作を表す図である。
【図３】本発明第一の実施例の動作を表す図である。
【図４】本発明第一の実施例を実現した試作の出力波形
の図である。
の図である。
【図５】本発明第一の実施例を実現した試作の出力スペ
クトルの図である。
クトルの図である。
【図６】本発明第一の実施例を実現した試作の出力スペ
クトルの図である。
クトルの図である。
【図７】本発明第二の実施例を示す図である。
【図８】本発明第三の実施例を示す図である。
【図９】本発明第四の実施例を示す図である。
【図１０】本発明第五の実施例を示す図である。
【図１１】従来の電圧−周波数コンバータ（電荷平衡
型）の構成を示す図である。
型）の構成を示す図である。
【図１２】従来の電圧−周波数コンバータ（同期型）の
構成を示す図である。
構成を示す図である。
【図１３】従来のデジタル同期発振器の構成を示す図で
ある。
ある。
【図１４】従来の初期値提示型ＰＬＬ周波数シンセサイ
ザの構成を示す図である。
ザの構成を示す図である。
１ オペアンプ ２ 抵抗器 ３ コンデンサ ４ コンパレータ ５ スイッチ ６ 電流源 ７ ワンショット ８ 電圧入力端子 ９ 負電源端子 １０ スレッショルド １１ 周波数出力端子 １２ ＡＮＤゲート １３ Ｄ−ＦＦ １４ クロック入力端子 １５ スイッチ １６ 電圧入力端子 １７ 電圧入力端子 １８ デジタル−アナログ変換器（ＤＡＣ） １９ ＶＣＯ ２０ ＲＯＭ ２１ データ入力端子 ２２ 位相比較器 ２３ ループフィルタ ２４ 加算器 ２５ 分周器 ２６ データ入力端子 ２７ データ入力端子 ２８ デジタル−アナログ変換器（ＤＡＣ） ２９ デジタル−アナログ変換器（ＤＡＣ） ３０ データ入力端子 ３１ データ入力端子 ３２ 電流スイッチ ３３ 電流スイッチ ３４ コンデンサ ３５ デジタル−アナログ変換器（ＤＡＣ） ３６ デジタル−アナログ変換器（ＤＡＣ） ３７ ＡＮＤゲート ３８ 電流スイッチ ３９ 電流スイッチ ４０ カレントミラー ４１ 積分器 ４２ 積分器 ４３ 積分器 ４４ 積分器
Claims (4)
- 【請求項１】 第一の電圧（ＶM ）、第二の電圧（Ｖ
0 ）、第三の電圧（ＶN ）、スレッショルド電圧（Ｖ
S ）及びクロック（ｆCLK ）を入力し、 前記第一の電圧と前記第二の電圧の差の電圧、または前
記第三の電圧と前記第二の電圧の差の電圧のどちらか一
方を制御入力に従って選択して積分する積分器と、 この積分器の出力電圧と、前記スレッショルド電圧とを
比較し、両電圧の大小に応じて出力の論理レベルのハ
イ、ローを切り換えるコンパレータと、 このコンパレータの出力をトリガとして出力周波数を与
えるマルチバイブレータと、 前記コンパレータの出力をデータとして入力し、前記ク
ロックをトリガとして入力し、出力を前記積分器の制御
入力に送出するＤ−ＦＦと、 を備え前記第三の電圧（ＶN ）に対応する出力周波数
（ｆOUT ）を提供することを特徴とする電圧−周波数コ
ンバータ。 - 【請求項２】 請求項１記載の電圧−周波数コンバータ
において、 前記第一の電圧（ＶM ）及び前記第三の電圧（ＶN ）が
デジタルデータ（Ｍ、Ｎ）により与えられ、該デジタル
データを電圧値（ＶM 、ＶN ）に変換するデジタル−ア
ナログ変換器（ＤＡＣ）がもうけられることを特徴とす
るデジタル同調発振器。 - 【請求項３】 第一の値（Ｎ）と第二の値（Ｍ）と基準
周波数（ｆREF ）及びクロック（ｆCLK ）を入力とし、
出力周波数（ｆOUT ）を出力するＰＬＬ周波数シンセサ
イザにおいて、 基準周波数（ｆREF ）とフィードバック周波数との位相
比較を行う位相比較器と、 その出力をループフィルタを介して印加され前記第一の
値（Ｎ）との和を与える加算器と、 該加算器と出力と前記第二の値（Ｍ）と前記クロック
（ｆCLK ）を印加され前記出力周波数（ｆOUT ）を与え
る電圧−周波数コンバータ（ＶＦＣ）と、 該コンバータの出力周波数を前記第一の値（Ｎ）に従っ
てＮ分周して前記位相比較器に与える分周器とを有し、 前記電圧−周波数コンバータ（ＶＦＣ）は、 前記第一の値（Ｎ）と所定の値（Ｖ0 ）との差、又は前
記第二の値（Ｍ）と前記所定の値（Ｖ0 ）との差の一方
を制御入力に従って選択して積分する積分器と、 この積分器の出力電圧と、スレッショルド電圧とを比較
し、両電圧の大小に応じて出力の論理レベルのハイ、ロ
ーを切り換えるコンパレータと、 このコンパレータの出力をトリガとして出力周波数を与
えるマルチバイブレータと、 前記コンパレータの出力をデータとして入力し、前記ク
ロックをトリガとして入力し、出力を前記積分器の制御
入力に送出するＤ−ＦＦと、を備えることを特徴とす
る、ＰＬＬ周波数シンセサイザ。 - 【請求項４】 前記第一の値（Ｎ）及び前記第二の値
（Ｍ）がデジタル形式で与えられ、これらをアナログ形
式に変換するデジタル−アナログ変換器がもうけられる
請求項３記載のＰＬＬ周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9190738A JPH1127050A (ja) | 1997-07-02 | 1997-07-02 | 電圧−周波数コンバータおよびそれを用いた周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9190738A JPH1127050A (ja) | 1997-07-02 | 1997-07-02 | 電圧−周波数コンバータおよびそれを用いた周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1127050A true JPH1127050A (ja) | 1999-01-29 |
Family
ID=16262955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9190738A Pending JPH1127050A (ja) | 1997-07-02 | 1997-07-02 | 電圧−周波数コンバータおよびそれを用いた周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1127050A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002111388A (ja) * | 2000-09-27 | 2002-04-12 | Alps Electric Co Ltd | 正弦波発生回路及びこの回路を用いた振動子の駆動装置 |
-
1997
- 1997-07-02 JP JP9190738A patent/JPH1127050A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002111388A (ja) * | 2000-09-27 | 2002-04-12 | Alps Electric Co Ltd | 正弦波発生回路及びこの回路を用いた振動子の駆動装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030311 |