JPH1126458A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH1126458A JPH1126458A JP17434697A JP17434697A JPH1126458A JP H1126458 A JPH1126458 A JP H1126458A JP 17434697 A JP17434697 A JP 17434697A JP 17434697 A JP17434697 A JP 17434697A JP H1126458 A JPH1126458 A JP H1126458A
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- tungsten
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 タングステンポリサイド膜から成る配線の形
成方法の改善を図る。 【解決手段】 半導体基板上に形成されたタングステン
ポリサイド膜が反射防止膜を介してフォトレジスト膜を
マスクにしてパターニングされることで形成された配線
を有する半導体装置において、配線６に反射防止膜とし
てのシリコン窒化膜５からタングステンポリサイド膜
（ポリシリコン膜３及びタングステンシリサイド膜４）
を貫通する多数のスリット１０を穿設して、該スリット
１０内を含む前記配線６をＮＳＧ膜７及びＢＰＳＧ膜８
から成る層間絶縁膜９で被覆するものである。
成方法の改善を図る。 【解決手段】 半導体基板上に形成されたタングステン
ポリサイド膜が反射防止膜を介してフォトレジスト膜を
マスクにしてパターニングされることで形成された配線
を有する半導体装置において、配線６に反射防止膜とし
てのシリコン窒化膜５からタングステンポリサイド膜
（ポリシリコン膜３及びタングステンシリサイド膜４）
を貫通する多数のスリット１０を穿設して、該スリット
１０内を含む前記配線６をＮＳＧ膜７及びＢＰＳＧ膜８
から成る層間絶縁膜９で被覆するものである。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置とその製
造方法に関し、更に詳しくいえば、タングステンポリサ
イド膜から成る配線の信頼性の向上を図ると共に、当該
配線の形成方法の改善に関する。
造方法に関し、更に詳しくいえば、タングステンポリサ
イド膜から成る配線の信頼性の向上を図ると共に、当該
配線の形成方法の改善に関する。
【０００２】
【従来の技術】以下、従来の半導体装置とその製造方法
について、図面を参照しながら説明する。これは、ＭＯ
ＳＦＥＴなどの半導体装置において、上層がタングステ
ンシリサイド（ＷＳｉｘ）膜、下層がポリシリコン膜か
らなる２層構造の、いわゆるタングステンポリサイド膜
から成る配線とその形成方法である。
について、図面を参照しながら説明する。これは、ＭＯ
ＳＦＥＴなどの半導体装置において、上層がタングステ
ンシリサイド（ＷＳｉｘ）膜、下層がポリシリコン膜か
らなる２層構造の、いわゆるタングステンポリサイド膜
から成る配線とその形成方法である。
【０００３】図１３に示すように半導体基板５１上にＬ
ＯＣＯＳ（Local Oxidation of Silicon）法によりフィ
ールド酸化膜５２が形成されている。前記酸化膜５２の
上に常法の化学気相成長（ＣＶＤ）法などで形成された
ポリシリコン膜５３、タングステンシリサイド（ＷＳｉ
ｘ）膜５４及びシリコン窒化膜５５が形成されること
で、タングステンポリサイド膜から成る配線５６が形成
されている（図１４に示す配線５６の上面図を参照）。
ＯＣＯＳ（Local Oxidation of Silicon）法によりフィ
ールド酸化膜５２が形成されている。前記酸化膜５２の
上に常法の化学気相成長（ＣＶＤ）法などで形成された
ポリシリコン膜５３、タングステンシリサイド（ＷＳｉ
ｘ）膜５４及びシリコン窒化膜５５が形成されること
で、タングステンポリサイド膜から成る配線５６が形成
されている（図１４に示す配線５６の上面図を参照）。
【０００４】そして、前記配線５６を被覆するように全
面にＣＶＤ法などで形成されたＮＳＧ（Non-doped Sili
cated Glass ）膜５７とＢＰＳＧ（Boro-Phoso Silicat
e Glass ）膜５８から成る層間絶縁膜５９が形成されて
いる。以下、前記半導体装置の製造方法について説明す
る。先ず、図１５に示すように半導体基板５１上にＬＯ
ＣＯＳ法によりフィールド酸化膜５２を形成する。
面にＣＶＤ法などで形成されたＮＳＧ（Non-doped Sili
cated Glass ）膜５７とＢＰＳＧ（Boro-Phoso Silicat
e Glass ）膜５８から成る層間絶縁膜５９が形成されて
いる。以下、前記半導体装置の製造方法について説明す
る。先ず、図１５に示すように半導体基板５１上にＬＯ
ＣＯＳ法によりフィールド酸化膜５２を形成する。
【０００５】次に、図１６に示すように前記フィールド
酸化膜５２の上に常法のＣＶＤ法によりおよそ１０００
Å乃至２０００Åの膜厚のポリシリコン膜５３Ａ、およ
そ１２００Åの膜厚のタングステンシリサイド（ＷＳｉ
ｘ）膜５４Ａ及びおよそ３００Åの膜厚のシリコン窒化
膜５５Ａを積層形成する。尚、前記シリコン窒化膜５５
Ａは、後述する配線のパターニング時にマスクとして用
いるフォトレジスト膜のパターニング工程の露光工程の
際に、下地からの反射を抑え、所定のパターンを正確に
転写するために設けられた反射防止膜である。
酸化膜５２の上に常法のＣＶＤ法によりおよそ１０００
Å乃至２０００Åの膜厚のポリシリコン膜５３Ａ、およ
そ１２００Åの膜厚のタングステンシリサイド（ＷＳｉ
ｘ）膜５４Ａ及びおよそ３００Åの膜厚のシリコン窒化
膜５５Ａを積層形成する。尚、前記シリコン窒化膜５５
Ａは、後述する配線のパターニング時にマスクとして用
いるフォトレジスト膜のパターニング工程の露光工程の
際に、下地からの反射を抑え、所定のパターンを正確に
転写するために設けられた反射防止膜である。
【０００６】前記シリコン窒化膜５５Ａ上の全面にフォ
トレジスト膜を塗布し、これをステッパ露光した後に、
所定の配線パターンを該レジストに転写してフォトレジ
スト膜６２を形成し（図１７参照）、該レジスト膜６２
をマスクにして前記シリコン窒化膜５５Ａ、タングステ
ンシリサイド膜５４Ａ及びポリシリコン膜５３Ａをパタ
ーニングすることで、ポリシリコン膜５３とタングステ
ンシリサイド膜５４とが積層されたタングステンポリサ
イド膜から成る配線５６を形成する。
トレジスト膜を塗布し、これをステッパ露光した後に、
所定の配線パターンを該レジストに転写してフォトレジ
スト膜６２を形成し（図１７参照）、該レジスト膜６２
をマスクにして前記シリコン窒化膜５５Ａ、タングステ
ンシリサイド膜５４Ａ及びポリシリコン膜５３Ａをパタ
ーニングすることで、ポリシリコン膜５３とタングステ
ンシリサイド膜５４とが積層されたタングステンポリサ
イド膜から成る配線５６を形成する。
【０００７】そして、前記配線５６上を被覆するように
全面におよそ１０００Å乃至２０００Åの膜厚のＮＳＧ
（Non-doped Silicated Glass ）膜５７とおよそ５００
０Åの膜厚のＢＰＳＧ（Boro-Phoso Silicate Glass ）
膜５８から成る層間絶縁膜５９を形成し、該絶縁膜５９
をおよそ９００℃乃至１０００℃の温度で熱処理して、
該絶縁膜５９をフローさせて平坦化することで、図１３
に示す半導体基板５１上のフィールド酸化膜５２上に形
成されるタングステンポリサイド膜から成る配線５６を
有する半導体装置が形成される。
全面におよそ１０００Å乃至２０００Åの膜厚のＮＳＧ
（Non-doped Silicated Glass ）膜５７とおよそ５００
０Åの膜厚のＢＰＳＧ（Boro-Phoso Silicate Glass ）
膜５８から成る層間絶縁膜５９を形成し、該絶縁膜５９
をおよそ９００℃乃至１０００℃の温度で熱処理して、
該絶縁膜５９をフローさせて平坦化することで、図１３
に示す半導体基板５１上のフィールド酸化膜５２上に形
成されるタングステンポリサイド膜から成る配線５６を
有する半導体装置が形成される。
【０００８】
【発明が解決しようとする課題】しかしながら、前述し
た製造方法によると、元来、シリコン窒化膜５５とタン
グステンポリサイド膜（タングステンシリサイド膜５
４）との密着性が良くないために、絶縁膜５９をフロー
させる熱処理工程を経た後に、膜ストレスにより当該シ
リコン窒化膜５５とタングステンシリサイド膜５４との
間で、図１８に示すように膜ハガレが発生し、これらの
間に空隙６３が形成されてしまうという問題が生じてい
た。尚、本出願人の実験では、このようなタングステン
ポリサイド膜から成る配線５６の線幅が、およそ５μｍ
以上になると空隙６３が発生することが確認されてい
る。
た製造方法によると、元来、シリコン窒化膜５５とタン
グステンポリサイド膜（タングステンシリサイド膜５
４）との密着性が良くないために、絶縁膜５９をフロー
させる熱処理工程を経た後に、膜ストレスにより当該シ
リコン窒化膜５５とタングステンシリサイド膜５４との
間で、図１８に示すように膜ハガレが発生し、これらの
間に空隙６３が形成されてしまうという問題が生じてい
た。尚、本出願人の実験では、このようなタングステン
ポリサイド膜から成る配線５６の線幅が、およそ５μｍ
以上になると空隙６３が発生することが確認されてい
る。
【０００９】また、このような膜ハガレは、前記したよ
うな工程を有するタングステンポリサイド膜から成る配
線の形成のみならず、特に、下地に凸部を有するような
段差のある箇所に前記したような工程でタングステンポ
リサイド膜からなる配線を形成する際には、頻繁に生じ
ていた。これを防止するには、配線５６のパターニング
後にシリコン窒化膜５５を除去すればよいが、これを除
去するには例えばホット燐酸などを用いたウエットエッ
チングや、ドライエッチングで除去しなければならず、
ウエットエッチングではタングステンシリサイド膜５４
の表面が荒れてしまい、またドライエッチングではシリ
コン窒化膜５５を除去する際に、タングステンポリサイ
ド膜の側壁までエッチングされてしまうという問題が生
じるので、シリコン窒化膜５５を除去するわけにはいか
なかった。
うな工程を有するタングステンポリサイド膜から成る配
線の形成のみならず、特に、下地に凸部を有するような
段差のある箇所に前記したような工程でタングステンポ
リサイド膜からなる配線を形成する際には、頻繁に生じ
ていた。これを防止するには、配線５６のパターニング
後にシリコン窒化膜５５を除去すればよいが、これを除
去するには例えばホット燐酸などを用いたウエットエッ
チングや、ドライエッチングで除去しなければならず、
ウエットエッチングではタングステンシリサイド膜５４
の表面が荒れてしまい、またドライエッチングではシリ
コン窒化膜５５を除去する際に、タングステンポリサイ
ド膜の側壁までエッチングされてしまうという問題が生
じるので、シリコン窒化膜５５を除去するわけにはいか
なかった。
【００１０】
【課題を解決するための手段】本発明は前記した従来の
欠点に鑑み成されたもので、半導体基板上に形成された
タングステンポリサイド膜が反射防止膜を介してフォト
レジスト膜をマスクにしてパターニングされることで形
成された配線を有する半導体装置において、図２に示す
ように前記配線６に前記反射防止膜から前記タングステ
ンポリサイド膜に貫通する多数のスリット１０を穿設し
て、該スリット１０内を含む前記配線６を絶縁膜が被覆
するものである。
欠点に鑑み成されたもので、半導体基板上に形成された
タングステンポリサイド膜が反射防止膜を介してフォト
レジスト膜をマスクにしてパターニングされることで形
成された配線を有する半導体装置において、図２に示す
ように前記配線６に前記反射防止膜から前記タングステ
ンポリサイド膜に貫通する多数のスリット１０を穿設し
て、該スリット１０内を含む前記配線６を絶縁膜が被覆
するものである。
【００１１】また、前記配線６の線幅はおよそ５μｍ以
上であることを特徴とするものである。更に、本発明の
半導体装置の製造方法は、半導体基板１上にポリシリコ
ン膜３Ａを形成した後に、タングステンシリサイド膜４
Ａを積層してタングステンポリサイド膜を形成する。次
に、前記タングステンポリサイド膜上にシリコン窒化膜
５Ａを形成した後に、前記シリコン窒化膜５Ａ上に形成
した多数の開口１１を有するフォトレジスト膜１２をマ
スクにして該シリコン窒化膜５Ａ及び前記タングステン
ポリサイド膜をパターニングすることで多数のスリット
１０を有するタングステンポリサイド膜から成る配線６
を形成する。そして、前記スリット１０内を含む前記配
線６を絶縁膜９で被覆するものである。
上であることを特徴とするものである。更に、本発明の
半導体装置の製造方法は、半導体基板１上にポリシリコ
ン膜３Ａを形成した後に、タングステンシリサイド膜４
Ａを積層してタングステンポリサイド膜を形成する。次
に、前記タングステンポリサイド膜上にシリコン窒化膜
５Ａを形成した後に、前記シリコン窒化膜５Ａ上に形成
した多数の開口１１を有するフォトレジスト膜１２をマ
スクにして該シリコン窒化膜５Ａ及び前記タングステン
ポリサイド膜をパターニングすることで多数のスリット
１０を有するタングステンポリサイド膜から成る配線６
を形成する。そして、前記スリット１０内を含む前記配
線６を絶縁膜９で被覆するものである。
【００１２】また、本発明の半導体装置の製造方法は、
図７に示すように半導体基板２１上に第２のゲート絶縁
膜２４、コントロールゲート２５及び前記コントロール
ゲート２５を被覆する絶縁膜２６が積層形成されて成る
不揮発性半導体記憶装置の少なくとも一部を構成する凸
部を有する領域上にポリシリコン膜とタングステンシリ
サイド膜とから成るタングステンポリサイド膜及びシリ
コン窒化膜３１を形成する。続いて、前記シリコン窒化
膜上に形成した多数の開口を有するフォトレジスト膜を
マスクにして前記シリコン窒化膜及び前記タングステン
ポリサイド膜をパターニングすることで多数のスリット
を有するタングステンポリサイド膜から成る配線３０を
形成する。そして、前記スリット内を含む前記配線３０
を絶縁膜３４で被覆するものである。
図７に示すように半導体基板２１上に第２のゲート絶縁
膜２４、コントロールゲート２５及び前記コントロール
ゲート２５を被覆する絶縁膜２６が積層形成されて成る
不揮発性半導体記憶装置の少なくとも一部を構成する凸
部を有する領域上にポリシリコン膜とタングステンシリ
サイド膜とから成るタングステンポリサイド膜及びシリ
コン窒化膜３１を形成する。続いて、前記シリコン窒化
膜上に形成した多数の開口を有するフォトレジスト膜を
マスクにして前記シリコン窒化膜及び前記タングステン
ポリサイド膜をパターニングすることで多数のスリット
を有するタングステンポリサイド膜から成る配線３０を
形成する。そして、前記スリット内を含む前記配線３０
を絶縁膜３４で被覆するものである。
【００１３】
【発明の実施の形態】以下、本発明の実施形態に係る半
導体装置とその製造方法について図面を参照しながら説
明する。これは、ＭＯＳＦＥＴなどの半導体装置におい
て、上層がタングステンシリサイド（ＷＳｉｘ）膜、下
層がポリシリコン膜からなる２層構造の、いわゆるタン
グステンポリサイド膜からなる配線とその形成方法であ
る。
導体装置とその製造方法について図面を参照しながら説
明する。これは、ＭＯＳＦＥＴなどの半導体装置におい
て、上層がタングステンシリサイド（ＷＳｉｘ）膜、下
層がポリシリコン膜からなる２層構造の、いわゆるタン
グステンポリサイド膜からなる配線とその形成方法であ
る。
【００１４】先ず、図１に示すように半導体基板１上に
ＬＯＣＯＳ（Local Oxidation of Silicon）法によりフ
ィールド酸化膜２が形成されている。前記フィールド酸
化膜２の上に常法の化学気相成長（ＣＶＤ）法などで形
成されたポリシリコン膜３、タングステンシリサイド
（ＷＳｉｘ）膜４及びシリコン窒化膜５が形成されるこ
とで、タングステンポリサイド膜から成る配線６が形成
されている。
ＬＯＣＯＳ（Local Oxidation of Silicon）法によりフ
ィールド酸化膜２が形成されている。前記フィールド酸
化膜２の上に常法の化学気相成長（ＣＶＤ）法などで形
成されたポリシリコン膜３、タングステンシリサイド
（ＷＳｉｘ）膜４及びシリコン窒化膜５が形成されるこ
とで、タングステンポリサイド膜から成る配線６が形成
されている。
【００１５】そして、前記配線６を被覆するように全面
にＣＶＤ法などで形成されたＮＳＧ（Non-doped Silica
ted Glass ）膜７とＢＰＳＧ（Boro-Phoso Silicate Gl
ass）膜８から成る層間絶縁膜９が形成されている。図
２は、前記配線６の上面を示す図であり、多数のスリッ
ト１０が穿設されている。尚、前記配線６の線幅は、お
よそ５μｍ乃至１００μｍであり、スリット１０の縦横
サイズは、およそ０．５μｍ乃至１．０μｍであり、各
スリット１０の間隔はおよそ１．０μｍ程度である。
にＣＶＤ法などで形成されたＮＳＧ（Non-doped Silica
ted Glass ）膜７とＢＰＳＧ（Boro-Phoso Silicate Gl
ass）膜８から成る層間絶縁膜９が形成されている。図
２は、前記配線６の上面を示す図であり、多数のスリッ
ト１０が穿設されている。尚、前記配線６の線幅は、お
よそ５μｍ乃至１００μｍであり、スリット１０の縦横
サイズは、およそ０．５μｍ乃至１．０μｍであり、各
スリット１０の間隔はおよそ１．０μｍ程度である。
【００１６】以下、前記半導体装置の製造方法について
説明する。先ず、図３に示すように半導体基板１上にＬ
ＯＣＯＳ法によりフィールド酸化膜２を形成する。次
に、図４に示すように前記フィールド酸化膜２の上に常
法のＣＶＤ法によりおよそ１０００Å乃至２０００Åの
膜厚のポリシリコン膜３Ａ、およそ１２００Åの膜厚の
タングステンシリサイド膜４Ａ及びおよそ３００Åの膜
厚のシリコン窒化膜５Ａを積層形成する。尚、前記シリ
コン窒化膜５Ａは、後述する配線のパターニング時にマ
スクとして用いるフォトレジスト膜のパターニング工程
の露光工程の際に、下地からの反射を抑え、所定のパタ
ーンを正確に転写するために設けられた反射防止膜であ
る。
説明する。先ず、図３に示すように半導体基板１上にＬ
ＯＣＯＳ法によりフィールド酸化膜２を形成する。次
に、図４に示すように前記フィールド酸化膜２の上に常
法のＣＶＤ法によりおよそ１０００Å乃至２０００Åの
膜厚のポリシリコン膜３Ａ、およそ１２００Åの膜厚の
タングステンシリサイド膜４Ａ及びおよそ３００Åの膜
厚のシリコン窒化膜５Ａを積層形成する。尚、前記シリ
コン窒化膜５Ａは、後述する配線のパターニング時にマ
スクとして用いるフォトレジスト膜のパターニング工程
の露光工程の際に、下地からの反射を抑え、所定のパタ
ーンを正確に転写するために設けられた反射防止膜であ
る。
【００１７】前記シリコン窒化膜５Ａ上の全面にフォト
レジスト膜を塗布し、これをステッパ露光した後に、所
定の配線パターンを該レジストに転写して、図５に示す
ような多数の開口１１を有するフォトレジスト膜１２を
形成する。続いて、前記レジスト膜１２をマスクにして
前記シリコン窒化膜５Ａ、タングステンシリサイド膜４
Ａ及びポリシリコン膜３Ａをパターニングすることで、
ポリシリコン膜３とタングステンシリサイド膜４、更に
シリコン窒化膜５が積層されたタングステンポリサイド
膜から成る配線６を形成すると共に、当該配線６に多数
のスリット１０を形成する。
レジスト膜を塗布し、これをステッパ露光した後に、所
定の配線パターンを該レジストに転写して、図５に示す
ような多数の開口１１を有するフォトレジスト膜１２を
形成する。続いて、前記レジスト膜１２をマスクにして
前記シリコン窒化膜５Ａ、タングステンシリサイド膜４
Ａ及びポリシリコン膜３Ａをパターニングすることで、
ポリシリコン膜３とタングステンシリサイド膜４、更に
シリコン窒化膜５が積層されたタングステンポリサイド
膜から成る配線６を形成すると共に、当該配線６に多数
のスリット１０を形成する。
【００１８】そして、前記スリット１０内を含む前記配
線６上を被覆するように全面におよそ１０００Å乃至２
０００Åの膜厚のＮＳＧ（Non-doped Silicated Glass
）膜７とおよそ５０００Åの膜厚のＢＰＳＧ（Boro-Ph
oso Silicate Glass ）膜８から成る層間絶縁膜９を形
成し、該絶縁膜９をおよそ９００℃乃至１０００℃の温
度で熱処理して、該絶縁膜９をフローさせて平坦化する
ことで、図１に示す半導体基板１上のフィールド酸化膜
２上に形成されるタングステンポリサイド膜から成る配
線６を有する半導体装置が形成される。
線６上を被覆するように全面におよそ１０００Å乃至２
０００Åの膜厚のＮＳＧ（Non-doped Silicated Glass
）膜７とおよそ５０００Åの膜厚のＢＰＳＧ（Boro-Ph
oso Silicate Glass ）膜８から成る層間絶縁膜９を形
成し、該絶縁膜９をおよそ９００℃乃至１０００℃の温
度で熱処理して、該絶縁膜９をフローさせて平坦化する
ことで、図１に示す半導体基板１上のフィールド酸化膜
２上に形成されるタングステンポリサイド膜から成る配
線６を有する半導体装置が形成される。
【００１９】以上、説明したように本実施形態に係る半
導体装置とその製造方法によれば、図１及び図２に示す
ようにタングステンシリサイド膜４上にシリコン窒化膜
５を形成した後に、多数の開口１１を有するフォトレジ
スト膜１２をマスクにして前記シリコン窒化膜５、タン
グステンシリサイド膜４及びポリシリコン膜３を貫通す
る多数のスリット１０を形成することで、従来、密着性
が良くないため膜ハガレが生じていたシリコン窒化膜と
タングステンシリサイド膜とが、配線６に穿設したスリ
ット１０を介して露出する配線６の側壁部を利用して、
該側壁部と該配線６を被覆する絶縁膜９（元来、タング
ステンシリサイド膜との密着性の良いＳｉＯ2 から成る
ＮＳＧ膜）との密着面積を増大させることになり、従来
装置に比べてシリコン窒化膜５とタングステンシリサイ
ド膜４との密着性が向上し、その後の熱処理工程などに
よる膜ストレスで生じていた膜ハガレを抑止することが
できる。
導体装置とその製造方法によれば、図１及び図２に示す
ようにタングステンシリサイド膜４上にシリコン窒化膜
５を形成した後に、多数の開口１１を有するフォトレジ
スト膜１２をマスクにして前記シリコン窒化膜５、タン
グステンシリサイド膜４及びポリシリコン膜３を貫通す
る多数のスリット１０を形成することで、従来、密着性
が良くないため膜ハガレが生じていたシリコン窒化膜と
タングステンシリサイド膜とが、配線６に穿設したスリ
ット１０を介して露出する配線６の側壁部を利用して、
該側壁部と該配線６を被覆する絶縁膜９（元来、タング
ステンシリサイド膜との密着性の良いＳｉＯ2 から成る
ＮＳＧ膜）との密着面積を増大させることになり、従来
装置に比べてシリコン窒化膜５とタングステンシリサイ
ド膜４との密着性が向上し、その後の熱処理工程などに
よる膜ストレスで生じていた膜ハガレを抑止することが
できる。
【００２０】尚、本実施形態では上記のような配線の形
成について説明したが、本発明はこれに限らず、凸部の
ような段差を有する領域に、タングステンポリサイド膜
から成る配線を形成し、その上にシリコン窒化膜から成
る反射防止膜を形成するような工程を有する半導体装置
の製造においても同様の効果を奏する。例えば、図７に
示すように、半導体基板２１の上に第１のゲート絶縁膜
２２を介してフローティングゲート２３が形成され、該
フローティングゲート２３を被覆するように第２の絶縁
膜２４が形成され、前記フローティングゲート２３の上
部から側部にかけてポリシリコン膜、タングステンシリ
サイド膜から成るコントロールゲート２５が形成され、
前記コントロールゲート２５を被覆するように基板全面
に絶縁膜２６が形成され、フローティングゲート２３と
コントロールゲート２５の両側の半導体基板２１上にソ
ース領域２７、ドレイン領域２８が形成されている。そ
して、前記ドレイン領域２８の上面が開口されて成るコ
ンタクト孔２９を介して前記ドレイン領域２８にコンタ
クトしてビット線となる配線３０を前述したタングステ
ンポリサイド膜で形成する場合においても同様の効果を
奏するものである。尚、図７に示す構造の半導体装置
は、いわゆるスプリットゲート型の不揮発性半導体記憶
装置（以下、フラッシュメモリと記す。）であるが、本
発明はこれに限らず、スタックトゲート型のフラッシュ
メモリにおいても同様に適用できるものである。
成について説明したが、本発明はこれに限らず、凸部の
ような段差を有する領域に、タングステンポリサイド膜
から成る配線を形成し、その上にシリコン窒化膜から成
る反射防止膜を形成するような工程を有する半導体装置
の製造においても同様の効果を奏する。例えば、図７に
示すように、半導体基板２１の上に第１のゲート絶縁膜
２２を介してフローティングゲート２３が形成され、該
フローティングゲート２３を被覆するように第２の絶縁
膜２４が形成され、前記フローティングゲート２３の上
部から側部にかけてポリシリコン膜、タングステンシリ
サイド膜から成るコントロールゲート２５が形成され、
前記コントロールゲート２５を被覆するように基板全面
に絶縁膜２６が形成され、フローティングゲート２３と
コントロールゲート２５の両側の半導体基板２１上にソ
ース領域２７、ドレイン領域２８が形成されている。そ
して、前記ドレイン領域２８の上面が開口されて成るコ
ンタクト孔２９を介して前記ドレイン領域２８にコンタ
クトしてビット線となる配線３０を前述したタングステ
ンポリサイド膜で形成する場合においても同様の効果を
奏するものである。尚、図７に示す構造の半導体装置
は、いわゆるスプリットゲート型の不揮発性半導体記憶
装置（以下、フラッシュメモリと記す。）であるが、本
発明はこれに限らず、スタックトゲート型のフラッシュ
メモリにおいても同様に適用できるものである。
【００２１】以下、前記スプリットゲート型のフラッシ
ュメモリに本発明を適用した第２の実施形態について説
明する。尚、第１の実施形態と同様の構成については、
同符号に基づいて説明することで、重複の説明を省略し
ている。即ち、前記配線３０のパターニング時にマスク
として形成するフォトレジスト膜への露光の際に、シリ
コン窒化膜３１上の全面にフォトレジスト膜を塗布し、
これをステッパ露光した後に、所定の配線パターンを該
レジストに転写して、図５に示すような多数の開口１１
を有するフォトレジスト膜１２を形成する。
ュメモリに本発明を適用した第２の実施形態について説
明する。尚、第１の実施形態と同様の構成については、
同符号に基づいて説明することで、重複の説明を省略し
ている。即ち、前記配線３０のパターニング時にマスク
として形成するフォトレジスト膜への露光の際に、シリ
コン窒化膜３１上の全面にフォトレジスト膜を塗布し、
これをステッパ露光した後に、所定の配線パターンを該
レジストに転写して、図５に示すような多数の開口１１
を有するフォトレジスト膜１２を形成する。
【００２２】続いて、前記レジスト膜１２をマスクにし
て前記シリコン窒化膜３１、タングステンシリサイド膜
及びポリシリコン膜をパターニングすることで、ポリシ
リコン膜とタングステンシリサイド膜と、更にシリコン
窒化膜３１が積層されたタングステンポリサイド膜から
成る配線３０を形成すると共に、当該配線３０に多数の
スリット１０を形成する（図２に示す配線６に形成した
スリット１０を参照）。
て前記シリコン窒化膜３１、タングステンシリサイド膜
及びポリシリコン膜をパターニングすることで、ポリシ
リコン膜とタングステンシリサイド膜と、更にシリコン
窒化膜３１が積層されたタングステンポリサイド膜から
成る配線３０を形成すると共に、当該配線３０に多数の
スリット１０を形成する（図２に示す配線６に形成した
スリット１０を参照）。
【００２３】そして、前記スリット１０内を含む前記配
線３０上を被覆するように全面におよそ１０００Å乃至
２０００Åの膜厚のＮＳＧ（Non-doped Silicated Glas
s ）膜３２とおよそ５０００Åの膜厚のＢＰＳＧ（Boro
-Phoso Silicate Glass ）膜３３から成る層間絶縁膜３
４を形成し、該絶縁膜３４をおよそ９００℃乃至１００
０℃の温度で熱処理して、該絶縁膜３４をフローさせて
平坦化することで、図７に示す半導体基板２１上に第２
のゲート絶縁膜２４、コントロールゲート２５及び前記
コントロールゲート２５を被覆する絶縁膜２６が積層形
成されて成るフラッシュメモリの少なくとも一部を構成
する凸部上に形成されるタングステンポリサイド膜から
成る配線を有する半導体装置が形成される。
線３０上を被覆するように全面におよそ１０００Å乃至
２０００Åの膜厚のＮＳＧ（Non-doped Silicated Glas
s ）膜３２とおよそ５０００Åの膜厚のＢＰＳＧ（Boro
-Phoso Silicate Glass ）膜３３から成る層間絶縁膜３
４を形成し、該絶縁膜３４をおよそ９００℃乃至１００
０℃の温度で熱処理して、該絶縁膜３４をフローさせて
平坦化することで、図７に示す半導体基板２１上に第２
のゲート絶縁膜２４、コントロールゲート２５及び前記
コントロールゲート２５を被覆する絶縁膜２６が積層形
成されて成るフラッシュメモリの少なくとも一部を構成
する凸部上に形成されるタングステンポリサイド膜から
成る配線を有する半導体装置が形成される。
【００２４】これにより、前述した第１の実施形態と同
様に、前記配線３０に前記シリコン窒化膜３１、タング
ステンシリサイド膜及びポリシリコン膜を貫通する多数
のスリットを形成することで、従来、密着性が良くない
ため膜ハガレが生じていたシリコン窒化膜３１とタング
ステンシリサイド膜とが、配線３０に穿設したスリット
を介して露出する配線３０の側壁部を利用して、該側壁
部と該配線３０を被覆する絶縁膜３４との密着面積を増
大させることになり、従来装置に比べてシリコン窒化膜
３１とタングステンシリサイド膜との密着性が向上し、
その後の熱処理工程などによる膜ストレスで生じていた
膜ハガレを抑止することができる。
様に、前記配線３０に前記シリコン窒化膜３１、タング
ステンシリサイド膜及びポリシリコン膜を貫通する多数
のスリットを形成することで、従来、密着性が良くない
ため膜ハガレが生じていたシリコン窒化膜３１とタング
ステンシリサイド膜とが、配線３０に穿設したスリット
を介して露出する配線３０の側壁部を利用して、該側壁
部と該配線３０を被覆する絶縁膜３４との密着面積を増
大させることになり、従来装置に比べてシリコン窒化膜
３１とタングステンシリサイド膜との密着性が向上し、
その後の熱処理工程などによる膜ストレスで生じていた
膜ハガレを抑止することができる。
【００２５】また、配線６や配線３０に形成されるスリ
ットの形状は、前述したものに限られるものではなく適
宜変更可能なものであり、例えば、図８及び図９に示す
ような同じサイズのスリット１０Ａ、１０Ｂを並列に並
べて形成しても良い。更に、シリコン窒化膜、タングス
テンシリサイド膜及びポリシリコン膜を貫通するように
パターニングされたスリットの断面形状も適宜変更可能
であり、例えば、図１０に示すように下まで垂直にパタ
ーニングされたスリット１０形状であっても良く、図１
１に示すように配線６Ａに形成されるスリット凹部の下
部が狭くなったスリット１０Ｃ形状であっても良く、図
１２に示すように配線６Ｂに形成されるスリット凹部の
下部が広がったスリット１０Ｄ形状であっても良い。
ットの形状は、前述したものに限られるものではなく適
宜変更可能なものであり、例えば、図８及び図９に示す
ような同じサイズのスリット１０Ａ、１０Ｂを並列に並
べて形成しても良い。更に、シリコン窒化膜、タングス
テンシリサイド膜及びポリシリコン膜を貫通するように
パターニングされたスリットの断面形状も適宜変更可能
であり、例えば、図１０に示すように下まで垂直にパタ
ーニングされたスリット１０形状であっても良く、図１
１に示すように配線６Ａに形成されるスリット凹部の下
部が狭くなったスリット１０Ｃ形状であっても良く、図
１２に示すように配線６Ｂに形成されるスリット凹部の
下部が広がったスリット１０Ｄ形状であっても良い。
【００２６】即ち、本発明では、従来、密着性が良くな
いため膜ハガレが生じていたシリコン窒化膜とタングス
テンシリサイド膜とが、配線に穿設したスリットを介し
て露出する配線の側壁部を利用して、該側壁部と該配線
を被覆する絶縁膜との密着面積を増大させることにな
り、前記シリコン窒化膜を前記絶縁膜により上面から押
さえ込むようにして、シリコン窒化膜とタングステンシ
リサイド膜との密着性を向上させることであり、そのス
リット形状については適宜変更可能である。
いため膜ハガレが生じていたシリコン窒化膜とタングス
テンシリサイド膜とが、配線に穿設したスリットを介し
て露出する配線の側壁部を利用して、該側壁部と該配線
を被覆する絶縁膜との密着面積を増大させることにな
り、前記シリコン窒化膜を前記絶縁膜により上面から押
さえ込むようにして、シリコン窒化膜とタングステンシ
リサイド膜との密着性を向上させることであり、そのス
リット形状については適宜変更可能である。
【００２７】また、本実施形態では、配線のパターニン
グ時にマスクとして用いるフォトレジスト膜の配線パタ
ーンを変更するだけで配線を形成すると共に、スリット
を形成するため、従来に比べて製造工程が増大すること
もない。
グ時にマスクとして用いるフォトレジスト膜の配線パタ
ーンを変更するだけで配線を形成すると共に、スリット
を形成するため、従来に比べて製造工程が増大すること
もない。
【００２８】
【発明の効果】以上説明したように、本発明によれば配
線としてポリシリコン膜とタングステンシリサイド膜か
ら成るタングステンポリサイド膜を使用する半導体装置
において、従来、密着性が良くないため膜ハガレが生じ
ていたシリコン窒化膜とタングステンシリサイド膜と
が、配線に穿設したスリットを介して露出する配線の側
壁部を利用することで、その側壁部と配線を被覆する絶
縁膜との密着面積が増大することになり、前記シリコン
窒化膜を前記絶縁膜により上面から押さえ込むようにし
て、シリコン窒化膜とタングステンシリサイド膜との密
着性を向上させることができ、従来、その後の熱処理工
程などによる膜ストレスで生じていたタングステンシリ
サイド膜とシリコン窒化膜との膜ハガレを抑止すること
ができる。
線としてポリシリコン膜とタングステンシリサイド膜か
ら成るタングステンポリサイド膜を使用する半導体装置
において、従来、密着性が良くないため膜ハガレが生じ
ていたシリコン窒化膜とタングステンシリサイド膜と
が、配線に穿設したスリットを介して露出する配線の側
壁部を利用することで、その側壁部と配線を被覆する絶
縁膜との密着面積が増大することになり、前記シリコン
窒化膜を前記絶縁膜により上面から押さえ込むようにし
て、シリコン窒化膜とタングステンシリサイド膜との密
着性を向上させることができ、従来、その後の熱処理工
程などによる膜ストレスで生じていたタングステンシリ
サイド膜とシリコン窒化膜との膜ハガレを抑止すること
ができる。
【００２９】また、本発明では、配線のパターニング時
にマスクとして用いるフォトレジスト膜の配線パターン
を変更するだけで配線を形成すると共に、前記スリット
を形成することができるため、従来に比べて製造工程が
増大することもない。
にマスクとして用いるフォトレジスト膜の配線パターン
を変更するだけで配線を形成すると共に、前記スリット
を形成することができるため、従来に比べて製造工程が
増大することもない。
【図１】本発明の第１の実施形態に係る半導体装置の断
面図である。
面図である。
【図２】本発明の半導体装置に用いられる配線の上面図
である。
である。
【図３】本発明の第１の実施形態に係る半導体装置の製
造方法を説明する第１の断面図である。
造方法を説明する第１の断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製
造方法を説明する第２の断面図である。
造方法を説明する第２の断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製
造方法を説明する第３の断面図である。
造方法を説明する第３の断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製
造方法を説明する第４の断面図である。
造方法を説明する第４の断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の製
造方法で、スプリットゲート型のフラッシュメモリに本
発明を適用した場合を説明する断面図である。
造方法で、スプリットゲート型のフラッシュメモリに本
発明を適用した場合を説明する断面図である。
【図８】本発明の配線に穿設されるスリット形状を示す
図である。
図である。
【図９】本発明の配線に穿設されるスリット形状を示す
図である。
図である。
【図１０】本発明の配線に穿設されるスリットの断面形
状を示す図である。
状を示す図である。
【図１１】本発明の配線に穿設されるスリットの断面形
状を示す図である。
状を示す図である。
【図１２】本発明の配線に穿設されるスリットの断面形
状を示す図である。
状を示す図である。
【図１３】従来の半導体装置を示す断面図である。
【図１４】従来の半導体装置に用いられる配線の上面図
である。
である。
【図１５】従来の半導体装置の製造方法を説明する第１
の断面図である。
の断面図である。
【図１６】従来の半導体装置の製造方法を説明する第２
の断面図である。
の断面図である。
【図１７】従来の半導体装置の製造方法を説明する第３
の断面図である。
の断面図である。
【図１８】従来の半導体装置の課題を説明するための断
面図である。
面図である。
Claims (5)
- 【請求項１】 半導体基板上に形成されたタングステン
ポリサイド膜が反射防止膜を介してフォトレジスト膜を
マスクにしてパターニングされることで形成された配線
を有する半導体装置において、 前記配線には前記反射防止膜から前記タングステンポリ
サイド膜に貫通する多数のスリットが穿設され、該スリ
ット内を含む前記配線を絶縁膜が被覆していることを特
徴とする半導体装置。 - 【請求項２】 前記配線の線幅はおよそ５μｍ以上であ
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 半導体基板上にポリシリコン膜を形成し
た後にタングステンシリサイド膜を積層してタングステ
ンポリサイド膜を形成する工程と、 前記タングステンポリサイド膜上に反射防止膜を形成す
る工程と、 前記反射防止膜上に形成した多数の開口を有するフォト
レジスト膜をマスクにして前記反射防止膜及び前記タン
グステンポリサイド膜をパターニングすることで多数の
スリットを有するタングステンポリサイド膜から成る配
線を形成する工程と、 前記スリット内を含む前記配線を絶縁膜で被覆する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項４】 凸部を有する領域上にポリシリコン膜を
形成した後にタングステンシリサイド膜を積層してタン
グステンポリサイド膜を形成する工程と、 前記タングステンポリサイド膜上に反射防止膜を形成す
る工程と、 前記反射防止膜上に形成した多数の開口を有するフォト
レジスト膜をマスクにして前記反射防止膜、前記タング
ステンポリサイド膜をパターニングすることで多数のス
リットを有するタングステンポリサイド膜から成る配線
を形成する工程と、 前記スリット内を含む前記配線を絶縁膜で被覆する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項５】 前記凸部は、半導体基板上にゲート絶縁
膜、コントロールゲート及び前記コントロールゲートを
被覆する絶縁膜が積層形成されて成る不揮発性半導体記
憶装置の少なくとも一部であることを特徴とする請求項
４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17434697A JPH1126458A (ja) | 1997-06-30 | 1997-06-30 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17434697A JPH1126458A (ja) | 1997-06-30 | 1997-06-30 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126458A true JPH1126458A (ja) | 1999-01-29 |
Family
ID=15977044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17434697A Pending JPH1126458A (ja) | 1997-06-30 | 1997-06-30 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126458A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322885B1 (ko) * | 1999-07-01 | 2002-02-08 | 박종섭 | 고집적 반도체 장치의 게이트 전극 제조 방법 |
| US6648987B1 (en) * | 1998-11-18 | 2003-11-18 | Forschungszentrum Julich Gmbh | Method for producing nanostructures in thin films |
| US6664180B1 (en) * | 2001-04-02 | 2003-12-16 | Advanced Micro Devices, Inc. | Method of forming smaller trench line width using a spacer hard mask |
| JP2006147812A (ja) * | 2004-10-18 | 2006-06-08 | Ricoh Co Ltd | 積層薄膜電気配線板 |
| US9633762B2 (en) | 2012-12-27 | 2017-04-25 | Yazaki Corporation | Cable |
-
1997
- 1997-06-30 JP JP17434697A patent/JPH1126458A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6648987B1 (en) * | 1998-11-18 | 2003-11-18 | Forschungszentrum Julich Gmbh | Method for producing nanostructures in thin films |
| KR100322885B1 (ko) * | 1999-07-01 | 2002-02-08 | 박종섭 | 고집적 반도체 장치의 게이트 전극 제조 방법 |
| US6664180B1 (en) * | 2001-04-02 | 2003-12-16 | Advanced Micro Devices, Inc. | Method of forming smaller trench line width using a spacer hard mask |
| JP2006147812A (ja) * | 2004-10-18 | 2006-06-08 | Ricoh Co Ltd | 積層薄膜電気配線板 |
| US9633762B2 (en) | 2012-12-27 | 2017-04-25 | Yazaki Corporation | Cable |
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