JPH11261546A - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路Info
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- JPH11261546A JPH11261546A JP10058421A JP5842198A JPH11261546A JP H11261546 A JPH11261546 A JP H11261546A JP 10058421 A JP10058421 A JP 10058421A JP 5842198 A JP5842198 A JP 5842198A JP H11261546 A JPH11261546 A JP H11261546A
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- JP
- Japan
- Prior art keywords
- signal pattern
- phase
- clock
- signal
- circuit
- Prior art date
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- Granted
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 バースト信号非受信時、入力データの位相同
期をとることができないため、基準周波数に偏差が生
じ、正常なデータ送信ができなかった。 【解決手段】 バースト信号受信時には、受信バースト
信号に対応した最適なクロック位相を検出して信号パタ
ーンを記憶するとともに、同信号パターンに基づくクロ
ック位相を出力し、バースト信号非受信時には、バース
ト受信中に書き込まれた信号パターンを読み出して対応
するクロック位相を出力するため、バースト信号非受信
時に正常なデータ送信が可能となる。
期をとることができないため、基準周波数に偏差が生
じ、正常なデータ送信ができなかった。 【解決手段】 バースト信号受信時には、受信バースト
信号に対応した最適なクロック位相を検出して信号パタ
ーンを記憶するとともに、同信号パターンに基づくクロ
ック位相を出力し、バースト信号非受信時には、バース
ト受信中に書き込まれた信号パターンを読み出して対応
するクロック位相を出力するため、バースト信号非受信
時に正常なデータ送信が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルＰＬＬ
回路に関し、特に、バースト信号に対応する基準クロッ
クの信号パターンを取得して位相を検出し、同位相に基
づいて入力データの位相同期をとるディジタルＰＬＬ回
路に関する。
回路に関し、特に、バースト信号に対応する基準クロッ
クの信号パターンを取得して位相を検出し、同位相に基
づいて入力データの位相同期をとるディジタルＰＬＬ回
路に関する。
【０００２】
【従来の技術】従来のディジタルＰＬＬ回路として、特
開平８−２３７１１７号公報に開示されたディジタルＰ
ＬＬ回路が知られている。このディジタルＰＬＬ回路１
００は、バースト信号受信時に基準クロック位相を取得
し、この取得した基準クロック位相に基づいて入力デー
タの位相同期をとっている。
開平８−２３７１１７号公報に開示されたディジタルＰ
ＬＬ回路が知られている。このディジタルＰＬＬ回路１
００は、バースト信号受信時に基準クロック位相を取得
し、この取得した基準クロック位相に基づいて入力デー
タの位相同期をとっている。
【０００３】ディジタルＰＬＬ回路１００の基本構成に
ついて、図５に示すように、主要構成を簡略表現したブ
ロック図を参照しながら説明する。
ついて、図５に示すように、主要構成を簡略表現したブ
ロック図を参照しながら説明する。
【０００４】同ディジタルＰＬＬ回路１００は、バース
ト信号入力端子１１０と多相クロック入力端子１２０と
に接続された位相検出回路１３０と、多相クロック入力
端子１２０と位相検出回路１３０とに接続されたクロッ
ク選択回路１４０とを備え、バースト信号入力端子１１
０から入力されたバースト信号に基づいて多相クロック
から基準クロック位相を取得すると、この基準クロック
位相に対応するクロックを多相クロックから選択し、こ
の選択されたクロックに基づいて入力データの位相同期
をとる。
ト信号入力端子１１０と多相クロック入力端子１２０と
に接続された位相検出回路１３０と、多相クロック入力
端子１２０と位相検出回路１３０とに接続されたクロッ
ク選択回路１４０とを備え、バースト信号入力端子１１
０から入力されたバースト信号に基づいて多相クロック
から基準クロック位相を取得すると、この基準クロック
位相に対応するクロックを多相クロックから選択し、こ
の選択されたクロックに基づいて入力データの位相同期
をとる。
【０００５】
【発明が解決しようとする課題】上述した従来のディジ
タルＰＬＬ回路においては、バースト信号非受信時、入
力データの位相同期をとることができないため、基準周
波数に偏差が生じ、正常なデータ送信ができなかった。
タルＰＬＬ回路においては、バースト信号非受信時、入
力データの位相同期をとることができないため、基準周
波数に偏差が生じ、正常なデータ送信ができなかった。
【０００６】本発明は、上記課題にかんがみてなされた
もので、バースト信号非受信時に正常なデータ送信が可
能なディジタルＰＬＬ回路の提供を目的とする。
もので、バースト信号非受信時に正常なデータ送信が可
能なディジタルＰＬＬ回路の提供を目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる発明は、バースト信号に対応した
基準クロックの信号パターンを取得する信号パターン取
得手段と、この取得された信号パターンを記憶する信号
パターン記憶手段と、バースト信号受信時には上記信号
パターン取得手段にて取得された信号パターンに基づい
て入力データの位相同期をとり、バースト信号非受信時
には上記信号パターン記憶手段にて記憶された信号パタ
ーンに基づいて同入力データの位相同期をとる位相同期
手段とを具備する構成としてある。
め、請求項１にかかる発明は、バースト信号に対応した
基準クロックの信号パターンを取得する信号パターン取
得手段と、この取得された信号パターンを記憶する信号
パターン記憶手段と、バースト信号受信時には上記信号
パターン取得手段にて取得された信号パターンに基づい
て入力データの位相同期をとり、バースト信号非受信時
には上記信号パターン記憶手段にて記憶された信号パタ
ーンに基づいて同入力データの位相同期をとる位相同期
手段とを具備する構成としてある。
【０００８】すなわち、信号パターン取得手段がバース
ト信号に対応した基準クロックの信号パターンを取得す
ると、信号パターン記憶手段は、この取得された信号パ
ターンを記憶する。すると、位相同期手段は、バースト
信号を受信するとき、上記信号パターン取得手段にて取
得された信号パターンに基づいて入力データの位相同期
をとり、バースト信号を受信しないとき、上記信号パタ
ーン記憶手段にて記憶された信号パターンに基づいて同
入力データの位相同期をとる。
ト信号に対応した基準クロックの信号パターンを取得す
ると、信号パターン記憶手段は、この取得された信号パ
ターンを記憶する。すると、位相同期手段は、バースト
信号を受信するとき、上記信号パターン取得手段にて取
得された信号パターンに基づいて入力データの位相同期
をとり、バースト信号を受信しないとき、上記信号パタ
ーン記憶手段にて記憶された信号パターンに基づいて同
入力データの位相同期をとる。
【０００９】上記信号パターン取得手段は、バースト信
号に対応した基準クロックの信号パターンを取得可能な
ものであれば良く、例えば、互いに所定量ずつ遅延した
位相を有するクロックの中からバースト信号に対応する
基準クロックを取得するもの等であっても良い。
号に対応した基準クロックの信号パターンを取得可能な
ものであれば良く、例えば、互いに所定量ずつ遅延した
位相を有するクロックの中からバースト信号に対応する
基準クロックを取得するもの等であっても良い。
【００１０】このような場合における信号パターン取得
手段の構成の一例として、請求項２にかかる発明は、上
記請求項１に記載のディジタルＰＬＬ回路において、上
記信号パターン取得手段は、多相クロックから上記基準
クロックの信号パターンを取得する構成としてある。
手段の構成の一例として、請求項２にかかる発明は、上
記請求項１に記載のディジタルＰＬＬ回路において、上
記信号パターン取得手段は、多相クロックから上記基準
クロックの信号パターンを取得する構成としてある。
【００１１】すなわち、信号パターン取得手段は、多相
クロックから上記基準クロックを抽出し、対応する信号
パターンを取得する。
クロックから上記基準クロックを抽出し、対応する信号
パターンを取得する。
【００１２】上記信号パターン記憶手段は、上記信号パ
ターン取得手段にて取得された信号パターンを記憶する
ことが可能であれば良く、例えば、同信号パターンをメ
モリに書き込むとともに必要に応じて読み出すもの等で
あっても良い。
ターン取得手段にて取得された信号パターンを記憶する
ことが可能であれば良く、例えば、同信号パターンをメ
モリに書き込むとともに必要に応じて読み出すもの等で
あっても良い。
【００１３】このような場合における信号パターン記憶
手段の構成の一例として、請求項３にかかる発明は、上
記請求項１または請求項２のいずれかに記載のディジタ
ルＰＬＬ回路において、上記信号パターン記憶手段は、
上記基準クロックの信号パターンを記憶可能なメモリ
と、同メモリに同信号パターンの書き込み及び読み出し
を行うメモリ制御回路とを具備する構成としてある。
手段の構成の一例として、請求項３にかかる発明は、上
記請求項１または請求項２のいずれかに記載のディジタ
ルＰＬＬ回路において、上記信号パターン記憶手段は、
上記基準クロックの信号パターンを記憶可能なメモリ
と、同メモリに同信号パターンの書き込み及び読み出し
を行うメモリ制御回路とを具備する構成としてある。
【００１４】すなわち、メモリ制御回路は、上記基準ク
ロックの信号パターンをメモリに書き込むとともに、同
メモリから同信号パターンの読み出しを行う。
ロックの信号パターンをメモリに書き込むとともに、同
メモリから同信号パターンの読み出しを行う。
【００１５】この書き込み及び読み出しを行う際の手法
の一例として、請求項４にかかる発明は、上記請求項３
に記載のディジタルＰＬＬ回路において、上記信号パタ
ーン記憶手段は、上記基準クロックの信号パターンを時
系列で書き込み、書き込み順に同信号パターンを読み出
す構成としてある。
の一例として、請求項４にかかる発明は、上記請求項３
に記載のディジタルＰＬＬ回路において、上記信号パタ
ーン記憶手段は、上記基準クロックの信号パターンを時
系列で書き込み、書き込み順に同信号パターンを読み出
す構成としてある。
【００１６】すなわち、上記メモリ制御回路は、上記基
準クロックの信号パターンを時系列で上記メモリに書き
込み、同メモリから書き込み順に同信号パターンを読み
出す。
準クロックの信号パターンを時系列で上記メモリに書き
込み、同メモリから書き込み順に同信号パターンを読み
出す。
【００１７】上記位相同期手段は、バースト信号受信時
には上記信号パターン取得手段にて取得された信号パタ
ーンに基づいて入力データの位相同期をとり、バースト
信号非受信時には上記信号パターン記憶手段にて記憶さ
れた信号パターンに基づいて同入力データの位相同期を
とることが可能な構成であれば良い。例えば、バースト
信号受信状況を監視可能な回路でバースト信号受信の有
無を検出し、バースト信号受信時には上記信号パターン
取得手段にて取得された信号パターンから位相を抽出し
て入力データの位相同期を行い、バースト信号非受信時
には同信号パターン記憶手段にて記憶された信号パター
ンから位相を抽出して入力データの位相同期を行うもの
等であっても良い。
には上記信号パターン取得手段にて取得された信号パタ
ーンに基づいて入力データの位相同期をとり、バースト
信号非受信時には上記信号パターン記憶手段にて記憶さ
れた信号パターンに基づいて同入力データの位相同期を
とることが可能な構成であれば良い。例えば、バースト
信号受信状況を監視可能な回路でバースト信号受信の有
無を検出し、バースト信号受信時には上記信号パターン
取得手段にて取得された信号パターンから位相を抽出し
て入力データの位相同期を行い、バースト信号非受信時
には同信号パターン記憶手段にて記憶された信号パター
ンから位相を抽出して入力データの位相同期を行うもの
等であっても良い。
【００１８】この場合における位相同期手段の構成の一
例として、請求項５にかかる発明は、上記請求項１〜請
求項４のいずれかに記載のディジタルＰＬＬ回路におい
て、上記位相同期手段は、上記バースト信号受信の有無
を監視する受信信号監視回路と、このバースト信号受信
の有無に応じ、上記信号パターン取得手段にて取得され
た信号パターンと上記信号パターン記憶手段にて記憶さ
れた信号パターンとのうちのいずれかを出力する位相切
替回路とを具備する構成としてある。
例として、請求項５にかかる発明は、上記請求項１〜請
求項４のいずれかに記載のディジタルＰＬＬ回路におい
て、上記位相同期手段は、上記バースト信号受信の有無
を監視する受信信号監視回路と、このバースト信号受信
の有無に応じ、上記信号パターン取得手段にて取得され
た信号パターンと上記信号パターン記憶手段にて記憶さ
れた信号パターンとのうちのいずれかを出力する位相切
替回路とを具備する構成としてある。
【００１９】すなわち、受信信号監視回路は、上記バー
スト信号受信の有無を監視する。そして、位相切替回路
は、バースト信号受信時に上記信号パターン取得手段に
て取得された信号パターンを出力し、バースト信号非受
信時に上記信号パターン記憶手段にて記憶された信号パ
ターンを出力する。
スト信号受信の有無を監視する。そして、位相切替回路
は、バースト信号受信時に上記信号パターン取得手段に
て取得された信号パターンを出力し、バースト信号非受
信時に上記信号パターン記憶手段にて記憶された信号パ
ターンを出力する。
【００２０】また、多相クロックから基準クロックの信
号パターンを取得する場合における位相同期手段の構成
の一例として、請求項６にかかる発明は、上記請求項２
に記載のディジタルＰＬＬ回路において、上記位相同期
手段は、上記信号パターン取得手段にて取得された信号
パターンに対応するクロックを上記多相クロックから選
択し、同クロックに基づいて上記入力データの位相同期
をとる構成としてある。
号パターンを取得する場合における位相同期手段の構成
の一例として、請求項６にかかる発明は、上記請求項２
に記載のディジタルＰＬＬ回路において、上記位相同期
手段は、上記信号パターン取得手段にて取得された信号
パターンに対応するクロックを上記多相クロックから選
択し、同クロックに基づいて上記入力データの位相同期
をとる構成としてある。
【００２１】すなわち、位相同期手段は、上記信号パタ
ーン取得手段にて取得された信号パターンに対応するク
ロックを上記多相クロックから選択する。そして、同ク
ロックに基づいて上記入力データの位相同期をとる。
ーン取得手段にて取得された信号パターンに対応するク
ロックを上記多相クロックから選択する。そして、同ク
ロックに基づいて上記入力データの位相同期をとる。
【００２２】
【発明の実施の形態】以下、図面にもとづいて本発明の
実施形態を説明する。図１は、本実施形態のディジタル
ＰＬＬ回路を備えたデータ受信装置の構成をブロック図
により示している。
実施形態を説明する。図１は、本実施形態のディジタル
ＰＬＬ回路を備えたデータ受信装置の構成をブロック図
により示している。
【００２３】データ受信装置１０は、Ｎ相クロックを生
成する多相クロック生成回路２０と、バースト信号入力
端子３０と多相クロック生成回路２０とに接続されたデ
ィジタルＰＬＬ回路４０と、多相クロック生成回路２０
とディジタルＰＬＬ回路４０とに接続されたデータ識別
リタイミング回路５０とを備え、バースト信号に対応す
るクロック位相の信号パターンをＮ相クロックから取得
し、この信号パターンから検出されたクロック位相に基
づいて受信データの位相同期をとっている。
成する多相クロック生成回路２０と、バースト信号入力
端子３０と多相クロック生成回路２０とに接続されたデ
ィジタルＰＬＬ回路４０と、多相クロック生成回路２０
とディジタルＰＬＬ回路４０とに接続されたデータ識別
リタイミング回路５０とを備え、バースト信号に対応す
るクロック位相の信号パターンをＮ相クロックから取得
し、この信号パターンから検出されたクロック位相に基
づいて受信データの位相同期をとっている。
【００２４】多相クロック生成回路２０は、ディジタル
ＰＬＬ回路４０とデータ識別リタイミング回路５０に接
続され、図２に示すように、バースト信号と周波数の同
じ基本クロックと、この基本クロックから２π／Ｎずつ
遅延した位相を有するクロックとから構成されるＮ相ク
ロックを生成する。
ＰＬＬ回路４０とデータ識別リタイミング回路５０に接
続され、図２に示すように、バースト信号と周波数の同
じ基本クロックと、この基本クロックから２π／Ｎずつ
遅延した位相を有するクロックとから構成されるＮ相ク
ロックを生成する。
【００２５】ディジタルＰＬＬ回路４０は、図３に示す
ように、バースト信号入力端子３０と多相クロック生成
回路２０の出力側に接続されたＮ相クロック入力端子２
１とに接続された位相検出回路４１と、位相検出回路４
１に接続された位相パターン記憶回路４２と、位相検出
回路４１と位相パターン記憶回路４２とに接続されたク
ロック位相切替回路４３と、Ｎ相クロック入力端子２１
とクロック位相切替回路４３とに接続されたクロック選
択回路４４とを備えている。
ように、バースト信号入力端子３０と多相クロック生成
回路２０の出力側に接続されたＮ相クロック入力端子２
１とに接続された位相検出回路４１と、位相検出回路４
１に接続された位相パターン記憶回路４２と、位相検出
回路４１と位相パターン記憶回路４２とに接続されたク
ロック位相切替回路４３と、Ｎ相クロック入力端子２１
とクロック位相切替回路４３とに接続されたクロック選
択回路４４とを備えている。
【００２６】このような構成により、図４に示すような
バースト周期内において、バースト信号受信時には、Ｎ
相クロックを用いて受信バースト信号に対応した最適な
クロック位相を検出すると、この検出されたクロック位
相を有する信号パターンを記憶し、同信号パターンに基
づくクロック位相を出力する。一方、バースト信号非受
信時には、バースト受信中に書き込まれた信号パターン
を読み出して対応するクロック位相を出力する。
バースト周期内において、バースト信号受信時には、Ｎ
相クロックを用いて受信バースト信号に対応した最適な
クロック位相を検出すると、この検出されたクロック位
相を有する信号パターンを記憶し、同信号パターンに基
づくクロック位相を出力する。一方、バースト信号非受
信時には、バースト受信中に書き込まれた信号パターン
を読み出して対応するクロック位相を出力する。
【００２７】位相検出回路４１は、バースト信号入力端
子３０と多相クロック生成回路２０とに接続されたディ
ジタルサンプリング回路４１ａと、ディジタルサンプリ
ング回路４１ａに接続されたエッジ検出回路４１ｂと、
エッジ検出回路４１ｂに接続された立ち下がりエッジカ
ウンタ４１ｃとを備え、Ｎ相クロックにより時間方向に
受信データをサンプリングするとともに、サンプリング
データ信号からエッジの位置と個数を検出し、立ち上が
りエッジ位置の平均を求めることにより最適位相を検出
する。
子３０と多相クロック生成回路２０とに接続されたディ
ジタルサンプリング回路４１ａと、ディジタルサンプリ
ング回路４１ａに接続されたエッジ検出回路４１ｂと、
エッジ検出回路４１ｂに接続された立ち下がりエッジカ
ウンタ４１ｃとを備え、Ｎ相クロックにより時間方向に
受信データをサンプリングするとともに、サンプリング
データ信号からエッジの位置と個数を検出し、立ち上が
りエッジ位置の平均を求めることにより最適位相を検出
する。
【００２８】従って、受信バースト信号に対応した最適
なクロック位相を検出する位相検出回路４１は、この意
味で、本発明にいう信号パターン取得手段を構成してい
る。
なクロック位相を検出する位相検出回路４１は、この意
味で、本発明にいう信号パターン取得手段を構成してい
る。
【００２９】位相パターン記憶回路４２は、立ち下がり
エッジカウンタ４１ｃに接続されたメモリ４２ａと、メ
モリ４２ａに接続されたメモリ制御回路４２ｂと、メモ
リ制御回路４２ｂに接続された受信信号監視回路４２ｃ
とを備え、受信信号監視回路４２ｃが受信バースト信号
の有無を検出すると、バースト信号受信開始時から受信
終了時までは時系列的に立ち下がりエッジカウンタ４１
ｃにて検出されたクロック位相を有する信号パターンを
メモリ４２ａに書き込み、バースト非受信中はメモリ４
２ａから同信号パターンを順番に読み出して対応するク
ロック位相を出力する。
エッジカウンタ４１ｃに接続されたメモリ４２ａと、メ
モリ４２ａに接続されたメモリ制御回路４２ｂと、メモ
リ制御回路４２ｂに接続された受信信号監視回路４２ｃ
とを備え、受信信号監視回路４２ｃが受信バースト信号
の有無を検出すると、バースト信号受信開始時から受信
終了時までは時系列的に立ち下がりエッジカウンタ４１
ｃにて検出されたクロック位相を有する信号パターンを
メモリ４２ａに書き込み、バースト非受信中はメモリ４
２ａから同信号パターンを順番に読み出して対応するク
ロック位相を出力する。
【００３０】従って、バースト信号受信時に位相検出回
路４１にて検出されたクロック位相に対応する信号パタ
ーンを記憶する位相パターン記憶回路４２は、この意味
で、本発明にいう信号パターン記憶手段を構成してい
る。
路４１にて検出されたクロック位相に対応する信号パタ
ーンを記憶する位相パターン記憶回路４２は、この意味
で、本発明にいう信号パターン記憶手段を構成してい
る。
【００３１】クロック位相切替回路４３は、受信信号監
視回路４２ｃと立ち下がりエッジカウンタ４１ｃ及びメ
モリ４２ａに接続され、受信信号監視回路４２ｃからの
制御により、立ち下がりエッジカウンタ４１ｃにて検出
されたクロック位相とメモリ４２ａに記憶された信号パ
ターンに対応するクロック位相を切り替えていずれかの
クロック位相を出力する。
視回路４２ｃと立ち下がりエッジカウンタ４１ｃ及びメ
モリ４２ａに接続され、受信信号監視回路４２ｃからの
制御により、立ち下がりエッジカウンタ４１ｃにて検出
されたクロック位相とメモリ４２ａに記憶された信号パ
ターンに対応するクロック位相を切り替えていずれかの
クロック位相を出力する。
【００３２】クロック選択回路４４は、多相クロック生
成回路２０とクロック位相切替回路４３に接続され、ク
ロック位相切替回路４３から出力されたクロック位相に
基づき、多相クロック生成回路２０にて生成された多相
クロックから基準クロックを選択する。
成回路２０とクロック位相切替回路４３に接続され、ク
ロック位相切替回路４３から出力されたクロック位相に
基づき、多相クロック生成回路２０にて生成された多相
クロックから基準クロックを選択する。
【００３３】従って、バースト信号非受信時には位相検
出回路４１にて検出されたクロック位相を出力し、バー
スト信号非受信時にはバースト受信中に位相パターン記
憶回路４２へ書き込まれた信号パターンを読み出して対
応するクロック位相を出力するクロック位相切替回路４
３と、クロック位相切替回路４３から出力されたクロッ
ク位相に基づいて基準クロックを選択するクロック選択
回路４４は、この意味で、本発明にいう位相同期手段を
構成している。
出回路４１にて検出されたクロック位相を出力し、バー
スト信号非受信時にはバースト受信中に位相パターン記
憶回路４２へ書き込まれた信号パターンを読み出して対
応するクロック位相を出力するクロック位相切替回路４
３と、クロック位相切替回路４３から出力されたクロッ
ク位相に基づいて基準クロックを選択するクロック選択
回路４４は、この意味で、本発明にいう位相同期手段を
構成している。
【００３４】データ識別リタイミング回路５０は、ディ
ジタルサンプリング回路４１ａとクロック選択回路４４
に接続され、ディジタルサンプリング回路４１ａにてサ
ンプリングされたサンプリングデータからクロック選択
回路４４にて選択された基準クロックに基づいて受信デ
ータの位相同期をとる。
ジタルサンプリング回路４１ａとクロック選択回路４４
に接続され、ディジタルサンプリング回路４１ａにてサ
ンプリングされたサンプリングデータからクロック選択
回路４４にて選択された基準クロックに基づいて受信デ
ータの位相同期をとる。
【００３５】次に、本実施形態にかかるデータ受信装置
の動作を説明する。バースト信号受信時、受信バースト
信号がディジタルサンプリング回路４１ａに入力される
と、Ｎ相クロックを用いて多相クロックの各位相に応じ
てサンプリングされる。サンプリングされたサンプリン
グデータは、エッジ検出回路４１ｂに入力され、エッジ
における位相及び個数の検出を行う。この検出された位
置及び個数は、立ち下がりエッジカウンタ４１ｃに入力
され、立ち下がりエッジ位置の平均を求めることにより
バースト信号に最適な位相を持つクロック位相を検出す
る。
の動作を説明する。バースト信号受信時、受信バースト
信号がディジタルサンプリング回路４１ａに入力される
と、Ｎ相クロックを用いて多相クロックの各位相に応じ
てサンプリングされる。サンプリングされたサンプリン
グデータは、エッジ検出回路４１ｂに入力され、エッジ
における位相及び個数の検出を行う。この検出された位
置及び個数は、立ち下がりエッジカウンタ４１ｃに入力
され、立ち下がりエッジ位置の平均を求めることにより
バースト信号に最適な位相を持つクロック位相を検出す
る。
【００３６】この検出されたクロック位相の信号パター
ンは、メモリ４２ａへ時系列的に書き込まれるととも
に、クロック位相切替回路４３に入力される。クロック
位相切替回路４３は、受信信号監視回路４２ｃからの制
御により立ち下がりエッジカウンタ４１ｃの出力となる
クロック位相の信号パターンを選択し、対応するクロッ
ク位相を出力する。
ンは、メモリ４２ａへ時系列的に書き込まれるととも
に、クロック位相切替回路４３に入力される。クロック
位相切替回路４３は、受信信号監視回路４２ｃからの制
御により立ち下がりエッジカウンタ４１ｃの出力となる
クロック位相の信号パターンを選択し、対応するクロッ
ク位相を出力する。
【００３７】クロック選択回路４４では、多相クロック
の中からこのクロック位相に対応する基準クロックを選
択する。データ識別リタイミング回路５０は、クロック
選択回路４４により選択された基準クロックを用いて、
この基準クロックに基づいて受信データの位相同期をと
る。
の中からこのクロック位相に対応する基準クロックを選
択する。データ識別リタイミング回路５０は、クロック
選択回路４４により選択された基準クロックを用いて、
この基準クロックに基づいて受信データの位相同期をと
る。
【００３８】一方、バースト信号非受信時、メモリ４２
ａに書き込まれた信号パターンがバースト受信終了時か
ら時系列的に読み出され、クロック位相切替回路４３に
入力される。クロック位相切替回路４３は、メモリ４２
ａの出力となる信号パターンを選択し、対応するクロッ
ク位相を出力する。そして、クロック選択回路４４によ
り多相クロックの中からこのクロック位相に対応する基
準クロックを選択する。すると、データ識別リタイミン
グ回路５０は、バースト信号受信時と同様に、クロック
選択回路４４により選択された基準クロックに基づいて
受信データの位相同期をとる。
ａに書き込まれた信号パターンがバースト受信終了時か
ら時系列的に読み出され、クロック位相切替回路４３に
入力される。クロック位相切替回路４３は、メモリ４２
ａの出力となる信号パターンを選択し、対応するクロッ
ク位相を出力する。そして、クロック選択回路４４によ
り多相クロックの中からこのクロック位相に対応する基
準クロックを選択する。すると、データ識別リタイミン
グ回路５０は、バースト信号受信時と同様に、クロック
選択回路４４により選択された基準クロックに基づいて
受信データの位相同期をとる。
【００３９】このように、バースト信号受信時には、受
信バースト信号に対応した最適なクロック位相を検出し
て信号パターンを記憶するとともに、同信号パターンに
基づくクロック位相を出力し、バースト信号非受信時に
は、バースト受信中に書き込まれた信号パターンを読み
出して対応するクロック位相を出力するため、バースト
信号非受信時に正常なデータ送信が可能となる。
信バースト信号に対応した最適なクロック位相を検出し
て信号パターンを記憶するとともに、同信号パターンに
基づくクロック位相を出力し、バースト信号非受信時に
は、バースト受信中に書き込まれた信号パターンを読み
出して対応するクロック位相を出力するため、バースト
信号非受信時に正常なデータ送信が可能となる。
【００４０】
【発明の効果】以上説明したように本発明は、バースト
信号非受信時に正常なデータ送信が可能なディジタルＰ
ＬＬ回路を提供することができる。
信号非受信時に正常なデータ送信が可能なディジタルＰ
ＬＬ回路を提供することができる。
【００４１】また、請求項２にかかる発明によれば、多
相クロックから基準クロックを抽出することができる。
相クロックから基準クロックを抽出することができる。
【００４２】さらに、請求項３にかかる発明によれば、
取得された基準クロックの信号パターンをメモリに書き
込み、適宜読み出すことができる。
取得された基準クロックの信号パターンをメモリに書き
込み、適宜読み出すことができる。
【００４３】さらに、請求項４にかかる発明によれば、
バースト信号非受信時にもバースト信号受信中と同じ動
作を行うことができる。
バースト信号非受信時にもバースト信号受信中と同じ動
作を行うことができる。
【００４４】さらに、請求項５にかかる発明によれば、
バースト信号受信の有無に応じて入力データの位相同期
をとる際に用いる基準クロックを変えることができる。
バースト信号受信の有無に応じて入力データの位相同期
をとる際に用いる基準クロックを変えることができる。
【００４５】さらに、請求項６にかかる発明によれば、
多相クロックから選択した基準クロックに基づいて入力
データの位相同期をとることができる。
多相クロックから選択した基準クロックに基づいて入力
データの位相同期をとることができる。
【図１】本実施形態にかかるデータ受信装置の構成を示
すブロック図である。
すブロック図である。
【図２】多相クロックの生成例を示す波形図である。
【図３】ディジタルＰＬＬ回路の構成を示すブロック図
である。
である。
【図４】バースト信号の周期を示す模式図である。
【図５】従来例にかかるディジタルＰＬＬ回路の構成を
示すブロック図である。
示すブロック図である。
１０ データ受信装置 ２０ 多相クロック生成回路 ３０ バースト信号入力端子 ４０ ディジタルＰＬＬ回路 ４１ 位相検出回路 ４２ 位相パターン記憶回路 ４３ クロック位相切替回路 ４４ クロック選択回路 ５０ データ識別リタイミング回路
Claims (6)
- 【請求項１】 バースト信号に対応した基準クロックの
信号パターンを取得する信号パターン取得手段と、 この取得された信号パターンを記憶する信号パターン記
憶手段と、 バースト信号受信時には上記信号パターン取得手段にて
取得された信号パターンに基づいて入力データの位相同
期をとり、バースト信号非受信時には上記信号パターン
記憶手段にて記憶された信号パターンに基づいて同入力
データの位相同期をとる位相同期手段とを具備すること
を特徴とするディジタルＰＬＬ回路。 - 【請求項２】 上記請求項１に記載のディジタルＰＬＬ
回路において、 上記信号パターン取得手段は、多相クロックから上記基
準クロックの信号パターンを取得することを特徴とする
ディジタルＰＬＬ回路。 - 【請求項３】 上記請求項１または請求項２のいずれか
に記載のディジタルＰＬＬ回路において、 上記信号パターン記憶手段は、上記基準クロックの信号
パターンを記憶可能なメモリと、同メモリに同信号パタ
ーンの書き込み及び読み出しを行うメモリ制御回路とを
具備することを特徴とするディジタルＰＬＬ回路。 - 【請求項４】 上記請求項３に記載のディジタルＰＬＬ
回路において、 上記信号パターン記憶手段は、上記基準クロックの信号
パターンを時系列で書き込み、書き込み順に同信号パタ
ーンを読み出すことを特徴とするディジタルＰＬＬ回
路。 - 【請求項５】 上記請求項１〜請求項４のいずれかに記
載のディジタルＰＬＬ回路において、 上記位相同期手段は、上記バースト信号受信の有無を監
視する受信信号監視回路と、このバースト信号受信の有
無に応じ、上記信号パターン取得手段にて取得された信
号パターンと上記信号パターン記憶手段にて記憶された
信号パターンとのうちのいずれかを出力する位相切替回
路とを具備することを特徴とするディジタルＰＬＬ回
路。 - 【請求項６】 上記請求項２に記載のディジタルＰＬＬ
回路において、 上記位相同期手段は、上記信号パターン取得手段にて取
得された信号パターンに対応するクロックを上記多相ク
ロックから選択し、同クロックに基づいて上記入力デー
タの位相同期をとることを特徴とするディジタルＰＬＬ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05842198A JP3183246B2 (ja) | 1998-03-10 | 1998-03-10 | ディジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05842198A JP3183246B2 (ja) | 1998-03-10 | 1998-03-10 | ディジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11261546A true JPH11261546A (ja) | 1999-09-24 |
| JP3183246B2 JP3183246B2 (ja) | 2001-07-09 |
Family
ID=13083928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05842198A Expired - Fee Related JP3183246B2 (ja) | 1998-03-10 | 1998-03-10 | ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3183246B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007020008A (ja) * | 2005-07-08 | 2007-01-25 | Sumitomo Electric Ind Ltd | 光信号受信装置 |
| US8717073B2 (en) | 2012-02-23 | 2014-05-06 | Asahi Kasei Microdevices Corporation | Digital PLL circuit and clock generator |
| JP2021516883A (ja) * | 2018-03-23 | 2021-07-08 | ノースロップ グラマン システムズ コーポレーション | 複合位相ロックループを使用する、高分解能、広帯域幅および低位相ノイズを有する信号位相追跡 |
-
1998
- 1998-03-10 JP JP05842198A patent/JP3183246B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007020008A (ja) * | 2005-07-08 | 2007-01-25 | Sumitomo Electric Ind Ltd | 光信号受信装置 |
| JP4680702B2 (ja) * | 2005-07-08 | 2011-05-11 | 住友電気工業株式会社 | 光信号受信装置 |
| US8717073B2 (en) | 2012-02-23 | 2014-05-06 | Asahi Kasei Microdevices Corporation | Digital PLL circuit and clock generator |
| JP2021516883A (ja) * | 2018-03-23 | 2021-07-08 | ノースロップ グラマン システムズ コーポレーション | 複合位相ロックループを使用する、高分解能、広帯域幅および低位相ノイズを有する信号位相追跡 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3183246B2 (ja) | 2001-07-09 |
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|---|---|---|---|
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