JPH11243689A - Ｐｗｍ制御回路 - Google Patents

Abstract

(57)【要約】 【課題】中性点接地方式の変換器制御において、微妙な
調整を必要とせず、定期的な再調整も必要としない高効
率で安定したＰＷＭ制御回路を提供すること。 【解決手段】中性点接地方式の電力変換器の制御に用い
られ、アナログ入力指令に比例したパルス幅のデジタル
出力信号に変換するＰＷＭ制御回路において、複数の基
準搬送波が生成される搬送波生成回路１と、前記複数の
基準搬送波の最大レベル及び最低レベルを検出する複数
の検出回路５，６と、前記各検出回路により検出したそ
れぞれのピークレベルの差分を求め、該差分を前記搬送
波生成回路からの基準搬送波に加算する差分検出回路７
を具備したもの。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、中性点接地方式の
電力変換器の制御に用いられるＰＷＭ（パルス幅変調）
制御回路に関する。

【０００２】

【従来の技術】従来、ＰＷＭ制御により出力電圧・電流
の制御を行う電力変換器において、出力端のサージ電圧
を抑制することが可能な中性点接地方式が広く利用され
ている。

【０００３】従来、中性点接地方式は、変換器内直流部
の中性点を基準とし正極側スイッチング部と負極側のス
イッチング部により構成され、それぞれのスイッチング
部を制御するため、独立したキャリアを持つことを特徴
としている。

【０００４】中性点接地方式の応用例として電動機制御
を行うインバータがあげられ、図１５は、３相インバー
タの主回路のうちの１相分のみを示す回路図である。直
流母線Ｐ，Ｎ間に、ダイオードＤ１，Ｄ２の直列回路
に、例えばＩＧＢＴからなる半導体スイッチング素子Ｑ
１，Ｑ４が直列に接続され、ダイオードＤ１，Ｄ２に並
列に例えばＩＧＢＴからなる半導体スイッチング素子Ｑ
２，Ｑ３の直列回路が接続されている。ダイオードＤ
１，Ｄ２の接続点に接続される中性線Ｏと直流母線Ｐの
間と、中性線Ｏと直流母線Ｎの間に、それぞれコンデン
サＣ１，Ｃ２が接続され、ダイオードＤ１，Ｄ２の接続
点とスイッチング素子Ｑ２，Ｑ３の接続点には負荷Ｌが
接続されている。なお、Ｇ１〜Ｇ４はスイッチング素子
Ｑ１〜Ｑ４のゲート端子を示している。

【０００５】図１６は、図１５のスイッチング素子Ｑ１
〜Ｑ４のゲートに制御信号を与える従来のＰＷＭ制御回
路であり、搬送波生成回路１から出力されるキャリアＶ
１とと電圧指令Ｖｒｅｆが加算器５により加算され、こ
の加算出力が比較器２に入力され、ここで基準値と比較
され、ゲート端子Ｇ４に与えるための所定のゲート信号
が出力される。また搬送波生成回路１から出力されるキ
ャリアＶ２と電圧指令Ｖｒｅｆが加算器６により加算さ
れ、この加算出力が比較器３に入力され、ここで基準値
と比較され、ゲート端子Ｇ１に与えるための所定のゲー
ト信号が出力される。

【０００６】次に、このような構成のＰＷＭ制御回路の
動作について、図１７を参照して説明する。スイッチン
グ回路は中性点電位を基準に正極性側のスイッチング素
子Ｑ１、Ｑ２と、負極性側のスイッチング素子Ｑ３、Ｑ
４はそれぞれ反転したスイッチング動作となる。

【０００７】図１７に示すように、基準三角波キャリア
は正極側スイッチング用基準三角波キャリアＶ１と負極
側スイッチング用基準三角波キャリアＶ２の２つのキャ
リアで構成される。それぞれのキャリアＶ１，Ｖ２はオ
フセットレベルが異なる同期信号となっている。

【０００８】基準となるキャリアは、図に示した三角波
を初め、ノコギリ波など入力レベルに比例したパルス幅
を生成するため各種利用されているが、ここでは代表と
して三角波にて説明する。

【０００９】電圧指令Ｖｒｅｆと三角波キャリアＶ１、
Ｖ２の比較により、電圧指令に比例したパルス幅に変換
し各スイッチング素子Ｑ１〜Ｑ４のＰＷＭ制御を行って
いる。各レベルの電圧指令Ｖｒｅｆが入力された場合、
三角波キャリアＶ１、Ｖ２との比較により以下の動作と
なる。

【００１０】１） Ｖｒｅｆ＞Ｖ２の＋側の最大レベル
の場合電圧指令Ｖｒｅｆと三角波キャリアＶ２が交差せ
ず、Ｑ２は常時オン、Ｑ４は常時オフに固定となる。Ｖ
ｒｅｆのレベルがキャリアＶ１を超えた領域では、Ｑ１
がオンしＱ３がオフとなる。Ｑ２が常時オンとなってい
ることから、中性点電位を基準とした場合、出力端には
＋ＶＣ１の電圧が印加される。

【００１１】力行モードでは、コンデンサＣ１に蓄えら
れたエネルギーがＱ１からＱ２を経由し負荷Ｌに供給さ
れる。回生モードでは、負荷Ｌからの回生エネルギーが
Ｑ２からＱ１を経由しＣ１に充電される。逆に、Ｖｒｅ
ｆのレベルがＶ１よりも低い領域では、Ｑ１がオフしＱ
３がオンとなり、−ＶＣ２側に引き込もうとするが、Ｑ
４が常時オフとなっていることから、出力端電位は確定
せずオープン状態となる。

【００１２】力行モードでは、負荷Ｌに流れていた電流
がＱ２とＤ１で還流する。出力端電圧は、Ｑ２とＤ１の
順方向電圧降下分の電圧が発生する。回生モードでは、
Ｑ３からＤ２を経由し還流する。

【００１３】このモードではＱ１、Ｑ３のみスイッチン
グとなり、出力端の電圧リップル周波数は、三角波のキ
ャリア周波数と同一となる。 ２） Ｖｒｅｆ＜Ｖ１の一側の最低レベルの場合 電圧指令ＶｒｅｆとキャリアＶ１が交差せず、Ｑ３は常
時オン、Ｑ１は常時オフに固定となる。Ｖｒｅｆのレベ
ルがキャリアＶ２より低い領域では、Ｑ４がオンし、Ｑ
２がオフとなる。Ｑ３が常時オンとなっていることか
ら、中性点電位を基準とした場合、出力端には−ＶＣ２
の電圧が印加される。

【００１４】力行モードでは、コンデンサＣ２に蓄えら
れたエネルギーがＱ４からＱ３を経由し負荷に供給され
る。回生モードでは、負荷からの回生エネルギーがＱ３
からＱ４を経由し、コンデンサＣ２に充電される。

【００１５】逆に、ＶｒｅｆのレベルがＶ２よりも高い
領域では、Ｑ４がオフしＱ２がオンとなり、＋ＶＣ１側
に引き込もうとするが、Ｑ１が常時オフとなっているこ
とから、出力端電位は確定せずオープン状態となる。力
行モードでは、負荷Ｌに流れていた電流がＱ３とＤ２で
還流する。出力端電圧は、Ｑ３とＤ２の順方向電圧降下
分の電圧が発生する。

【００１６】回生モードでは、Ｑ２からＤ１を経由し還
流する。このモードではＱ２、Ｑ４のみスイッチングと
なり、出力端の電圧リップル周波数は、三角波のキャリ
ア周波数と同一となる。

【００１７】３） Ｖ１の−側の最低レベル＜Ｖｒｅｆ
＜Ｖ２の＋側最高レベルの場合電圧指令Ｖｒｅｆがゼロ
近傍領域の制御には以下の２つのパターンが考えられ
る。

【００１８】３）ー１ 三角波キャリアＶ１、Ｖ２のレ
ベルに重なりを持たせない場合キャリアに重なりを持た
せない場合、ＶｒｅｆｌがＶ１・Ｖ２双方に交差しない
領域が発生する。この領域では正極側・負極側ともスイ
ッチング動作を行わないことから電圧指令Ｖｒｅｆに対
する不感帯領域となる。

【００１９】この結果、外部に閉ループを持つ用途にお
いては、スイッチング周期が閉ループ制御応答に依存し
た不定周波数の低周波リップルとなり、出力電圧のひず
み増加や、低周波電流リップルの増加などの影響が生じ
る。

【００２０】また外部に開ループの用途においては、そ
のまま休止期間となるため出力電圧のひずみとして表れ
ることとなる。 ３）ー２ 三角波キャリアＶ１、Ｖ２のレベルに重なり
を持たせる場合キャリアに重なりを持たせた場合、Ｖｒ
ｅｆがＶ１・Ｖ２双方に交互に交差するモードが生じ
る。

【００２１】この領域では１）の正極側制御モードと、
２）の負極側制御モードが交互に繰り返されることとな
る。このことから、出力リップル周波数は三角波キャリ
アの２倍となり、リップル幅も小さく抑制される利点が
ある。

【００２２】又、零クロス領域に於いても必ずキャリア
周期のスイッチングが行われ、Ｖｒｅｆに比例したパル
ス幅出力を得ることができるため、重なりが無い場合の
様な不感帯が発生せず、ゼロクロス領域から最大出力ま
で直線的な特性を得ることが可能となる。

【００２３】このことから、高品質、高精度が要求され
る用途にはキャリアＶ１・Ｖ２に重なりを持たせ使用さ
れている。その反面、誘導性の負荷Ｌを接続し零クロス
領域で運転を行った場合、Ｑ１（Ｑ３）とＱ４（Ｑ２）
が交互にスイッチングを行うため、Ｃ１・Ｃ２間のエネ
ルギー遷移が発生する。

【００２４】例を挙げると、Ｑ１・Ｑ２がオン（Ｑ３・
Ｑ４オフ）し、Ｃ１のエネルギーが負荷（Ｌ−Ｒ）に供
給されている状態から、Ｑ３・Ｑ４がオン（Ｑ１、Ｑ２
オフ）となった場合、Ｌに充電されているエネルギーが
Ｑ３・Ｑ４に逆並列接続されたダイオードを経由してＣ
２に充電（回生）される。

【００２５】この遷移エネルギーにより、ＶＣ１・ＶＣ
２の電圧アンバランスが発生するため、電圧をバランス
させるための回路や遷移エネルギーを消費するための付
加回路を設置している。

【００２６】

【発明が解決しようとする課題】遷移エネルギーはキャ
リアの重なり量に比例することから、重なり量は極力少
なくすることが求められるが、スイッチング素子の個体
差や温度ドリフト、経年変化等の変動が発生した場合に
も重なりが無くならず安定した動作が確保される様、一
定以下に重なり量を小さく設定することができなかっ
た。

【００２７】このため、コンデンサＣ１，Ｃ２間の遷移
エネルギーを小さく抑えることができず、上下アーム
の、電圧アンバランスを補正する回路や遷移エネルギー
の消費回路の追加等の対策が必要となり、効率の低下や
発熱の増加・装置の大型化となる問題があった。

【００２８】又、従来技術にて装置の小型化・高効率化
を求めるには、最適な重なり量とするための微妙な調整
が必要となることや、各種ドリフト要因を抑制するた
め、装置（回路）周辺の温度コントロールや定期的な校
正作業が必要となり、調整、メンテナンスのコスト増大
となる問題があった。

【００２９】本発明は、以上の問題点を改善するためな
されたもので、中性点接地方式の電力変換器制御におい
て微妙な調整を必要とせず、定期的な再調整も必要とし
ない高効率で安定した安価なＰＷＭ制御回路を提供する
ことを目的とする。

【００３０】

【課題を解決するための手段】前記目的を達成するた
め、請求項１に対応する発明は、中性点接地方式の電力
変換器に制御に用いられ、アナログ入力指令に比例した
パルス幅のデジタル出力信号に変換するＰＷＭ制御回路
において、複数の基準搬送波が生成される搬送波生成回
路と、前記複数の基準搬送波の最大レベル及び最低レベ
ルを検出する複数の検出回路と、前記各検出回路により
検出したそれぞれのピークレベルの差分を求め、該差分
を前記搬送波生成回路からの基準搬送波に加算する差分
検出回路を具備したＰＷＭ制御回路である。

【００３１】請求項１に対応する発明によれば、各基準
搬送波のピークレベルを検出し、検出したピークレベル
を比較し、この比較結果を前記基準搬送波に加算するこ
とにより、各基準搬送波の重なり量を適正な値に制御す
ることができる。この結果、微妙な調整を必要とせず、
定期的な再調整も必要としない高効率で安定したＰＷＭ
制御回路を得ることができる。

【００３２】前記目的を達成するため、請求項２に対応
する発明は、中性点接地方式の電力変換器に制御に用い
られ、アナログ入力指令に比例したパルス幅のデジタル
出力信号に変換するＰＷＭ制御回路において、複数の基
準搬送波が生成される搬送波生成回路と、前記各基準搬
送波に同期した歪み波を生成し、該歪み波を該各基準搬
送波に重畳させる歪み波発生回路を具備したＰＷＭ制御
回路である。

【００３３】請求項２に対応する発明によれば、基準搬
送波に同期した歪み波を生成し基準搬送波に加算の上Ｐ
ＷＭ変換することにより、ゼロクロス近傍においても、
出力パルスが消滅し不感帯が発生すること無く、主回路
のスイッチング素子が交互にスイッチング動作する様制
御される。この結果、微妙な調整を必要とせず、定期的
な再調整も必要としない高効率で安定したＰＷＭ制御回
路を得ることができる。

【００３４】前記目的を達成するため、請求項３に対応
する発明は、中性点接地方式の電力変換器に制御に用い
られ、アナログ入力指令に比例したパルス幅のデジタル
出力信号に変換するＰＷＭ制御回路において、複数の基
準搬送波が生成される搬送波生成回路と、前記電力変換
器の中性点を基準とし正極側と負極側の主回路直流部電
圧を検出する電圧検出回路と、前記電圧検出回路により
検出された正極側と負極側の主回路電圧を比較する比較
演算回路と、比較演算結果を基準搬送波に加算する加算
回路を具備したＰＷＭ制御回路である。

【００３５】請求項３に対応する発明によれば、主回路
電圧を検出し、検出電圧の差分を求め、これを基準搬送
波生成回路にフィードバックし、基準搬送波のオフセッ
トを制御することにより、複数の基準搬送波の重なり量
を制御し、電圧指令ゼロ近傍領域の交互スイッチングモ
ードにおけるコンデンサのエネルギー遷移の発生を抑制
する。

【００３６】前記目的を達成するため、請求項４に対応
する発明は、中性点接地方式の電力変換器の制御に用い
られ、アナログ入力指令に比例したパルス幅のデジタル
出力信号に変換するＰＷＭ制御回路において、複数の基
準搬送波が生成される搬送波生成回路と、前記電力変換
器の中性点を基準とし正極側と負極側の主回路直流部電
圧を検出する電圧検出回路と、前記電圧検出回路により
検出された正極側と負極側の主回路電圧を比較する比較
演算回路と、比較演算結果を出力電圧指令に加算する加
算回路を具備したＰＷＭ制御回路である。

【００３７】請求項４に対応する発明によれば、電圧指
令ゼロ近傍領域の交互スイッチングモードに於ける、コ
ンデンサＣ１，Ｃ２のエネルギー遷移の発生時、主回路
直流部電圧を検出し、該検出電圧の差分を求め、該差分
を電圧指令にフィードバック（加算）し、これをオフセ
ット電圧として基準搬送波に加算することにより、電圧
アンバランスを抑制するものである。

【００３８】前記目的を達成するため、請求項５に対応
する発明は、中性点接地方式の電力変換器の制御に用い
られ、アナログ入力指令に比例したパルス幅のデジタル
出力信号に変換するＰＷＭ制御回路において、複数の基
準搬送波が生成される搬送波生成回路と、要求される制
御周期に対し充分に速い周波数のディザー信号を生成す
るディザー生成回路と、前記ディザー生成回路からのデ
ィザー信号を電圧指令に加算する加算器と、前記加算器
で加算された加算値と前記搬送波生成回路からの基準搬
送波を比較して比較回路を具備したＰＷＭ制御回路であ
る。

【００３９】請求項５に対応する発明によれば、基準搬
送波を重なりの無い様に設定し、電圧指令に第１の基準
搬送波の最低レベルと、第２の基準搬送波の最大レベル
のかい離値よりも大きな振幅を持つディザー信号を加算
し、これをＰＷＭ制御回路に入力することによりゼロク
ロス近傍においても、出力パルスが消滅し不感帯が発生
すること無く、ディザー信号の周期にてスイッチング素
子が交互にスイッチング動作する様制御される。

【００４０】前記目的を達成するため、請求項６に対応
する発明は、中性点接地方式の電力変換器に制御に用い
られ、アナログ入力指令に比例したパルス幅のデジタル
出力信号に変換するＰＷＭ制御回路において、複数の基
準搬送波が生成される搬送波生成回路と、主回路スイッ
チング素子の動作状態を検出するスイッチングモード検
出回路と、それぞれのスイッチング素子のオンパルス幅
の差分を検出するパルス幅差分検出回路と、前記パルス
幅差分検出回路の検出結果を前記基準搬送波に加算する
加算手段を具備したＰＷＭ制御回路である。

【００４１】請求項６に対応する発明によれば、基準搬
送波を重なりの有る様に設定し、スイッチング素子の動
作から、基準搬送波の交差領域でスイッチングを行う交
互スイッチングモードと、交差領域からはずれた片側ス
ッチングモードに分類する。この運転モードを検出し、
交互スイッチングモードおけるゲート信号相互のパルス
幅差分を検出し、基準搬送波にオフセット加算すること
により、基準搬送波の重なり量を規定値に制御する。

【００４２】前記目的を達成するため、請求項７に対応
する発明は、中性点接地方式の電力変換器の制御に用い
られ、アナログ入力指令に比例したパルス幅のデジタル
出力信号に変換するＰＷＭ制御回路において、複数の基
準搬送波が生成される搬送波生成回路と、スイッチング
モードを検出するスイッチングモード検出回路と、それ
ぞれのスイッチング素子のオンパルス幅の差分を検出す
るパルス幅差分検出回路と、前記パルス幅差分検出回路
の検出結果を電圧指令に加算する加算手段と、を具備し
たＰＷＭ制御回路である。

【００４３】請求項７に対応する発明によれば、基準搬
送波を重なりの有る様に設定し、スイッチング素子の動
作から、基準搬送波の交差領域でスイッチングを行う交
互スイッチングモードと、交差領域からはずれた片側ス
ッチングモードに分類し、この運転モードを検出し、交
互スイッチングモードおけるゲート信号相互のパルス幅
差分を検出し、電圧指令にオフセット加算することによ
り交互スイッチングとなる領域を制御する。

【００４４】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。 ＜第１の実施形態＞図１に示すように、複数の基準搬送
波の比較によるアナログ入力指令に比例したパルス幅の
デジタル出力信号に変換するＰＷＭ制御回路において、
次のように構成したものである。すなわち、搬送波生成
回路１から出力される基準搬送波Ｖ１の最低値（最低電
圧）を検出するピークレベルを検出する検出回路例えば
サンプルホールド回路５と、搬送波生成回路１から出力
される基準搬送波Ｖ２の最高値（最高電圧）を検出する
ピークレベルを検出する検出回路例えばサンプルホール
ド回路６と、サンプルホールド回路５，６により検出し
たピークレベルを比較し、この結果を搬送波生成回路１
にフィードバックする差分検出回路７を備えている。

【００４５】このように構成することにより、基準搬送
波Ｖ１，Ｖ２のピーク値を検出し、この検出したピーク
値の差分が規定電圧となる様に搬送波生成回路１にフィ
ードバックされ、これにより基準搬送波のオフセットを
制御することにより、各基準搬送波の重なり量を適正な
値に制御することができる。

【００４６】図２は、図１の具体的な回路を示す図であ
る。搬送波生成回路１は、図２に示すように４個の演算
増幅器０１，０２，０３，０４、電池０５，０６、コン
デンサ０７、ツェナーダイオード０８、整流器０９〜０
１２、抵抗０１３〜０２３から構成されている。

【００４７】サンプルホールド回路５は、図２に示すよ
うにコンデンサ０３０、整流器０３１、抵抗０３２から
構成されている。またサンプルホールド回路６は、図２
に示すようにコンデンサ０３３、整流器０３４、抵抗０
３５，０３６から構成されている。差分検出回路７は、
演算増幅器０４０、抵抗０４１から構成されている。

【００４８】このような構成のものにおいて、初段の演
算増幅器０１と２段目の演算増幅器０２にて基準搬送波
（三角波）Ｖ１を生成している。初段の演算増幅器０１
はフィードバックに接続されているツェナーダイオード
０８により制限される正負２値の値を持つ矩形波とな
る。

【００４９】この出力は２段目の演算増幅器０２に入力
されフィードバックに接続されているコンデンサ０７に
て積分される。この積分出力は演算増幅器０１の非反転
入力端子に入力され、合計２段の反転増幅器０１，０２
の演算結果となることから、負帰還として動作する。

【００５０】初段の演算増幅器０１の反転入力端子の電
圧レベルに対し、２段目の演算増幅器０２の積分動作に
より非反転入力端子の電圧レベルがクロスオーバーした
時点で初段の演算増幅器０１の出力が反転する。それに
伴い２段目の積分動作極性も反転する。

【００５１】図中Ｖｏｆ１は初段の演算増幅器０１の反
転レベルに対するオフセットであり、２段目の演算増幅
器０２の出力の三角波の直流オフセットとなる。３段
目、４段目の演算増幅器０３，０４は、２段目の演算増
幅器０２の出力より、オフセット電圧の異なる同位相の
三角波信号を生成する。基準搬送波Ｖ１の最低電圧を整
流器０３１にて検波し、コンデンサ０３０に充電する。
コンデンサ０３０（Ｃ１）に充電されたエネルギーは抵
抗０３２（Ｒ１）を経由し放電されるが、基準搬送波の
オフセットレベルのドリフトは搬送波周波数の時間レン
ジに対し非常に長い時間にて変動するため、抵抗０３２
（Ｒ１）・コンデンサ０３０（Ｃ１）の時定数を基準搬
送波の周波数よりも充分大きな値に設定することによ
り、充分な精度を持った電圧検波が可能であり、この場
合各時間レンジの相関関係は以下の通りである。

【００５２】ドリフト発生の時間＞＞Ｃ１・Ｒ１時定数
＞＞１／搬送波周波数 基準搬送波Ｖ２の最大電圧についても、整流器０３４の
向きを逆とする以外は基準搬送波Ｖ１の最低電圧の検出
と同様の構成により検出することができる。

【００５３】基準搬送波Ｖ１の最低電圧と基準搬送波Ｖ
２の最大電圧は演算増幅器０４０に入力され、その差分
にＲ２／Ｒ１のゲインを掛けた電圧が出力される。この
出力を４段目の演算増幅器０４にフィードバックし、Ｖ
２のオフセット量を制御することにより、基準搬送波Ｖ
１・Ｖ２の重なり量の変動を抑制することができる。

【００５４】この結果、微妙な調整を必要とせず、定期
的な再調整も必要としない高効率で安定したＰＷＭ制御
回路を得ることができる。＜第２の実施形態＞図３に示
すように、複数の基準搬送波が生成される搬送波生成回
路１と、各基準搬送波にそれぞれ同期した歪み波を生成
し、該歪み波をそれぞれ加算回路９，１０により基準搬
送波に重畳させる歪み波生成回路８を具備したＰＷＭ制
御回路である。

【００５５】このように構成することにより、次のよう
な作用効果が得られる。搬送波生成回路１からそれぞれ
出力される基準搬送波Ｖ１，Ｖ２を重なりの無い様に設
定し、さらに歪み波生成回路８により生成される該各基
準搬送波Ｖ１，Ｖ２に同期した歪み波を該基準搬送波に
加算された基準搬送波Ｖ１´，Ｖ２´をＰＷＭ制御され
る。この結果、ゼロクロス近傍においても、出力パルス
が消滅し不感帯が発生すること無く、図１５のスイッチ
ング素子Ｑ１，Ｑ４が交互にスイッチング動作する様制
御される。

【００５６】図４は図３の具体的な回路を示す図であ
り、歪み波生成回路８は、コンデンサ（Ｃ１）０５５と
抵抗（Ｒ１）０５６で構成され、初段の演算増幅器０１
の矩形波信号ＶｓをＲ１・Ｃ１にて微分する微分回路８
ｂ及びコンデンサ（Ｃ２）０４７と抵抗（Ｒ１）０４８
で構成され初段の演算増幅器０１の矩形波信号ＶｓをＲ
１・Ｃ１にて微分する微分回路８ａからなっている。

【００５７】そして、これ以外に演算増幅器０５０，０
５１、抵抗０５２，０５３，０５４からなり、微分回路
８ａの出力と搬送波生成回路１の２段の演算増幅器０２
の出力を加算する加算回路９が接続されている。また、
演算増幅器０５７、抵抗０５８からなり、微分回路８ｂ
の出力と４段の演算増幅器０４の出力を加算する加算回
路１０が接続されている。なお、搬送波生成回路１の２
段の出力側と加算回路９の入力側の間には、抵抗０４９
が接続されている点が、図２の搬送波生成回路１とは異
なっている。

【００５８】このように、初段の演算増幅器０１の矩形
波信号Ｖｓを微分回路８ａ，８ｂにて微分することによ
り、基準搬送波に同期した歪み波信号を得ている。Ｖ
１，Ｖ２は重なりのない様にオフセット量Ｖｏｆ１、Ｖ
ｏｆ２を設定し、矩形波信号Ｖｓの微分信号をＶ１，Ｖ
２にそれぞれ加算することにより、Ｖ１´・Ｖ２´を生
成している。

【００５９】Ｒ１はそれぞれのピーク電圧が充分重なる
様な値に設定し、Ｒ１・Ｃ１の時定数が基準搬送波周波
数よりも充分小さい値となるようＣ１を設定する。Ｖ１
´，Ｖ２´をＰＷＭ変換回路の基準搬送波として使用す
ることにより、Ｖ１，Ｖ２の重なりがない領域に於いて
も交互にスイッチングが行われることとなる。

【００６０】＜第３の実施形態＞図５に示すように、複
数の基準搬送波が生成される搬送波生成回路１と、電力
変換器の中性点を基準とし正極側と負極側の主回路直流
部電圧ＶＣ１，ＶＣ２をそれぞれ検出する電圧検出回路
１１，１２と、電圧検出回路１１，１２によりそれぞれ
検出された主回路直流部電圧ＶＣ１，ＶＣ２を加算して
両者の差分を求め、該差分を搬送波生成回路１にフィー
ドバックする加算回路２０とを具備したものである。

【００６１】このようにして基準搬送波のオフセット量
を制御することにより、基準搬送波Ｖ１，Ｖ２の重なり
量を制御し、電圧指令Ｖｒｅｆのゼロ近傍領域の交互ス
イッチングモードにおけるコンデンサＣ１，Ｃ２のエネ
ルギー遷移の発生を抑制するものである。

【００６２】図６は図５の具体例を示す回路図である。
搬送波生成回路１は前述の実施形態と同一で基準搬送波
Ｖ１，Ｖ２を生成する。加算回路２０は、図６に示すよ
うに演算増幅器０６１，０６２、整流器０６３，０６
４、抵抗０６６〜０６９から構成され、これにより制御
母線Ｐと中性点Ｏの間の主回路直流部電圧ＶＣ１と制御
母線Ｎと中性点Ｏの間の主回路直流部電圧ＶＣ２を加算
することにより、両者の電圧差分が検出される。

【００６３】いま、スイッチング素子Ｑ１からＱ４が停
止している場合、主回路電圧ＶＣ１，ＶＣ２の電圧は、
中性点Ｎを基準とし極性の異なる同一電圧となることか
ら、ＶＣ１，ＶＣ２の電圧を加算回路２０の演算増幅器
０６１，０６２にて加算することにより電圧差分が検出
される。

【００６４】電圧検出回路１１，１２により主回路電圧
ＶＣ１，ＶＣ２の電圧を検出し、検出電圧の差分を比較
演算回路にて求め、演算結果を基準搬送波生成回路１に
フィードバック（加算）し、基準搬送波のオフセットを
制御することにより基準搬送波Ｖ１，Ｖ２の重なり量を
制御し、電圧指令ゼロ近傍領域の交互スイッチングモー
ドにおけるコンデンサＣ１，Ｃ２のエネルギー遷移の発
生を抑制する。

【００６５】この差分出力は次段の反転増幅器０６２と
整流器０６３，０６４により整流され、主回路電圧ＶＣ
１，ＶＣ２の差分の極性に関わらず、正極性の電圧を出
力する。整流された差分電圧は、Ｖ２に対し、常に負電
圧のオフセット指令として動作することから、Ｖ１，Ｖ
２が相互に離れ、重なり量が少なくなる様に働く。

【００６６】以上のことから、交互のスイッチングによ
りエネルギー遷移が発生し、主回路電圧ＶＣ１，ＶＣ２
にアンバランスが発生した場合、Ｖ１，Ｖ２の重なり量
が少なくなる様動作し、主回路電圧ＶＣ１，ＶＣ２のア
ンバランスを抑制する。

【００６７】＜第４の実施形態＞図７に示すように、制
御母線（正極側母線）Ｐと中性点Ｏの間の主回路直流部
電圧ＶＣ１を、中性点Ｏを基準として検出する電圧検出
回路１１と、制御母線（負極側母線）Ｎと中性点Ｏの間
の主回路直流部電圧ＶＣ２を、中性点Ｏを基準として検
出する電圧検出回路１２と、電圧検出回路１１，１２に
より検出された主回路直流部電圧を加算する加算回路３
０と、加算回路３０の出力と電圧指令Ｖｒｅｆを加算す
る加算器１３と、加算回路３０の負の出力と電圧指令Ｖ
ｒｅｆを加算する加算器１４と、搬送波生成回路１から
生成される基準搬送波Ｖ１と加算器１３の出力を比較す
る比較器３１と、搬送波生成回路１から生成される基準
搬送波Ｖ２と加算器１４の出力を比較する比較器３２
と、比較器３１の出力を入力しこの入力レベルに比例し
たパルス幅を生成し、図１５のスイッチング素子Ｑ１，
Ｑ３を制御する比較回路２と、比較器３２の出力を入力
しこの入力レベルに比例したパルス幅を生成しスイッチ
ング素子Ｑ２，Ｑ４を制御する比較回路３とを備えてい
る。

【００６８】電圧指令ゼロ近傍領域の交互スイッチング
モードに於ける、コンデンサＣ１，Ｃ２のエネルギー遷
移の発生時、電圧検出回路１１，１２により主回路直流
部電圧ＶＣ１，ＶＣ２を検出し、検出電圧の差分を比較
演算回路３０にて求め、該差分を電圧指令Ｖｒｅｆにフ
ィードバックし、オフセット電圧として基準搬送波Ｖ
１，Ｖ２に加算することにより、電圧アンバランスを抑
制する。

【００６９】図８は図７の具体例を示す回路図である。
加算回路３０は、演算増幅器０６１，０６２，０７１、
整流器０６３，０６４、抵抗０６６，０６８，０７０か
ら構成されている。

【００７０】加算器１３は、演算増幅器０７３、抵抗０
７４，０７５，０７６からなり、また加算器１４は、演
算増幅器０７７、抵抗０７８，０７９，０８０からなっ
ている。

【００７１】比較回路２は、演算増幅器０８０、抵抗０
８１，０８２からなっている。比較回路３は、演算増幅
器０８３、抵抗０８４，０８５からなっている。このよ
うな構成のものにおいて、図１５のスイッチング素子Ｑ
１とＱ３及びＱ２とＱ４はそれぞれ反転論理にて動作す
る（Ｑ１がオン時はＱ３がオフ）。

【００７２】Ｑ１，Ｑ３のゲートパルスは、電圧指令Ｖ
ｒｅｆと基準搬送波Ｖ１との比較にて生成し、Ｑ２，Ｑ
４のゲートパルスは電圧指令Ｖｒｅｆと基準搬送波Ｖ２
との比較にて生成される。

【００７３】スイッチング素子Ｑ１からＱ４が停止して
いる場合、主回路直流部電圧ＶＣ１，ＶＣ２は、中性点
Ｏを基準とし極性の異なる同一電圧となることから、主
回路直流部電圧ＶＣ１，ＶＣ２を演算増幅器０６１にて
加算することにより電圧差分を検出している。

【００７４】この差分出力は次段の演算増幅器０６２と
整流器０６３，０６４により整流され、主回路直流部電
圧ＶＣ１，ＶＣ２の極性に関わらず、負極性の電圧を出
力している。

【００７５】スイッチング素子Ｑ１，Ｑ３ゲートパルス
生成回路の電圧指令Ｖｒｅｆに、ＶＣ１，ＶＣ２の差分
電圧を加算器１３により加算し、この加算値と基準搬送
波Ｖ１とを比較器３１に入力することにより、交互スイ
ッチングモード時のエネルギー遷移によるＶＣ１，ＶＣ
２の電圧アンバランス発生時、電圧指令が負側にシフト
することにより出力パルス幅を抑制し、ＶＣ１，ＶＣ２
の電圧アンバランスを抑制している。

【００７６】スイッチング素子Ｑ２，Ｑ４のゲートパル
ス生成回路の電圧指令ＶｒｅｆにＶＣ１，ＶＣ２の差分
電圧の反転信号を加算し、この加算値と基準搬送波Ｖ２
とを比較器３２に入力することにより、電圧アンバラン
ス発生時、電圧指令が正側にシフトすることにより出力
パルス幅を抑制し、前記同様電圧アンバランスを抑制し
ている。

【００７７】＜第５の実施形態＞図９に示すように、要
求される制御周期に対し充分に速い周波一数のディザー
信号を生成するディザー生成回路１５と、該ディザー信
号を電圧指令Ｖｒｅｆに加算する加算器１３と、搬送波
生成回路１からの基準搬送波Ｖ１と加算器１３の加算出
力を比較する比較器３１と、搬送波生成回路１からの基
準搬送波Ｖ２と加算器１３の加算出力を比較する比較器
３２と、比較器３１の出力を入力しこの入力レベルに比
例したパルス幅を生成し、図１５のスイッチング素子Ｑ
４を制御する比較回路２と、比較器３２の出力を入力し
この入力レベルに比例したパルス幅を生成しスイッチン
グ素子Ｑ３を制御する比較回路３とを備えている。

【００７８】このように基準搬送波Ｖ１，Ｖ２を重なり
の無い様に設定し、電圧指令Ｖｒｅｆに基準搬送波Ｖ１
の最低レベルと、Ｖ２の最大レベルのかい離値よりも大
きな振幅を持つディザー信号Ｖｓｉｎを加算し、ＰＷＭ
制御回路に入力することによりゼロクロス近傍において
も、出力パルスが消滅し不感帯が発生すること無く、デ
ィザー信号の周期にて図１５のスイッチング素子Ｑ１，
Ｑ４が交互にスイッチング動作する様制御される。

【００７９】図１０は図９の具体例を示す回路図であ
る。ディザー生成回路１５は、発信器１５１とコンデン
サ１５２からなっている。比較回路２は、演算増幅器０
８０と抵抗０８７からなっており、また比較回路３は、
演算増幅器０８３と抵抗０８６からなっている。加算器
１３は、抵抗０８８，０８９からなり、加算器３１は、
抵抗０９１からなっている。加算器１３は、抵抗０９
０，０９１，０９２からなっている。

【００８０】このように構成するのは、基準搬送波Ｖ
１，Ｖ２の重なりが無い様に設定するためであり、以下
このことについて説明する。この場合も、図１５のスイ
ッチング素子Ｑ１とＱ３及びＱ２とＱ４はそれぞれ反転
論理にて動作する（Ｑ１がオン時はＱ３がオフ）。

【００８１】Ｑ１，Ｑ３のゲートパルスは、Ｖｒｅｆと
基準搬送波Ｖ１との比較にて生成し、Ｑ２，Ｑ４のゲー
トパルスはＶｒｅｆと基準搬送波Ｖ２との比較にて生成
される。

【００８２】電圧指令Ｖｒｅｆにディザー信号Ｖｓｉｎ
を加算器１３により加算し、この加算値と基準搬送波Ｖ
１を比較器３１を介して比較回路２にて各スイッチング
素子に与えるゲートパルスを生成する。

【００８３】ディザー生成回路１５からのディザー信号
の周波数は、システムに要求される応答周波数よりも充
分高い値に設定することにより、システム出力への影響
を抑制している。又信号は直流オフセットの無い様にコ
ンデンサ１５２にて微分し入力し、そのレベルは基準搬
送波Ｖ１，Ｖ２のかい離値（Ｖ１の最低値−Ｖ２の最高
値）よりも大きな値に設定している。

【００８４】この場合、各周波数の相関関係は以下の通
りに設定する。 システム応答周波数＜ディザー信号周波数＜基準搬送波
周波数 上記ディザー信号の重畳により、ゼロクロス領域に於い
てもディザー周期のスイッチングが保証されることか
ら、不定期な低周波リップル発生が抑止される。

【００８５】また、図１５のコンデンサＣ１，Ｃ２間の
エネルギー遷移の発生しない片側スイッチングモードが
交互に繰り返されるため、ディザー信号の選定により、
ＶＣ１，ＶＣ２のアンバランスが抑止される。

【００８６】＜第６の実施形態＞図１１に示すように、
複数の基準搬送波が生成される搬送波生成回路１と、図
１５の主回路スイッチング素子Ｑ１〜Ｑ４の動作状態を
検出するスイッチングモード検出回路１７と、それぞれ
のスイッチング素子Ｑ１〜Ｑ４のオンパルス幅の差分を
検出するパルス幅差分検出回路１６と、パルス幅差分検
出回路１６の検出結果を基準搬送波Ｖ１，Ｖ２に加算す
る加算手段と、切換スイッチ１８を具備したものであ
る。

【００８７】このような構成のものにおいて、基準搬送
波（図１７のＶ１，Ｖ２）を重なりの有る様に設定し、
図１５のＱ１，Ｑ２の動作から、スイッチングモード検
出回路１７は基準搬送波Ｖ１，Ｖ２の交差領域でスイッ
チングを行う交互スイッチングモードと、交差領域から
はずれた片側スッチングモードに分類する。

【００８８】パルス幅差分検出回路１６は、該交互スイ
ッチングモードおけるスイッチング素子Ｑ１，Ｑ４のゲ
ートに与えるパルス信号相互のパルス幅差分を検出し、
加算器９，１０は該検出したパルス幅差分を基準搬送波
Ｖ１，Ｖ２にオフセット加算する。このオフセット加算
により、基準搬送波Ｖ１，Ｖ２の重なり量を規定値に制
御することができる。

【００８９】図１２は図１１の具体的回路を示すもので
ある。モード検出回路１７は、２段のＤフリップフロッ
プ０１０３，０１０４、０１０８，０１０９と、ＡＮＤ
ゲート０１０４，０１０９と、カウンタ０１０６，０１
１１およびＯＲ回路０１０７からなっている。

【００９０】パルス幅差分検出回路１６は、演算増幅器
００１と、反転増幅器００２と、整流器０１０１，０１
０２と、抵抗００４，００５，００６，００７，００
８，００９と、コンデンサ００３，０１００とからなっ
ている。

【００９１】比較回路２は、演算増幅器０８０と、抵抗
０８１，０８２，０９７からなっており、比較回路２は
スイッチング素子Ｑ４とＱ２を制御するものである。ま
た比較回路３は、演算増幅器０８３，０９９と、抵抗０
８４，０８５，０９８からなっており、比較回路３はス
イッチング素子Ｑ３，Ｑ１を制御するものである。

【００９２】切換スイッチ１８は、電磁コイル１８ｃと
接点１８ａからなっている。このような構成のものにお
いて、スイッチング素子Ｑ１とＱ３及びＱ２とＱ４はそ
れぞれ反転論理にて動作する（Ｑ１がオン時はＱ３がオ
フ）。

【００９３】スイッチング素子Ｑ１，Ｑ３のゲートパル
スはＶｒｅｆと基準搬送波Ｖ１との比較にて生成し、ス
イッチング素子Ｑ２，Ｑ４のゲートパルスはＶｒｅｆと
基準搬送波Ｖ２との比較にて生成される。比較回路２に
て生成されたゲートパルスＧ１，Ｇ２は、それぞれ２段
のＤフリップフロップ０１０３，０１０４、０１０８，
０１０９とＡＮＤゲート０１０５，０１１０により１シ
ョットのパルスに変換され、続くカウンタ０１０６，０
１１１のクロック端子ｃｋに入力されると共に、相対す
るカウンタ０１１１，０１０６のカウンタリセット信号
として入力される。

【００９４】このカウンタ０１０６，０１１１は、ゲー
トパルスＧ１またはＧ２が２パルス以上連続して入力さ
れた場合（片側スイッチングモード）、カウンタ０１０
６，０１１１がセットされＭＯＤＥ信号が“ＬＯ”とな
り、オフセット入力の接点がオープンとなるように動作
する。

【００９５】また、Ｇ１，Ｇ２が交互に入力された場合
（交互スイッチングモード）、カウンタ０１０６，０１
１１は交互にリセットされるためカウンタ出力がセット
されず、ＭＯＤＥ信号は“ＨＩ”となり、切換スイッチ
１８の接点（オフセット信号入力接点）が閉じる様に動
作する。

【００９６】パルス幅差分検出器１６の演算増幅器００
１により、増幅回路２からのゲートパルスＧ１と、増幅
回路３からのゲートパルスＧ２の差分を求めている。こ
の差分出力は次段の反転増幅器００２と整流器０１０
１，０１０２により整流され、ゲートパルスＧ１，Ｇ２
の差分の極性に関わらず、正極性の電圧を出力してい
る。

【００９７】交互スイッチングモード時に基準搬送波Ｖ
２のオフセットとして加算することにより、Ｖ２を負側
にシフトし重なり量を減らす様に動作する。以上の動作
により、図１５のコンデンサＣ１，Ｃ２のエネルーギー
遷移によりＶＣ１，ＶＣ２の電圧アンバランスの発生を
抑止している。

【００９８】＜第７の実施形態＞図１３に示すように、
複数の基準搬送波が生成される搬送波生成回路１と、ス
イッチングモードを検出するスイッチングモード検出回
路１７と、それぞれのスイッチング素子のオンパルス幅
の差分を検出するパルス幅差分検出回路１６と、パルス
幅差分検出回路１６の検出結果を電圧指令Ｖｒｅｆに加
算する加算器４１，４２，４３，４４，４５を具備した
ものである。

【００９９】基準搬送波Ｖ１，Ｖ２を重なりの有る様に
設定し、図１５のスイッチング素子Ｑ１，Ｑ２の動作か
ら、スイッチングモード検出回路１７は、基準搬送波Ｖ
１，Ｖ２の交差領域でスイッチングを行う交互スイッチ
ングモードと、交差領域からはずれた片側スッチングモ
ードに分類する。この分類された交互スイッチングモー
ドおけるゲートパルスＧ１，Ｇ２相互のパルス幅差分を
検出し、電圧指令にオフセット加算することにより交互
スイッチングとなる領域を制御する。

【０１００】図１４は図１３の具体的な回路を示す図で
あり、図１２と異なる点は、加算器４１〜４５の構成
と、全体の接続関係であり、これ以外の搬送波生成回路
１、比較回路２，３、パルス幅差分検出回路１６、スイ
ッチングモード検出回路１７の具体的構成と同一である
ので、説明は省略する。

【０１０１】加算器４１は、抵抗６２，６３からなって
いる。加算器４２は、演算増幅器５８、抵抗５９からな
っている。加算器４３は、演算増幅器５１，５２、抵抗
５３，５４，５５，５６，５７からなっている。加算器
４４は、抵抗６４，６５からなっている。加算器４５
は、演算増幅器６０、抵抗６１からなっている。

【０１０２】図１４の回路において、比較回路２はスイ
ッチング素子Ｑ１，Ｑ３を制御し、比較回路３はスイッ
チング素子Ｑ２，Ｑ４を制御し、かつスイッチング素子
Ｑ１とＱ３及びＱ２とＱ４はそれぞれ反転論理にて動作
する（Ｑ１がオン時はＱ３がオフ）。

【０１０３】スイッチング素子Ｑ１，Ｑ３のゲートパル
スはＶｒｅｆと基準搬送波Ｖ１との比較にて生成し、ス
イッチング素子Ｑ２，Ｑ４のゲートパルスはＶｒｅｆと
基準搬送波Ｖ２との比較にて生成される。

【０１０４】比較回路２，３にて生成されたゲートパル
スＧ１，Ｇ２はそれぞれ２段のＤフリップフロップ０１
０３，０１０４、０１０８，０１０９とＡＮＤゲート０
１０５，０１１０により、１ショットのパルスに変換さ
れ、続くカウンタ０１０６，０１１１のクロックに入力
されると共に、相対するカウンタ０１０６，０１１１の
カウンタリセット信号として入力される。

【０１０５】このカウンタ０１０６，０１１１は、Ｇ１
またはＧ２が２パルス以上連続して入力された場合（片
側スイッチングモード）、カウンタ０１０６，０１１１
がセットされＭＯＤＥ信号が“ＬＯ”となり、オフセッ
ト入力の接点がオープンとなるように動作する。

【０１０６】また、Ｇ１，Ｇ２が交互に入力された場合
（交互スイッチングモード）、カウンタ０１０６，０１
１１は交互にリセットされるため、カウンタ０１０６，
０１１１の出力がセットされず、ＭＯＤＥ信号は“Ｈ
Ｉ”となり、オフセット信号入力接点が閉じるように動
作する。

【０１０７】差動入力の演算増幅器００１によりＧ１，
Ｇ２の差分を求めている。この差分出力は次段の反転増
幅器００２と整流器０１０１，０１０２により整流さ
れ、ＶＣ１，ＶＣ２の差分の極性に関わらず、負極性の
電圧を出力している。交互スイッチングモード時、スイ
ッチング素子Ｑ１，Ｑ３のゲートパルス生成回路の電圧
指令Ｖｒｅｆにこの差分電圧を加算し、基準搬送波Ｖ１
との比較器に入力することにより、交互スイッチングモ
ード時のエネルギー遷移によるＶＣ１，ＶＣ２の電圧ア
ンバランス発生時、電圧指令が負側にシフトすることに
より出力パルス幅を抑制し、ＶＣ１，ＶＣ２の電圧アン
バランスになることを抑制している。

【０１０８】同様に、スイッチング素子Ｑ２，Ｑ４のゲ
ートパルス生成回路の電圧指令Ｖｒｅｆに差分電圧の反
転信号を加算し、基準搬送波Ｖ２との比較器に入力する
ことにより、電圧アンバランス発生時、電圧指令が正側
にシフトすることにより出力パルス幅を抑制し、前記同
様電圧アンバランスになることを抑制している。

【０１０９】

【発明の効果】以上述べた本発明によれば、中性点接地
方式の変換器制御において、微妙な調整を必要とせず、
定期的な再調整も必要としない高効率で安定したＰＷＭ
制御回路を提供することができる。

【図面の簡単な説明】

【図１】本発明のＰＷＭ制御回路の第１の実施形態の概
略構成を示すブロック図。

【図２】図１の具体的な回路を示す図。

【図３】本発明のＰＷＭ制御回路の第２の実施形態の概
略構成を示すブロック図。

【図４】図３の具体的な回路を示す図。

【図５】本発明のＰＷＭ制御回路の第３の実施形態の概
略構成を示すブロック図。

【図６】図５の具体的な回路を示す図。

【図７】本発明のＰＷＭ制御回路の第４の実施形態の概
略構成を示すブロック図。

【図８】図７の具体的な回路を示す図。

【図９】本発明のＰＷＭ制御回路の第５の実施形態の概
略構成を示すブロック図。

【図１０】図９の具体的な回路を示す図。

【図１１】本発明のＰＷＭ制御回路の第６の実施形態の
概略構成を示すブロック図。

【図１２】図１１の具体的な回路を示す図。

【図１３】本発明のＰＷＭ制御回路の第７の実施形態の
概略構成を示すブロック図。

【図１４】図１３の具体的な回路を示す図。

【図１５】従来の中性点接地方式のインバータの主回路
を示す図。

【図１６】従来のＰＷＭ制御回路の概略構成を示すブロ
ック図。

【図１７】図１６における課題を説明するための波形
図。

【図１８】図１６における課題を説明するための波形
図。

【符号の説明】

１…搬送波生成回路 ２，３…比較器 ４…調整回路 ５，６…サンプルホールド回路 ７…差分検出器 ８，８ａ，８ｂ…ひずみ波生成回路 ９，９ａ，９ｂ，１０，１３，１４…加算器 １１，１２…電圧検出器 １５…ディザー回路 １６…パルス幅差分検出器 １７…モード検出器 １８…切換スイッチ ２０，２１，２２，２３…スイッチング素子 ２４，２５…コンデンサ ２６…負荷

Claims (7)

【特許請求の範囲】
1. 【請求項１】 中性点接地方式の電力変換器の制御に用
   いられ、アナログ入力指令に比例したパルス幅のデジタ
   ル出力信号に変換するＰＷＭ制御回路において、 複数の基準搬送波が生成される搬送波生成回路と、 前記複数の基準搬送波の最大レベル及び最低レベルを検
   出する複数の検出回路と、 前記各検出回路により検出したそれぞれのピークレベル
   の差分を求め、該差分を前記搬送波生成回路からの基準
   搬送波に加算する差分検出回路と、 を具備したことを特徴とするＰＷＭ制御回路。
2. 【請求項２】 中性点接地方式の電力変換器の制御に用
   いられ、アナログ入力指令に比例したパルス幅のデジタ
   ル出力信号に変換するＰＷＭ制御回路において、 複数の基準搬送波が生成される搬送波生成回路と、 前記各基準搬送波に同期した歪み波を生成し、該歪み波
   を該各基準搬送波に重畳させる歪み波発生回路と、 を具備したことを特徴とするＰＷＭ制御回路。
3. 【請求項３】 中性点接地方式の電力変換器の制御に用
   いられ、アナログ入力指令に比例したパルス幅のデジタ
   ル出力信号に変換するＰＷＭ制御回路において、 複数の基準搬送波が生成される搬送波生成回路と、 前記電力変換器の中性点を基準とし正極側と負極側の主
   回路直流部電圧を検出する電圧検出回路と、 前記電圧検出回路により検出された主回路直流部電圧を
   比較する比較演算回路と、 比較演算結果を基準搬送波に加算する加算回路と、 を具備したことを特徴とするＰＷＭ制御回路。
4. 【請求項４】 中性点接地方式の電力変換器の制御に用
   いられ、アナログ入力指令に比例したパルス幅のデジタ
   ル出力信号に変換するＰＷＭ制御回路において、 複数の基準搬送波が生成される搬送波生成回路と、 前記電力変換器の中性点を基準とし正極側と負極側の主
   回路直流部電圧を検出する電圧検出回路と、 前記電圧検出回路により検出された正極側と負極側の主
   回路電圧を比較する比較演算回路と、 比較演算結果を出力電圧指令に加算する加算回路と、 を具備したことを特徴とするＰＷＭ制御回路。
5. 【請求項５】 中性点接地方式の電力変換器の制御に用
   いられ、アナログ入力指令に比例したパルス幅のデジタ
   ル出力信号に変換するＰＷＭ制御回路において、 複数の基準搬送波が生成される搬送波生成回路と、 要求される制御周期に対し充分に速い周波数のディザー
   信号を生成するディザー生成回路と、 前記ディザー生成回路からのディザー信号を電圧指令に
   加算する加算器と、 前記加算器で加算された加算値と前記搬送波生成回路か
   らの基準搬送波を比較して比較回路と、 を具備したことを特徴とするＰＷＭ制御回路。
6. 【請求項６】 中性点接地方式の電力変換器に制御に用
   いられ、アナログ入力指令に比例したパルス幅のデジタ
   ル出力信号に変換するＰＷＭ制御回路において、 複数の基準搬送波が生成される搬送波生成回路と、 主回路スイッチング素子の動作状態を検出するスイッチ
   ングモード検出回路と、 それぞれのスイッチング素子のオンパルス幅の差分を検
   出するパルス幅差分検出回路と、 前記パルス幅差分検出回路の検出結果を前記基準搬送波
   に加算する加算手段と、 を具備したことを特徴とするＰＷＭ制御回路。
7. 【請求項７】 中性点接地方式の電力変換器の制御に用
   いられ、アナログ入力指令に比例したパルス幅のデジタ
   ル出力信号に変換するＰＷＭ制御回路において、 複数の基準搬送波が生成される搬送波生成回路と、 スイッチングモードを検出するスイッチングモード検出
   回路と、 それぞれのスイッチング素子のオンパルス幅の差分を検
   出するパルス幅差分検出回路と、 前記パルス幅差分検出回路の検出結果を電圧指令に加算
   する加算回路と、 を具備したことを特徴とするＰＷＭ制御回路。