JPH11212658A - 分割電圧発生回路 - Google Patents
分割電圧発生回路Info
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- JPH11212658A JPH11212658A JP10025154A JP2515498A JPH11212658A JP H11212658 A JPH11212658 A JP H11212658A JP 10025154 A JP10025154 A JP 10025154A JP 2515498 A JP2515498 A JP 2515498A JP H11212658 A JPH11212658 A JP H11212658A
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Abstract
(57)【要約】
【課題】 抵抗分割電圧のインピーダンス変換を行うボ
ルテージホロワ回路の駆動能力を必要時のみ補うこと。 【解決手段】 抵抗分割電圧Ｖ１’をインピーダンスを
変換して出力電圧Ｖ１として出力するボルテージホロワ
回路２１の入力側に、電圧Ｖ１とＶ１’を比較してその
差が所定値を越えると出力を「Ｈ」にするコンパレータ
回路４１を接続し、その出力が「Ｈ」になったとき負荷
に吸込用の電流源Ｉ９を接続して、ボルテージホロワ回
路２１の吸込能力の不足を補う。
ルテージホロワ回路の駆動能力を必要時のみ補うこと。 【解決手段】 抵抗分割電圧Ｖ１’をインピーダンスを
変換して出力電圧Ｖ１として出力するボルテージホロワ
回路２１の入力側に、電圧Ｖ１とＶ１’を比較してその
差が所定値を越えると出力を「Ｈ」にするコンパレータ
回路４１を接続し、その出力が「Ｈ」になったとき負荷
に吸込用の電流源Ｉ９を接続して、ボルテージホロワ回
路２１の吸込能力の不足を補う。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶パネル等の負
荷を駆動するために、電源電圧を分割して得た電圧をボ
ルテージホロワ回路でインピーダンス変換して取り出す
分割電圧発生回路に関するものである。
荷を駆動するために、電源電圧を分割して得た電圧をボ
ルテージホロワ回路でインピーダンス変換して取り出す
分割電圧発生回路に関するものである。
【０００２】
【従来の技術】従来の液晶駆動用分割電圧発生回路とし
て、図６に示すように、電源電圧ＶＤＤを複数の抵抗１
１〜１５で分割し、これによって得た電圧Ｖ１’〜Ｖ
４’をＣＭＯＳオペアンプで構成したボルテージオロワ
回路２１，２２、３１，３２によってインピーダンス変
換して、負荷変動の影響を極力防止して安定した電圧Ｖ
１〜Ｖ４を出力するようにしたものがある。
て、図６に示すように、電源電圧ＶＤＤを複数の抵抗１
１〜１５で分割し、これによって得た電圧Ｖ１’〜Ｖ
４’をＣＭＯＳオペアンプで構成したボルテージオロワ
回路２１，２２、３１，３２によってインピーダンス変
換して、負荷変動の影響を極力防止して安定した電圧Ｖ
１〜Ｖ４を出力するようにしたものがある。
【０００３】ボルテージホロワ回路２１，２２を構成す
るＣＭＯＳオペアンプ２０は、図４に示すように、差動
増幅回路２０１と出力回路２０２から構成されている。
差動増幅回路２０１は、ＮＭＯＳトランジスタＭＮ１，
ＭＮ２と電流源Ｉ１による差動回路にＰＭＯＳトランジ
スタＭＰ１，ＭＰ２によるカレントミラー構成の能動負
荷を接続して構成されている。また、出力回路２０２
は、ＰＭＯＳトランジスタＭＰ３と電流源Ｉ２と位相補
償用コンデンサＣ１により構成されている。
るＣＭＯＳオペアンプ２０は、図４に示すように、差動
増幅回路２０１と出力回路２０２から構成されている。
差動増幅回路２０１は、ＮＭＯＳトランジスタＭＮ１，
ＭＮ２と電流源Ｉ１による差動回路にＰＭＯＳトランジ
スタＭＰ１，ＭＰ２によるカレントミラー構成の能動負
荷を接続して構成されている。また、出力回路２０２
は、ＰＭＯＳトランジスタＭＰ３と電流源Ｉ２と位相補
償用コンデンサＣ１により構成されている。
【０００４】ボルテージホロワ回路３１，３２を構成す
るＣＭＯＳオペアンプ３０は、図５に示すように、差動
増幅回路３０１と出力回路３０２から構成されている。
差動増幅回路３０１は、ＰＭＯＳトランジスタＭＰ４，
ＭＰ５と電流源Ｉ３による差動回路にＮＭＯＳトランジ
スタＭＮ３，ＭＮ４によるカレントミラー構成の能動負
荷を接続して構成されている。また、出力回路３０２
は、ＮＭＯＳトランジスタＭＮ５と電流源Ｉ４と位相補
償用コンデンサＣ２により構成されている。
るＣＭＯＳオペアンプ３０は、図５に示すように、差動
増幅回路３０１と出力回路３０２から構成されている。
差動増幅回路３０１は、ＰＭＯＳトランジスタＭＰ４，
ＭＰ５と電流源Ｉ３による差動回路にＮＭＯＳトランジ
スタＭＮ３，ＭＮ４によるカレントミラー構成の能動負
荷を接続して構成されている。また、出力回路３０２
は、ＮＭＯＳトランジスタＭＮ５と電流源Ｉ４と位相補
償用コンデンサＣ２により構成されている。
【０００５】
【発明が解決しようとする課題】しかしながら、ここで
使用しているオペアンプ２０は、その出力回路２０２の
電流源Ｉ２によって負荷に供給する最大吸込電流の値が
制限されるので、その吸込電流を越える電流を要求する
負荷が接続されたときに、ボルテージホロワ回路２１，
２２が正常に動作しなくなる。また、オペアンプ３０
は、その出力回路３０２の電流源Ｉ４によって負荷に供
給する最大吐出電流の値が制限されるので、その吐出電
流を越える電流を要求する負荷が接続されたときに、ボ
ルテージホロワ回路３１，３２が正常に動作しなくな
る。このように、負荷の状態如何によっては所望の分割
電圧をその負荷に供給することができなくなるという問
題があった。
使用しているオペアンプ２０は、その出力回路２０２の
電流源Ｉ２によって負荷に供給する最大吸込電流の値が
制限されるので、その吸込電流を越える電流を要求する
負荷が接続されたときに、ボルテージホロワ回路２１，
２２が正常に動作しなくなる。また、オペアンプ３０
は、その出力回路３０２の電流源Ｉ４によって負荷に供
給する最大吐出電流の値が制限されるので、その吐出電
流を越える電流を要求する負荷が接続されたときに、ボ
ルテージホロワ回路３１，３２が正常に動作しなくな
る。このように、負荷の状態如何によっては所望の分割
電圧をその負荷に供給することができなくなるという問
題があった。
【０００６】そこで、電流源Ｉ２，Ｉ４の電流値を大き
くすれば駆動能力の問題を解決することはできるが、負
荷が液晶のように容量性の場合は、大きな駆動能力が要
求されるのは定常的ではなく、瞬時的な負荷の切り替わ
りのみであるので、無効に消費される電流が増加する点
で問題である。
くすれば駆動能力の問題を解決することはできるが、負
荷が液晶のように容量性の場合は、大きな駆動能力が要
求されるのは定常的ではなく、瞬時的な負荷の切り替わ
りのみであるので、無効に消費される電流が増加する点
で問題である。
【０００７】また、オペアンプ２０，３０の出力回路２
０２，３０２をプッシュプル形式の回路で構成して、負
荷に応じて駆動能力を変化させる方法も考えられるが、
これを液晶駆動用として分割電圧を発生するためのボル
テージホロワに用いるには、入力する電圧によって回路
の消費電流が変わってしまう、入力電圧によって負荷駆
動によるその応答波形が異なってくる等の問題があるた
め、液晶駆動用としては不向きであった。
０２，３０２をプッシュプル形式の回路で構成して、負
荷に応じて駆動能力を変化させる方法も考えられるが、
これを液晶駆動用として分割電圧を発生するためのボル
テージホロワに用いるには、入力する電圧によって回路
の消費電流が変わってしまう、入力電圧によって負荷駆
動によるその応答波形が異なってくる等の問題があるた
め、液晶駆動用としては不向きであった。
【０００８】本発明は以上のような点に鑑みてなされた
ものであり、その目的は、負荷の状態に応じて要求され
るときだけ駆動能力を増大させるようにして、上記問題
を解決した分割電圧発生回路を提供することである。
ものであり、その目的は、負荷の状態に応じて要求され
るときだけ駆動能力を増大させるようにして、上記問題
を解決した分割電圧発生回路を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の第１の発明は、電源電圧を分割する電圧分割手段と、
該分割した電圧をインピーダンス変換して出力するボル
テージホロワ回路とを具備する分割電圧発生回路におい
て、前記ボルテージホロワ回路の入出力電圧を比較する
コンパレータ回路と、該コンパレータ回路により前記入
出力電圧の差が所定値を越えることが検出されたとき前
記ボルテージホロワ回路の出力側に接続されて前記ボル
テージホロワ回路の駆動力を補償する補償回路と、を設
けて構成した。第２の発明は、第１の発明において、前
記補償回路が、前記ボルテージホロワ回路の出力回路の
電流源の接続された側に並列接続され、該電流源の電流
不足を補うよう構成した。第３の発明は、第１又は第２
の発明において、前記コンパレータ回路の差動入力部の
対のトランジスタのサイズのバランスを崩してオフセッ
トを設けて構成した。
の第１の発明は、電源電圧を分割する電圧分割手段と、
該分割した電圧をインピーダンス変換して出力するボル
テージホロワ回路とを具備する分割電圧発生回路におい
て、前記ボルテージホロワ回路の入出力電圧を比較する
コンパレータ回路と、該コンパレータ回路により前記入
出力電圧の差が所定値を越えることが検出されたとき前
記ボルテージホロワ回路の出力側に接続されて前記ボル
テージホロワ回路の駆動力を補償する補償回路と、を設
けて構成した。第２の発明は、第１の発明において、前
記補償回路が、前記ボルテージホロワ回路の出力回路の
電流源の接続された側に並列接続され、該電流源の電流
不足を補うよう構成した。第３の発明は、第１又は第２
の発明において、前記コンパレータ回路の差動入力部の
対のトランジスタのサイズのバランスを崩してオフセッ
トを設けて構成した。
【００１０】
【発明の実施の形態】図１は本発明の実施の形態の分割
電圧発生回路を示す回路図である。図６に示した回路と
同じものには同じ符号を付してその詳しい説明は省略す
る。４１，４２はコンパレータ回路であって、各々、ボ
ルテージホロワ回路２１の入力電圧Ｖ１’と出力電圧Ｖ
１の差、ボルテージホロワ回路２２の入力電圧Ｖ３’と
力電圧Ｖ３の差を検出する。また、５１，５２もコンパ
レータ回路であって、各々、ボルテージホロワ回路３１
の入力電圧Ｖ２’と出力電圧Ｖ２の差、ボルテージホロ
ワ回路３２の入力電圧Ｖ４’と力電圧Ｖ４の差を検出す
る。
電圧発生回路を示す回路図である。図６に示した回路と
同じものには同じ符号を付してその詳しい説明は省略す
る。４１，４２はコンパレータ回路であって、各々、ボ
ルテージホロワ回路２１の入力電圧Ｖ１’と出力電圧Ｖ
１の差、ボルテージホロワ回路２２の入力電圧Ｖ３’と
力電圧Ｖ３の差を検出する。また、５１，５２もコンパ
レータ回路であって、各々、ボルテージホロワ回路３１
の入力電圧Ｖ２’と出力電圧Ｖ２の差、ボルテージホロ
ワ回路３２の入力電圧Ｖ４’と力電圧Ｖ４の差を検出す
る。
【００１１】コンパレータ回路４１，４２は、図２に示
すように、差動増幅回路４０１と出力回路４０２から構
成されている。差動増幅回路４０１は、ＰＭＯＳトラン
ジスタＭＰ６，ＭＰ７と電流源Ｉ５による差動回路にＮ
ＭＯＳトランジスタＭＮ６，ＭＮ７によるカレントミラ
ー構成の能動負荷を接続して構成されている。また、出
力回路４０２は、ＮＭＯＳトランジスタＭＮ８と電流源
Ｉ６により構成されている。そして、このコンパレータ
回路４１，４２は、トランジスタＭＰ６，ＭＰ７のサイ
ズバランスを意図的に崩してオフセットＶｆ１を設定
し、非反転入力端子の電圧をＶ+、反転入力端子の電圧
をＶ-とすると、Ｖ+＜（Ｖ-＋Ｖｆ１）のとき出力が
「Ｌ」レベル、Ｖ+≧（Ｖ-＋Ｖｆ１）のとき「Ｈ」レベ
ルとなるよう設定されている。
すように、差動増幅回路４０１と出力回路４０２から構
成されている。差動増幅回路４０１は、ＰＭＯＳトラン
ジスタＭＰ６，ＭＰ７と電流源Ｉ５による差動回路にＮ
ＭＯＳトランジスタＭＮ６，ＭＮ７によるカレントミラ
ー構成の能動負荷を接続して構成されている。また、出
力回路４０２は、ＮＭＯＳトランジスタＭＮ８と電流源
Ｉ６により構成されている。そして、このコンパレータ
回路４１，４２は、トランジスタＭＰ６，ＭＰ７のサイ
ズバランスを意図的に崩してオフセットＶｆ１を設定
し、非反転入力端子の電圧をＶ+、反転入力端子の電圧
をＶ-とすると、Ｖ+＜（Ｖ-＋Ｖｆ１）のとき出力が
「Ｌ」レベル、Ｖ+≧（Ｖ-＋Ｖｆ１）のとき「Ｈ」レベ
ルとなるよう設定されている。
【００１２】コンパレータ回路５１，５２は、図３に示
すように、差動増幅回路５０１と出力回路５０２から構
成されている。差動増幅回路５０１は、ＮＭＯＳトラン
ジスタＭＮ９，ＭＮ１０と電流源Ｉ７による差動回路に
ＰＭＯＳトランジスタＭＰ８，ＭＰ９によるカレントミ
ラー構成の能動負荷を接続して構成されている。また、
出力回路５０２は、ＰＭＯＳトランジスタＭＰ１０と電
流源Ｉ８により構成されている。そして、このコンパレ
ータ回路５１，５２は、トランジスタＭＮ９，ＭＮ１０
のサイズバランスを意図的に崩してオフセットＶｆ２を
設定し、非反転入力端子の電圧をＶ+、反転入力端子の
電圧をＶ-とすると、Ｖ+＞（Ｖ-−Ｖｆ２）のとき出力
が「Ｈ」レベル、Ｖ+≦（Ｖ-−Ｖｆ２）のとき「Ｌ」レ
ベルとなるよう設定されている。
すように、差動増幅回路５０１と出力回路５０２から構
成されている。差動増幅回路５０１は、ＮＭＯＳトラン
ジスタＭＮ９，ＭＮ１０と電流源Ｉ７による差動回路に
ＰＭＯＳトランジスタＭＰ８，ＭＰ９によるカレントミ
ラー構成の能動負荷を接続して構成されている。また、
出力回路５０２は、ＰＭＯＳトランジスタＭＰ１０と電
流源Ｉ８により構成されている。そして、このコンパレ
ータ回路５１，５２は、トランジスタＭＮ９，ＭＮ１０
のサイズバランスを意図的に崩してオフセットＶｆ２を
設定し、非反転入力端子の電圧をＶ+、反転入力端子の
電圧をＶ-とすると、Ｖ+＞（Ｖ-−Ｖｆ２）のとき出力
が「Ｈ」レベル、Ｖ+≦（Ｖ-−Ｖｆ２）のとき「Ｌ」レ
ベルとなるよう設定されている。
【００１３】図１に戻って、４３，４４はコンパレータ
回路４１，４２の出力側に接続されて、ボルテージホロ
ワ回路２１，２２の吸い込み能力を補償する吸込補償回
路であり、コンパレータ回路４１，４２の出力で制御さ
れるＮＭＯＳトランジスタＭＮ１１と電流源Ｉ９から構
成されている。また、５３，５４はコンパレータ回路５
１，５２の出力側に接続されて、ボルテージホロワ回路
３１，３２の吐き出し能力を補償する吐出補償回路であ
り、コンパレータ回路５１，５２で制御されるＰＭＯＳ
トランジスタＭＰ１１と電流源Ｉ１０から構成されてい
る。
回路４１，４２の出力側に接続されて、ボルテージホロ
ワ回路２１，２２の吸い込み能力を補償する吸込補償回
路であり、コンパレータ回路４１，４２の出力で制御さ
れるＮＭＯＳトランジスタＭＮ１１と電流源Ｉ９から構
成されている。また、５３，５４はコンパレータ回路５
１，５２の出力側に接続されて、ボルテージホロワ回路
３１，３２の吐き出し能力を補償する吐出補償回路であ
り、コンパレータ回路５１，５２で制御されるＰＭＯＳ
トランジスタＭＰ１１と電流源Ｉ１０から構成されてい
る。
【００１４】次に動作を説明する。前記したように、ボ
ルテージホロワ回路２１，２２は吸込能力が吐出能力に
比較して劣り、ボルテージホロワ回路３１，３２は逆に
吐出能力が吸込能力に比較して劣る。
ルテージホロワ回路２１，２２は吸込能力が吐出能力に
比較して劣り、ボルテージホロワ回路３１，３２は逆に
吐出能力が吸込能力に比較して劣る。
【００１５】まず、ボルテージホロワ回路２１，２２の
出力端子と電源ＶＤＤとの間に、無負荷状態から容量性
負荷６１，６２が接続された場合、出力電圧Ｖ１，Ｖ３
は一度電源ＶＤＤ側に引き寄せられる。
出力端子と電源ＶＤＤとの間に、無負荷状態から容量性
負荷６１，６２が接続された場合、出力電圧Ｖ１，Ｖ３
は一度電源ＶＤＤ側に引き寄せられる。
【００１６】このとき、Ｖ１＞Ｖ１’、Ｖ３＞Ｖ３’と
なるので、コンパレータ回路４１，４２の出力が「Ｈ」
レベルとなり、吸込補償回路４３，４４のトランジスタ
ＭＮ１１がオンして、電流源Ｉ９が容量性負荷６１，６
２に接続される。このため、ボルテージホロワ回路２
１，２２の不足している吸込能力が吸込補償回路４３，
４４によって補償され、出力電圧Ｖ１，Ｖ３が入力電圧
Ｖ１，Ｖ３’と同じ電圧に短時間の内に復帰する。
なるので、コンパレータ回路４１，４２の出力が「Ｈ」
レベルとなり、吸込補償回路４３，４４のトランジスタ
ＭＮ１１がオンして、電流源Ｉ９が容量性負荷６１，６
２に接続される。このため、ボルテージホロワ回路２
１，２２の不足している吸込能力が吸込補償回路４３，
４４によって補償され、出力電圧Ｖ１，Ｖ３が入力電圧
Ｖ１，Ｖ３’と同じ電圧に短時間の内に復帰する。
【００１７】このようにして、出力電圧Ｖ１，Ｖ３が低
下してきて入力電圧Ｖ１’、Ｖ３’とほぼ同じ｛Ｖ１＜
（Ｖ１’＋Ｖｆ１）、Ｖ２＜（Ｖ２’＋Ｖｆ１）｝にな
ると、コンパレータ回路４１，４２の出力が「Ｌ」レベ
ルに復帰し、吸込補償回路４３，４４は回路から切り離
され、電流源Ｉ９による電流が遮断される。
下してきて入力電圧Ｖ１’、Ｖ３’とほぼ同じ｛Ｖ１＜
（Ｖ１’＋Ｖｆ１）、Ｖ２＜（Ｖ２’＋Ｖｆ１）｝にな
ると、コンパレータ回路４１，４２の出力が「Ｌ」レベ
ルに復帰し、吸込補償回路４３，４４は回路から切り離
され、電流源Ｉ９による電流が遮断される。
【００１８】一方、ボルテージホロワ回路３１，３２の
出力端子と電源ＶＳＳとの間に、無負荷状態から容量性
負荷７１，７２が接続された場合、出力電圧Ｖ２，Ｖ４
は一度電源ＶＳＳ側に引き寄せられる。
出力端子と電源ＶＳＳとの間に、無負荷状態から容量性
負荷７１，７２が接続された場合、出力電圧Ｖ２，Ｖ４
は一度電源ＶＳＳ側に引き寄せられる。
【００１９】このとき、Ｖ２＜Ｖ２’、Ｖ４＜Ｖ４’と
なるので、コンパレータ回路５１，５２の出力が「Ｌ」
レベルとなり、吐出補償回路５３，５４のトランジスタ
ＭＰ１１がオンして、電流源Ｉ１０が容量性負荷７１，
７２に接続される。このため、ボルテージホロワ回路３
１，３２の不足している吐出能力が吐出補償回路５３，
５４によって補償され、出力電圧Ｖ２，Ｖ４が入力電圧
Ｖ２’，Ｖ４’と同じ電圧に短時間の内に復帰する。
なるので、コンパレータ回路５１，５２の出力が「Ｌ」
レベルとなり、吐出補償回路５３，５４のトランジスタ
ＭＰ１１がオンして、電流源Ｉ１０が容量性負荷７１，
７２に接続される。このため、ボルテージホロワ回路３
１，３２の不足している吐出能力が吐出補償回路５３，
５４によって補償され、出力電圧Ｖ２，Ｖ４が入力電圧
Ｖ２’，Ｖ４’と同じ電圧に短時間の内に復帰する。
【００２０】このようにして、出力電圧Ｖ２，Ｖ４が上
昇してきて入力電圧Ｖ２、Ｖ４’とほぼ同じ｛Ｖ２＞
（Ｖ２’−Ｖｆ２）、Ｖ４＞（Ｖ４’−Ｖｆ２）｝にな
ると、コンパレータ回路５１，５２の出力が「Ｈ」レベ
ルに復帰し、吐出補償回路５３，５４は回路から切り離
され、電流源Ｉ１０による電流が遮断される。
昇してきて入力電圧Ｖ２、Ｖ４’とほぼ同じ｛Ｖ２＞
（Ｖ２’−Ｖｆ２）、Ｖ４＞（Ｖ４’−Ｖｆ２）｝にな
ると、コンパレータ回路５１，５２の出力が「Ｈ」レベ
ルに復帰し、吐出補償回路５３，５４は回路から切り離
され、電流源Ｉ１０による電流が遮断される。
【００２１】なお、コンパレータ回路４１，４２は、そ
の差動増幅回路４０１のトランジスタＭＰ６，ＭＰ７の
サイズバランスを意図的に崩してオフセットＶｆ１を持
たせ、前記したように例えばコンパレータ４１では、Ｖ
１＜（Ｖ１’＋Ｖｆ１）で出力が「Ｌ」レベルとなるよ
うにしているので、ボルテージホロワ回路２１，２２と
入力側を直接接続しても、互いのオフセットによる誤動
作を回避できる。
の差動増幅回路４０１のトランジスタＭＰ６，ＭＰ７の
サイズバランスを意図的に崩してオフセットＶｆ１を持
たせ、前記したように例えばコンパレータ４１では、Ｖ
１＜（Ｖ１’＋Ｖｆ１）で出力が「Ｌ」レベルとなるよ
うにしているので、ボルテージホロワ回路２１，２２と
入力側を直接接続しても、互いのオフセットによる誤動
作を回避できる。
【００２２】また、コンパレータ回路５１，５２は、そ
の差動増幅回路５０１のトランジスタＭＮ９，ＭＮ１０
のサイズバランスを意図的に崩してオフセットＶｆ２を
持たせ、前記したように例えばコンパレータ５１では、
Ｖ２＞（Ｖ２’−Ｖｆ２）で出力が「Ｈ」レベルとなる
ようにしているので、ボルテージホロワ回路３１，３２
と入力側を直接接続しても、互いのオフセットによる誤
動作を回避できる。
の差動増幅回路５０１のトランジスタＭＮ９，ＭＮ１０
のサイズバランスを意図的に崩してオフセットＶｆ２を
持たせ、前記したように例えばコンパレータ５１では、
Ｖ２＞（Ｖ２’−Ｖｆ２）で出力が「Ｈ」レベルとなる
ようにしているので、ボルテージホロワ回路３１，３２
と入力側を直接接続しても、互いのオフセットによる誤
動作を回避できる。
【００２３】
【発明の効果】以上から本発明によれば、負荷の状態に
応じて必要なときだけ駆動能力を補償するので、特に液
晶のような容量性負荷に対して無効な電力消費を伴うこ
となく効果的に分割電圧を発生させることができる。ま
た、コンパレータ回路に意図的なオフセットをもうける
ことにより、被検出電圧のオフセットを外部回路を使用
することなくキャンセルすることができ、集積化に好適
である。
応じて必要なときだけ駆動能力を補償するので、特に液
晶のような容量性負荷に対して無効な電力消費を伴うこ
となく効果的に分割電圧を発生させることができる。ま
た、コンパレータ回路に意図的なオフセットをもうける
ことにより、被検出電圧のオフセットを外部回路を使用
することなくキャンセルすることができ、集積化に好適
である。
【図面の簡単な説明】
【図１】 本実施の形態の分割電圧発生回路の回路図で
ある。
ある。
【図２】 コンパレータ回路の回路図である。
【図３】 コンパレータ回路の回路図である。
【図４】 オペアンプの回路図である。
【図５】 オペアンプの回路図である。
【図６】 従来の分割電圧発生回路の回路図である。
１１〜１４：電圧分割用の抵抗、２０：オペアンプ、２
０１：差動増幅回路、２０２：出力回路、２１，２２：
ボルテージホロワ回路、３０：オペアンプ、３０１：差
動増幅回路、３０２：出力回路、３１，３２：ボルテー
ジホロワ回路、４１，４２：コンパレータ回路、４３，
４４：吸込補償回路、４０１：差動増幅回路、４０２：
出力回路、５１，５２：コンパレータ回路、５３，５
４：吐出補償回路、５０１：差動増幅回路、５０２：出
力回路。
０１：差動増幅回路、２０２：出力回路、２１，２２：
ボルテージホロワ回路、３０：オペアンプ、３０１：差
動増幅回路、３０２：出力回路、３１，３２：ボルテー
ジホロワ回路、４１，４２：コンパレータ回路、４３，
４４：吸込補償回路、４０１：差動増幅回路、４０２：
出力回路、５１，５２：コンパレータ回路、５３，５
４：吐出補償回路、５０１：差動増幅回路、５０２：出
力回路。
Claims (3)
- 【請求項１】電源電圧を分割する電圧分割手段と、該分
割した電圧をインピーダンス変換して出力するボルテー
ジホロワ回路とを具備する分割電圧発生回路において、 前記ボルテージホロワ回路の入出力電圧を比較するコン
パレータ回路と、 該コンパレータ回路により前記入出力電圧の差が所定値
を越えることが検出されたとき前記ボルテージホロワ回
路の出力側に接続されて前記ボルテージホロワ回路の駆
動力を補償する補償回路と、 を設けたことを特徴とする分割電圧発生回路。 - 【請求項２】前記補償回路が、前記ボルテージホロワ回
路の出力回路の電流源の接続された側に並列接続され、
該電流源の電流不足を補うことを特徴とする請求項１に
記載の分割電圧発生回路。 - 【請求項３】前記コンパレータ回路の差動入力部の対の
トランジスタのサイズバランスを崩してオフセットを設
けたことを特徴とする請求項１又は２に記載の分割電圧
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10025154A JPH11212658A (ja) | 1998-01-23 | 1998-01-23 | 分割電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10025154A JPH11212658A (ja) | 1998-01-23 | 1998-01-23 | 分割電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11212658A true JPH11212658A (ja) | 1999-08-06 |
Family
ID=12158112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10025154A Pending JPH11212658A (ja) | 1998-01-23 | 1998-01-23 | 分割電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11212658A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100530557B1 (ko) * | 2001-09-12 | 2005-11-23 | 샤프 가부시키가이샤 | 전원 장치 및 그것을 포함한 표시 장치 |
| JP2006350754A (ja) * | 2005-06-17 | 2006-12-28 | Sony Corp | 基準電圧供給回路および電子機器 |
-
1998
- 1998-01-23 JP JP10025154A patent/JPH11212658A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100530557B1 (ko) * | 2001-09-12 | 2005-11-23 | 샤프 가부시키가이샤 | 전원 장치 및 그것을 포함한 표시 장치 |
| JP2006350754A (ja) * | 2005-06-17 | 2006-12-28 | Sony Corp | 基準電圧供給回路および電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051026 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051101 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060314 |