JPH11204538A - バイポーラ型半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 コレクタおよび半導体基板間の接合容量を低
減することにより、バイポーラ型半導体装置の動作速度
の一層の高速化を図る。 【解決手段】 バイポーラ型半導体装置１００は、Ｐ型
を示す半導体基板１０１と、Ｎ型を示し、半導体基板１
０１から突出するコレクタ部１０２ｃと、Ｐ型を示し、
コレクタ部１０２ｃにおけるコレクタ部１０２ｃの軸線
を取り巻く外側面に配置されるベース部１０８ｂと、Ｎ
型を示し、ベース部１０８ｂの外面に配置されるエミッ
タ部１１２とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バイポーラ型半導
体装置およびその製造方法に関し、特に、動作速度の高
速化を図ることのできるバイポーラ型半導体装置および
その製造方法に関する。

【０００２】

【従来の技術】半導体基板に論理回路を組み込むとき、
この論理回路の構成要素として、一般的には、ベース、
エミッタおよびコレクタを備えるトランジスタで代表さ
れるバイポーラ型トランジスタ、またはＭＯＳ型トラン
ジスタで代表されるユニポーラ型トランジスタが用いら
れている。ユニポーラ型トランジスタは高集積化の点で
優れているのに対して、バイポーラ型トランジスタは高
速動作の点で優れている。

【０００３】従来のバイポーラ型トランジスタおよびそ
の製造方法の一つに、特開昭６３−１０７１６７号公報
に記載された技術がある。前記した従来技術によれば、
半導体基板に埋め込まれ、高濃度不純物を含む埋込み層
と、この埋込み層上に形成されるエピタキシャル層とに
より、コレクタが構成される。

【０００４】前記コレクタの一部を構成するエピタキシ
ャル層上に不活性ベースのための不純物領域が熱拡散に
より形成され、また、この不活性ベースのための不純物
領域に連なって、活性ベースのための不純物領域がイオ
ン注入により形成される。この活性ベースのための不純
物領域内の一部に、エミッタのための不純物領域が熱拡
散により形成される。

【０００５】前記した従来技術によれば、ベースとコレ
クタとの接合面積を縮小することができることから、ベ
ースおよびコレクタ間の接合容量を低減することがで
き、これにより、トランジスタの動作速度の高速化が達
成されていた。

【０００６】

【発明が解決しようとする課題】ところで、従来の前記
バイポーラ型トランジスタは、動作速度の高速化のため
に、埋込み層により、コレクタ抵抗の低減化が図られて
いるが、このコレクタは、該コレクタと半導体基板との
接触面積の増大を招くことから、コレクタおよび半導体
基板間の接合容量は大きくなる。このコレクタおよび半
導体基板間の大きな接合容量は、例えば浮遊容量として
作用することから、トランジスタの高速動作の妨げにな
ることがあった。このため、動作速度の高速化を一層図
り得るバイポーラ型トランジスタおよびその製造方法が
望まれていた。

【０００７】

【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。 〈構成１〉本発明に係るバイポーラ型半導体装置は、Ｐ
型およびＮ型のうちの何れか一方の導電型を示す半導体
基板と、Ｐ型およびＮ型のうちの他方の導電型を示す半
導体材料からなり、半導体基板から突出するコレクタ部
と、一方の導電型を示す半導体材料からなり、コレクタ
部における該コレクタ部の軸線を取り巻く外側面に配置
されるベース部と、他方の導電型を示す半導体材料から
なり、ベース部の外面に配置されるエミッタ部とを含む
ことを特徴とする。

【０００８】〈作用１〉本発明に係るバイポーラ型半導
体装置は、コレクタ部の一部が半導体基板に埋め込まれ
ることなく、コレクタ部の全ての部分が半導体基板から
突出する。このことから、コレクタ部は、その側面が半
導体基板に接触することなく、その底面のみが半導体基
板に接触する。このため、コレクタ部と半導体基板との
接触面積を削減することができ、これにより、コレクタ
および半導体基板間の接合容量を小さくすることができ
る。

【０００９】例えばフォトリソグラフィを用いて、均一
に堆積された堆積層に選択的なエッチング処理を施すこ
とにより、コレクタ部の軸線を横切るそれぞれの断面形
状およびその大きさを互いにほぼ同一に形成することが
できる。

【００１０】このことから、コレクタ部毎に、該コレク
タ部と半導体基板との互いの接触面積の大きさにばらつ
きを生じることなく、均質なコレクタ部を形成すること
ができる。これにより、コレクタ部の電気特性のばらつ
きを抑制し、これにより、ほぼ均一な特性を示すバイポ
ーラ型半導体装置を比較的容易に量産することができ
る。

【００１１】ベース部の高さ寸法をコレクタ部のそれに
ほぼ等しくし、ベース部をコレクタ部の外側面を取り巻
いて配置することにより、ベース部およびエミッタ部間
を流れる電流を低減させることなく、ベース部の厚さ寸
法を小さく設定することができる。このベース部の抵抗
の低減により、バイポーラ型半導体装置の高速動作性能
を向上することができる。

【００１２】エミッタ部をベース部の外周を取り巻いて
配置することにより、コレクタ部およびベース部の寸法
を拡大することなく、ベース部とエミッタ部との接触面
積を大きくすることができる。このことから、バイポー
ラ型半導体装置の大型化を抑制し、かつバイポーラ型半
導体装置の駆動能力を向上することができる。

【００１３】〈構成２〉本発明に係るバイポーラ型半導
体装置の製造方法は、Ｐ型およびＮ型のうちの何れか一
方の導電型を示す半導体基板から突出し、Ｐ型およびＮ
型のうちの他方の導電型を示す半導体材料からなるコレ
クタ部を形成するコレクタ部形成工程と、一方の導電型
を示す半導体材料からなるベース部を、コレクタ部にお
ける該コレクタ部の軸線を取り巻く外側面に形成するベ
ース部形成工程と、他方の導電型を示す半導体材料から
なるエミッタ部を、ベース部の外面に形成するエミッタ
部形成工程とを含むことを特徴とする。

【００１４】〈作用２〉本発明に係るバイポーラ型半導
体装置の製造方法では、コレクタ部の一部が埋込み層と
して半導体基板に埋め込まれることなく、所定の不純物
を含むことにより所定の導電型を示すコレクタ部は、半
導体基板から突出して形成される。

【００１５】コレクタ部の一部を、不純物拡散のための
熱拡散法を用いて埋込み層として形成する従来技術で
は、コレクタ部と半導体基板との接触面積が大きくな
り、しかもその大きさを高精度に制御することができな
い。

【００１６】これに対し、本発明では、コレクタ部を半
導体基板から突出させて形成することにより、コレクタ
部と半導体基板との接合面積を小さく、かつその大きさ
を高精度に制御することができる。これにより、コレク
タ部および半導体基板間の接合容量が小さなバイポーラ
型半導体装置を、比較的容易に製造することができる。

【００１７】半導体基板から突出するコレクタ部を、例
えばフォトリソグラフィおよびエッチング技術を用いて
形成することができる。このフォトリソグラフィおよび
エッチング技術によれば、半導体基板上に例えばエピタ
キシャル層を形成し、このエピタキシャル層をレジスト
パターンを用いて選択的に除去することにより、コレク
タ部を、フォトリソグラフィの解像度により規定される
最小設計寸法、すなわち設計ルールである例えば０．２
〜０．５μｍに基づいて微細に形成することができる。

【００１８】ベース部の形成のための不純物を、例えば
熱拡散法を用いて、コレクタ部のための本体部分の外側
面からその内部に与えることにより、ベース部を単純か
つ容易な製造工程によって形成することができる。

【００１９】ベース部の導電型を示す半導体材料からな
る付属部分を、コレクタ部の外側面に形成することによ
り、コレクタ部に不純物を実質的に拡散させることな
く、この付属部分の一部でベース部を形成することがで
き、これにより、コレクタ部のための本体部分に不純物
を拡散することによりベース部を形成する場合よりも、
ベース部を高精度に形成することができる。そのため、
均一な品質のバイポーラ型半導体装置を比較的容易に製
造することができる。

【００２０】エミッタ部を形成するための不純物を、例
えば熱拡散法を用いて、ベース部のための付属部分に導
入することができ、これにより、エミッタ部を比較的単
純かつ容易な製造工程によって形成することができる。

【００２１】ベース部のための付属部分を、コレクタ部
の外側面に接触するエピタキシャル層で形成し、このエ
ピタキシャル層にマスクを用いた選択的なエッチング処
理を施すことにより、付属部分を高精度でかつ微細に形
成することができるから、微細なベース部を比較的容易
に形成することができる。

【００２２】ベース部のためのエピタキシャル層を、コ
レクタ部の外側面に選択的に成長させることにより、マ
スクを使用する工程を削減することができる。これによ
り、バイポーラ型半導体装置の製造工程の簡素化および
製造コストの削減化を図ることができる。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。 《具体例》図１および図２に沿って、本発明に係るバイ
ポーラ型半導体装置を説明するに先立ち、このバイポー
ラ型半導体装置の製造方法を図３乃至図９に沿って説明
する。

【００２４】本発明に係るバイポーラ型半導体装置のコ
レクタ部を形成するために、例えばＰ型を示す半導体材
料からなる半導体基板１０１上に、Ｎ型を示す堆積層１
０２が形成される。

【００２５】半導体基板１０１を形成する半導体材料と
して、例えば不純物としてほう素を含むシリコンが用い
られ、半導体基板１０１は、０．１〜１００Ω・ｃｍの
比抵抗値を有する。また、堆積層１０２として、例えば
単結晶シリコンのエピタキシャル層が用いられ、このエ
ピタキシャル層として形成される堆積層１０２は、０．
５〜２．０μｍの厚さに形成され、０．１〜１００Ω・
ｃｍの比抵抗値を有する。

【００２６】図３（ａ）に示すように、従来よく知られ
たホトリソグラフィ技術を用いて、後述するコレクタ部
を形成するためのレジストパターン１０３が、堆積層１
０２上に形成される。レジストパターン１０３をマスク
にして、従来よく知られた異方性エッチング処理が堆積
層１０２に施され、この異方性エッチング処理により、
堆積層１０２の露出部分が除去される。

【００２７】レジストパターン１０３は、異方性エッチ
ング処理後、堆積層１０２上から除去される。レジスト
パターン１０３に覆われていた堆積層１０２の部分は、
図３（ｂ）に示すように、コレクタ部１０２ｃとして半
導体基板１０１上に残存する。

【００２８】異方性エッチング処理により形成されたコ
レクタ部１０２ｃに、後述する窒化膜を形成するための
酸化膜を形成すべく、図３（ｃ）に示すように、コレク
タ部１０２ｃおよび半導体基板１０１の全面に、例えば
気相成長法（ＣＶＤ：Chemical Vapor Deposition）を
用いて、酸化膜１０４が形成される。

【００２９】酸化膜１０４の形成にＴＥＯＳ（テトラエ
トキシシラン）等を用いたプラズマＣＶＤを採用するこ
とにより、酸化膜１０４を、５．０×１０³〜１．０×
１０⁴オングストローム／分の成長速度で、半導体基板
１０１の厚さ方向へ成長させることができる。また、酸
化膜１０４を、直角な横方向に、前記厚さ方向への成長
速度の半値の成長速度で成長させることができる。

【００３０】その結果、コレクタ部１０２ｃの頂面およ
び半導体基板１０１の表面には、５．０×１０³〜１．
０×１０⁴オングストロームの厚さに酸化膜１０４が形
成され、コレクタ部１０２の周面には、その半値の厚さ
に酸化膜１０４が形成される。

【００３１】酸化膜１０４には、異方性エッチング処理
が施され、このエッチング処理により、図４（ｄ）に示
すように、コレクタ部１０２ｃの周面のうち、半導体基
板１０１上の酸化膜１０４で覆われた面部分を除く部分
が露出され、酸化膜１０４は、コレクタ部１０２ｃの頂
面上および半導体基板１０１上に残存する。

【００３２】半導体基板１０１上の酸化膜１０４と、半
導体基板１０１上のコレクタ部１０２ｃの頂面上の酸化
膜１０４とを覆うように、窒化膜１０５が、１．０×１
０³〜３．０×１０⁴オングストロームの厚さに全面的に
形成される。窒化膜１０５は、従来よく知られた反応性
イオンエッチング技術を用いて部分的に除去され、これ
により、窒化膜１０５は、図４（ｅ）に示すように、コ
レクタ部１０２ｃの基部を除くコレクタ部１０２ｃの周
面上と、コレクタ部１０２ｃの頂面上の酸化膜１０４の
周面上とに残存する。

【００３３】窒化膜１０５が、コレクタ部１０２ｃの周
面上およびコレクタ部１０２ｃの頂面上の酸化膜１０４
の周面上に残された後、酸化膜１０４は、弗酸溶液等の
エッチング溶液を用いて除去される。これにより、図４
（ｆ）に示すように、窒化膜１０５を形成するために使
用した酸化膜１０４が除去され、コレクタ部１０２ｃの
周面には、窒化膜１０５が、その底部を半導体基板１０
１から間隔をおき、かつその頂部をコレクタ部１０２の
頂面から突出させて残存する。

【００３４】窒化膜１０５をマスクにしてＬＯＣＯＳ
（Local Oxidation of Silicon）技術を用いることによ
り、酸化膜を選択的に形成する。これにより、酸化膜１
０６が、コレクタ部１０２ｃの露出部分である頂面およ
び半導体基板１０１の表面に形成される。コレクタ部１
０２ｃの頂面上の酸化膜１０６および半導体基板１０１
上の酸化膜１０６は、それぞれ窒化膜１０５のエッジ部
分から、いわゆるバーズビーク（鳥の嘴）がコレクタ部
１０２ｃに食い込むことにより、互いに間隔をおき、か
つ互いに近づくに従ってその横方向寸法が漸減する厚さ
に形成される。

【００３５】酸化膜１０６の形成のための選択的な酸化
処理後、窒化膜１０５が熱リン酸溶液等のエッチング溶
液を用いて除去され、この除去処理により、図５（ｇ）
に示すように、コレクタ部１０２ｃの周面が、ベース部
の形成のために部分的に露出される。

【００３６】露出したコレクタ部１０２ｃの周面に、酸
化膜１０６をマスクとして用いて、図５（ｈ）に示すよ
うに、Ｐ型を示す堆積層１０８が選択的に形成される。
堆積層１０８は、後述するベース部１０８ｂおよびエミ
ッタ部１１２のための付属部分となる。付属部分１０８
は、例えばほう素を不純物として含み、選択エピタキシ
ャル成長を用いて、１．０×１０³〜３．０×１０⁴オン
グストロームの厚さに形成される。

【００３７】後述するベース部１０８ｂとエミッタ電極
１１１ｄとの電気的短絡を防止するために、付属部分１
０８および酸化膜１０６の全面に、前記したＣＶＤを用
いて、図５（ｉ）に示すように、酸化膜１０９が形成さ
れる。前記したと同様、ＴＥＯＳ等を用いたプラズマＣ
ＶＤを採用することにより、酸化膜１０９を、縦方向と
横方向との成長比、すなわち半導体基板１０１の厚さ方
向とこれに直角な方向との成長比を２対１にして成長さ
せることができる。

【００３８】付属部分１０８および酸化膜１０６の全面
に形成された酸化膜１０９に等方性エッチング処理を施
す。この等方性エッチング処理により、コレクタ部１０
２上および半導体基板１０１上の酸化膜１０９の不要部
分が除去され、図６（ｊ）に示すように、後述するエミ
ッタ部１１２を形成するときのマスクとして使用する窒
化膜１１０が、部分的に形成される。

【００３９】窒化膜１１０の形成後、酸化膜１０９の、
コレクタ部１０２上および半導体基板１０１上に残され
た部分は、弗酸溶液等のエッチング溶液を用いたエッチ
ングにより、その厚さ寸法が低減され、図６（ｋ）に示
すように、窒化膜１１０の下端で付属部分１０８の下部
の周面が露出する。

【００４０】付属部分１０８の周面が部分的に露出した
後、後述するエミッタ部１１２およびエミッタ電極１１
１ｄを形成するために、例えばＣＶＤを用いて、図６
（ｌ）に示すように、多結晶シリコン層１１１が全ての
表面部分を覆うように形成される。多結晶シリコン層１
１１は、３．０×１０³〜５．０×１０⁴オングストロー
ムの厚さに形成され、前記したと同様に、半導体基板１
０１の厚さ方向と横方向との成長比を２対１にして成長
させることができる。

【００４１】多結晶シリコン層１１１に、イオン注入法
を用いて、例えば砒素は不純物として注入され、引き続
く熱処理により、多結晶シリコン層１１１を介して付属
部分１０８内に砒素が拡散される。これにより、付属部
分１０８のうち、砒素が拡散した部分はＰ型を示すエミ
ッタ部１１２となる。多結晶シリコン層１１１は、後述
するエッチング処理により不要部分が除去され、残った
部分は、エミッタ電極１１１ｄとして利用される。エミ
ッタ部１１２を除く付属部分１０８の残部は、ベース部
１０８ｂとなる。

【００４２】エミッタ部１１２の形成後、エミッタ電極
１１１ｄの形成のために、等方性エッチング処理が施さ
れ、エミッタ電極１１１ｄが形成される。エミッタ電極
１１１ｄの形成後、窒化膜１１０は、熱リン酸溶液等の
エッチング溶液を用いて除去される。

【００４３】窒化膜１１０の除去後、エミッタ電極１１
１ｄを含むように、酸化膜１２０が、図７（ｍ）に示す
ように、例えばＣＶＤを用いて、１．０×１０³〜３．
０×１０⁴オングストロームの厚さに形成される。

【００４４】酸化膜１２０は、等方性エッチング処理を
用いて部分的に除去され、図７（ｎ）に示すように、ベ
ース部１０８ｂの外周面の一部に残留する。残留した酸
化膜１２０は、ベース部１０８ｂとエミッタ電極１１１
ｄとの電気的短絡を防止する。

【００４５】酸化膜１２０の等方性エッチング処理後、
エミッタ電極１１１ｄと後述するベース電極１１４ｄと
の電気的短絡を防止するために、半導体基板１０１上の
エミッタ電極１１１ｄ上に、酸化膜１１３を形成する。
半導体基板１０１上のエミッタ電極１１１ｄ上に酸化膜
１１３を形成するとき、図７（ｎ）に示すように、コレ
クタ部１０２上の多結晶シリコン層１１１上と、ベース
部１０８ｂの露出面上とに、酸化膜１１３が形成される
が、後述する工程で除去される。

【００４６】コレクタ部１０２ｃ上および半導体基板１
０１上の酸化膜１１３は、ベース部１０８ｂの露出面上
の酸化膜１１３の厚さの例えば２倍の厚さに形成され
る。

【００４７】ベース部１０８ｂの露出面上に形成された
酸化膜１１３は、弗酸溶液等からなるエッチング溶液を
用いて除去され、これにより、ベース部１０８ｂが部分
的に露出される。

【００４８】ベース部１０８ｂの露出面を覆うように、
例えばＣＶＤを用いて、ベース電極を形成するための多
結晶シリコン層１１４が、形成される。多結晶シリコン
層１１４には、イオン注入法により、例えばほう素が不
純物として注入され、熱処理を行うことにより、多結晶
シリコン層１１４内の全域に不純物が拡散する。

【００４９】多結晶シリコン層１１４は、図７（ｏ）に
示すように、コレクタ部１０２ｃ上の酸化膜１１３が露
出するまで、エッチング処理を受ける。このエッチング
処理後、コレクタ部１０２ｃ上の酸化膜１０９を露出す
るために、コレクタ部１０２ｃ上の多結晶シリコン層１
１１、コレクタ部１０２ｃ上の酸化膜１１３と、多結晶
シリコン層１１４の上部とが除去される。多結晶シリコ
ン層１１４の上部が除去された後、不純物が添加された
多結晶シリコン層１１４の残部が、ベース電極１１４ｄ
として利用される。

【００５０】酸化膜１０９の露出後、コレクタ部１０２
ｃ上の酸化膜１０９およびその下層に形成される酸化膜
１０６は除去され、これにより、コレクタ部１０２ｃの
頂面が露出する。コレクタ部１０２ｃの頂面の露出後、
図８（ｐ）に示すように、コレクタ部１０２ｃとベース
電極１１４ｄとの電気的短絡を防止するための酸化膜１
１５が形成される。酸化膜１１５により取り囲まれるコ
レクタ部１０２ｃの頂面の露出部分は、図９に示すよう
に、コレクタ部１０２ｃの電極を取り出すための取出し
窓１３１となる。

【００５１】ベース電極１１４ｄの表面には、熱酸化処
理が施され、この熱酸化処理により、酸化膜１２１がベ
ース電極１１４ｄ上に形成される。このとき、酸化膜１
２１は、コレクタ部１０２ｃの頂面の露出部分上にも形
成されるが、当該部分は後述する工程で除去される。ベ
ース電極１１４ｄ上の酸化膜１２１は、コレクタ部１０
２ｂの頂面上の酸化膜１２１の厚さ寸法の、例えば２倍
の厚さに形成される。

【００５２】コレクタ部１０２ｃの頂面の露出部分上の
酸化膜１２１には、異方性エッチング処理が施され、こ
れにより、酸化膜１２１は除去され、コレクタ部１０２
ｃの頂面が露出する。コレクタ部１０２ｃの頂面の露出
部分からコレクタ部１０２ｃ内に、砒素等の不純物を導
入することにより、後述する配線１１７ａとコレクタ部
１０２ｃとの良好なオーミックコンタクトを得ることが
できる。

【００５３】図８（ｑ）に示すように、エミッタ電極１
１１ｄのためのコンタクトホール１４３がエミッタ電極
１１１ｄ上に形成され、コンタクトホール１４３の開口
側面に、エミッタ電極１１１ｄとベース電極１１４ｄと
の短絡を防止するための酸化膜１１６が形成される。酸
化膜１１６により取り囲まれるエミッタ電極１１１ｄの
露出部分は、図９に示すように、エミッタ電極１１１ｄ
を取り出すための取出し窓１３２となる。

【００５４】図８（ｑ）に示すように、ベース電極１１
４ｄを引き出すために、ベース電極１１４ｄ上の酸化膜
１２１が部分的に除去され、コンタクトホール１４２が
形成される。ベース電極１１４ｄの露出部分は、図９に
示すように、ベース電極１１４ｄを取り出すための取出
し窓１３０となる。

【００５５】図９に示すように、取出し窓１３１、取出
し窓１３０および取出し窓１３２に、それぞれ配線１１
７ａ、配線１１７ｂおよび配線１１７ｃが形成されるこ
とにより、本発明に係るバイポーラ型半導体装置の製造
工程は終了する。

【００５６】本発明に係る方法により製造されたバイポ
ーラ型半導体装置１００は、図１に示すように、Ｐ型を
示す半導体基板１０１と、半導体基板１０１から突出
し、Ｎ型を示すコレクタ部１０２ｃと、コレクタ部１０
２ｃにおけるコレクタ部１０２ｃの軸線を取り巻く外側
面に配置され、Ｐ型を示すベース部１０８ｂと、ベース
部１０８ｂの外面に配置され、Ｎ型を示すエミッタ部１
１２とから構成される。

【００５７】バイポーラ型半導体装置１００は、コレク
タ部１０２ｃが半導体基板１０１から突出することか
ら、コレクタ部１０２ｃは、その底面のみが半導体基板
１０１に接触する。このため、コレクタ部１０２ｃと半
導体基板１０１との接合面積を小さく、かつその大きさ
を高精度に制御され得る。これにより、コレクタ部１０
２ｃと半導体基板１０１との接触面積を削減することが
できるため、コレクタ部１０２ｃおよび半導体基板１０
１間の接合容量を、従来に比較して著しく小さくするこ
とができる。

【００５８】また、フォトリソグラフィおよびエッチン
グ技術を用いることにより、コレクタ部１０２ｃを、フ
ォトリソグラフィの解像度により規定される設計ルー
ル、例えば０．２〜０．５μｍに基づいて形成すること
ができる。

【００５９】従って、コレクタ部１０２ｃの形成にフォ
トリソグラフィおよびエッチング技術を用いることによ
り、コレクタ部１０２ｃと半導体基板１０１との接合面
積を一層小さく、かつその大きさを一層高精度に制御す
ることができる。このことから、コレクタ部１０２ｃと
半導体基板１０１との接触面積を一層削減することがで
き、これにより、コレクタ部１０２ｃおよび半導体基板
１０１間の接合容量を一層小さくすることができる。

【００６０】また、半導体基板１０１上の堆積層１０２
を、レジストパターン１０３を用いて選択的なエッチン
グ処理を施すことにより、図２に示すように、コレクタ
部１０２ｃの軸線を横切るそれぞれの断面形状およびそ
の大きさを、互いにほぼ同一に形成することができる。

【００６１】これにより、コレクタ部毎に、コレクタ部
１０２ｃと半導体基板１０１との互いの接触面積の大き
さにばらつきを生じることなく、均質なコレクタ部を形
成することができる。そのため、コレクタ部の電気特性
のばらつきを抑制することができ、これにより、ほぼ均
一な特性を示すバイポーラ型半導体装置を比較的容易に
量産することができる。

【００６２】また、図１に示すように、ベース部１０２
ｂの高さ寸法をコレクタ部１０８ｃのそれにほぼ等しく
し、ベース部１０８ｂをコレクタ部１０２ｃの外側面を
取り巻いて配置することにより、コレクタ部１０２ｃお
よびエミッタ部１１２間を流れる電流を低減させること
なく、ベース部１０８ｂの高さ方向に垂直となる横方向
の厚さ寸法を小さく設定することができる。これによ
り、ベース部１０８ｂの抵抗の低減により、バイポーラ
型半導体装置の高速動作性能を向上することができる。

【００６３】また、図２に示すように、エミッタ部１１
２をベース部１０８ｂの外周を取り巻いて配置すること
により、コレクタ部１０２ｃおよびベース部１０８ｂの
寸法を拡大することなく、ベース部１０８ｂとエミッタ
部１１２との接触面積を大きくすることができる。この
ことから、バイポーラ型半導体装置の大型化を抑制し、
かつバイポーラ型半導体装置の駆動能力を向上すること
ができる。

【００６４】本発明に係るバイポーラ型半導体装置の製
造方法では、コレクタ部１０２ｃを半導体基板１０１か
ら突出させて形成することにより、コレクタ部１０２ｃ
と半導体基板１０１との接合面積を小さく、かつその大
きさを高精度に制御することができる。これにより、コ
レクタ部１０２ｃおよび半導体基板１０１間の接合容量
が小さなバイポーラ型半導体装置１００を、比較的容易
に製造することができる。

【００６５】また、付属部分１０８をコレクタ部１０２
ｃの外側面に形成することにより、コレクタ部１０２ｃ
の内部に不純物を実質的に拡散させることなく、付属部
分１０８の一部でベース部１０８ｂを形成することがで
きる。これにより、コレクタ部の内部に不純物を拡散す
ることによりベース部を形成する場合よりも、ベース部
を高精度に形成することができる。そのため、均一な品
質のバイポーラ型半導体装置を比較的容易に製造するこ
とができる。

【００６６】また、エミッタ部１１２を形成するための
不純物を、例えば熱拡散法を用いて、付属部分１０８に
導入することにより、エミッタ部１１２を比較的単純か
つ容易に形成することができる。

【００６７】また、本発明に係るバイポーラ型半導体装
置１００の製造方法によれば、図３乃至図６に沿って説
明したように、コレクタ部１０２ｃの形成のためのマス
クおよびコンタクトホールのためのマスク以外にマスク
を用いることなく、ベース部１０８ｂおよびエミッタ部
１１２を形成することができ、いわゆるセルフアライン
で、バイポーラ型半導体装置１００の主要部であるベー
ス部１０８ｂおよびエミッタ部１１２を形成することが
できることから、バイポーラ型半導体装置の製造工程の
簡素化および製造コストの削減化を図ることができる。

【００６８】ベース部１０８ｂおよびエミッタ部１１２
のための付属部分１０８を用いることなく、ベース部の
形成のための不純物を、例えば熱拡散法を用いて、コレ
クタ部の本体部分１０２ｃの外側面からその内部に与え
ることにより、ベース部をコレクタ部のための本体部分
１０２ｃの内部に形成することができる。これにより、
ベース部を単純かつ容易に形成することができる。この
ベース部の内部に、例えば熱拡散法を用いて不純物を与
えることにより、エミッタ部が形成される。

【００６９】ベース部１０８ｂのための付属部分１０８
を、コレクタ部１０２ｃの外側面に選択的に成長させて
形成することに代えて、マスクを用いた選択的なエッチ
ング処理を施すことにより、付属部分１０８を高精度で
かつ微細に形成することができる。これにより、微細な
ベース部１０８ｂを比較的容易に形成することができ
る。

【００７０】前記した具体例では、バイポーラ型半導体
装置の構成部分についての寸法および製造条件等につい
て具体的な数値で示したが、本発明では、これらの数値
に限定されることなく、適宜所定の適正値を採用するこ
とができる。

【００７１】

【発明の効果】本発明に係るバイポーラ型半導体装置で
は、前記したように、コレクタ部が半導体基板から突出
していることから、コレクタ部と半導体基板との接触面
積を縮小することができ、これにより、コレクタ部およ
び半導体基板間の接合容量を低減することができる。し
たがって、バイポーラ型トランジスタの動作速度の高速
化を一層図ることができる。

【００７２】また、コレクタ部と半導体基板との接触面
積が縮小されることから、バイポーラ型半導体装置の全
体的なコンパクト化が図られる。

【００７３】本発明に係るバイポーラ型半導体装置の製
造方法では、前記したように、コレクタ部を半導体基板
から突出させて形成することにより、コレクタ部と半導
体基板との接合面積の大きさを高精度で縮小することが
できることから、コレクタ部および半導体基板間の接合
容量を比較的容易に縮小することができる。したがっ
て、動作速度の一層の高速化を図るバイポーラ型半導体
装置を比較的容易に製造することができる。

【００７４】また、コレクタ部と半導体基板との接合面
積の大きさを高精度で縮小することができることから、
全体的なコンパクト化を図るバイポーラ型半導体装置を
比較的容易に製造することができる。

【図面の簡単な説明】

【図１】本発明に係るバイポーラ型半導体装置の断面図
である。

【図２】図１に示された線II−IIに沿って得られる断面
図である。

【図３】バイポーラ型半導体装置の製造方法の説明図
（その１）である。

【図４】バイポーラ型半導体装置の製造方法の説明図
（その２）である。

【図５】バイポーラ型半導体装置の製造方法の説明図
（その３）である。

【図６】バイポーラ型半導体装置の製造方法の説明図
（その４）である。

【図７】バイポーラ型半導体装置の製造方法の説明図
（その５）である。

【図８】バイポーラ型半導体装置の製造方法の説明図
（その６）である。

【図９】バイポーラ型半導体装置の平面図である。

【符号の説明】

１００ バイポーラ型半導体装置 １０１ 半導体基板 １０２ｃ コレクタ部 １０４，１０６，１１３，１１５，１１６ 酸化膜 １０８ｂ ベース部 １１１ｄ エミッタ電極 １１２ エミッタ部 １１４ｄ ベース電極 １２０，１２１ 酸化膜 １３０，１３１，１３２ 取出し窓

Claims (14)

【特許請求の範囲】
1. 【請求項１】 Ｐ型およびＮ型のうちの何れか一方の導
   電型を示す半導体基板と、 前記Ｐ型およびＮ型のうちの他方の導電型を示す半導体
   材料からなり、前記半導体基板から突出するコレクタ部
   と、 前記一方の導電型を示す半導体材料からなり、前記コレ
   クタ部における該コレクタ部の軸線を取り巻く外側面に
   配置されるベース部と、 前記他方の導電型を示す半導体材料からなり、前記ベー
   ス部の外面に配置されるエミッタ部とを含むことを特徴
   とするバイポーラ型半導体装置。
2. 【請求項２】 前記コレクタ部の前記軸線を横切るそれ
   ぞれの断面形状およびその大きさは、相互にほぼ同一で
   あることを特徴とする請求項１記載の装置。
3. 【請求項３】 前記ベース部は、前記コレクタ部の高さ
   寸法にほぼ等しい高さ寸法を有し、かつ該コレクタ部の
   前記外側面を取り巻いて配置されていることを特徴とす
   る請求項２記載の装置。
4. 【請求項４】 前記エミッタ部は、前記ベース部の外周
   を取り巻いて配置されていることを特徴とする請求項１
   記載の装置。
5. 【請求項５】 Ｐ型およびＮ型のうちの何れか一方の導
   電型を示す半導体基板から突出し、前記Ｐ型およびＮ型
   のうちの他方の導電型を示す半導体材料からなるコレク
   タ部を形成するコレクタ部形成工程と、 前記一方の導電型を示す半導体材料からなるベース部
   を、前記コレクタ部における該コレクタ部の軸線を取り
   巻く外側面に形成するベース部形成工程と、 前記他方の導電型を示す半導体材料からなるエミッタ部
   を、前記ベース部の外面に形成するエミッタ部形成工程
   とを含むことを特徴とするバイポーラ型半導体装置の製
   造方法。
6. 【請求項６】 前記コレクタ部形成工程は、 前記半導体基板上に、前記他方の導電型を示す半導体材
   料からなるエピタキシャル層を形成するステップと、 前記エピタキシャル層の表面に、前記コレクタ部のため
   のレジストパターンを形成するステップと、 前記レジストパターン下に残存するエピタキシャル層で
   コレクタ部を形成するために、前記レジストパターンを
   用いて前記エピタキシャル層を部分的に除去するステッ
   プとを備えることを特徴とする請求項５記載のバイポー
   ラ型半導体装置の製造方法。
7. 【請求項７】 前記コレクタ部形成工程は、前記コレク
   タ部のための本体部分を前記半導体基板上に形成するス
   テップを備え、 前記ベース部形成工程は、ベース部の形成のために、前
   記一方の導電型を示す不純物を前記本体部分の前記外側
   面から該本体部分の内部に与えるステップを備え、前記
   本体部分の前記ベース部を除く部分でコレクタ部が構成
   されることを特徴とする請求項５記載のバイポーラ型半
   導体装置の製造方法。
8. 【請求項８】 前記不純物を前記本体部分の内部に与え
   る前記ステップは、熱拡散法を用いて行うことを特徴と
   する請求項７記載のバイポーラ型半導体装置の製造方
   法。
9. 【請求項９】 前記ベース部形成工程は、前記一方の導
   電型を示す半導体材料からなる付属部分を前記コレクタ
   部の前記外側面に形成するステップを備え、前記エミッ
   タ部形成工程は、エミッタ部を形成するための不純物
   を、前記付属部分の外周面から該付属部分の内部に与え
   るステップを備え、前記エミッタ部を除く前記付属部分
   の部分でベース部が構成されることを特徴とする請求項
   ５記載のバイポーラ型半導体装置の製造方法。
10. 【請求項１０】 前記不純物を前記付属部分の内部に与
    える前記ステップは、熱拡散法を用いて行うことを特徴
    とする請求項９記載のバイポーラ型半導体装置の製造方
    法。
11. 【請求項１１】 前記ベース部形成工程は、前記一方の
    導電型を示す半導体材料からなるエピタキシャル層を前
    記コレクタ部の前記外側面に接触させて形成するステッ
    プと、前記エピタキシャル層を、ベース部の形成のため
    に、マスクを用いてエッチング処理するステップとを備
    えることを特徴とする請求項５記載のバイポーラ型半導
    体装置の製造方法。
12. 【請求項１２】 前記ベース部形成工程は、前記一方の
    導電型を示す半導体材料からなるエピタキシャル層を、
    ベース部の形成のために、前記コレクタ部の前記外側面
    に選択的に成長させるステップを備えることを特徴とす
    る請求項５記載のバイポーラ型半導体装置の製造方法。
13. 【請求項１３】 前記エピタキシャル層を選択的に成長
    させる前記ステップは、 前記コレクタ部の頂部および基部にマスクを形成するこ
    と、 前記コレクタ部における該コレクタ部の前記頂部および
    前記基部を除く露出部分に、前記エピタキシャル層を成
    長させることを有する請求項１２記載のバイポーラ型半
    導体装置の製造方法。
14. 【請求項１４】 前記エピタキシャル層を選択的に成長
    させる前記ステップは、 前記コレクタ部から露出する前記半導体基板の表面およ
    び前記コレクタ部の頂面に第１の酸化膜を形成するこ
    と、 前記コレクタ部の前記外側面の露出部分に窒化膜を形成
    すること、 前記窒化膜の形成後、前記第１の酸化膜を除去するこ
    と、 前記第１の酸化膜の除去により露出される前記半導体基
    板の前記表面、前記コレクタ部の前記頂面および前記コ
    レクタ部の前記外側面の基部に第２の酸化膜を形成する
    こと、 前記第２の酸化膜の形成後、前記窒化膜を除去するこ
    と、 前記第２の酸化膜をマスクにして、前記窒化膜の除去に
    より露出される前記コレクタ部の前記外側面の露出部分
    に、前記一方の導電型を示す半導体材料からなるエピタ
    キシャル層を成長させることを有する請求項１２記載の
    バイポーラ型半導体装置の製造方法。