JPH11203196A - メモリシステム - Google Patents

Abstract

(57)【要約】 【解決手段】 ＣＰＵ１の１回のメモリ読出動作に基づ
いてＲＯＭ１０〜１３から出力されたデータをそれぞれ
データラッチユニット２０〜２３に保持する。ＣＰＵ１
では、データラッチユニット２０〜２３から順次にデー
タを取り込むとともに、次のメモリ読出動作のためのア
ドレスを出力するように構成する。 【効果】 連続するアドレスのデータをＲＯＭ１０〜１
３から順次に繰り返し読み出す動作を高速化することが
できるとともに、ＲＯＭ１０〜１３の連続するアドレス
の間に外部のデバイスのアドレスが挿入されている場
合、外部のデバイスのアクセス終了後の残りのデータの
読出動作を高速化することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、連続するアドレス
が順次に割り当てられた複数のメモリバンクを有するイ
ンタリーブ方式のメモリシステムに関する。

【０００２】

【従来の技術】従来、高速のメモリ読出動作を実現する
メモリシステムとして、インタリーブ方式のメモリシス
テムが知られている。インタリーブ方式のメモリシステ
ムでは、複数のメモリバンクに順次に連続するアドレス
が割り当てられる。これらのメモリバンクから連続する
アドレスのデータを読み出す場合には、１回の読出動作
で各バンクから順次にデータが読み出される。

【０００３】例えば、バンク０〜３を有する４バンク構
成のメモリシステムでは、バンク０〜３に同一のアドレ
スを同時に入力し、各バンクのＯＥ（output enable ）
端子をバンク０、バンク１、バンク２、バンク３の順に
アサートすることで、連続するアドレスのデータが読み
出される。このため、アドレスが連続する場合のデータ
のアクセス時間は、アドレスが連続しないデータのアク
セス時間と比較して１／４程度となり、見かけ上のアク
セス速度が向上する。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
インタリーブ方式のメモリシステムにあっては、次のよ
うな解決すべき課題があった。バンク０〜３の４バンク
構成のメモリシステムでは、１回のメモリ読出動作のた
めにアドレスバスを介してバンク０〜３に出力されたア
ドレスは、最後のアドレスであるバンク３のデータの読
出動作が終了するまで、アドレスバス上に保持する必要
がある。このため、バンク３のデータを読み出してから
バンク０のデータを読み出す際には、アドレスがアドレ
スバスに出力されてから最初のアドレスであるバンク０
のデータが読み出されるまでのオーバーヘッド時間がか
かってしまう。したがって、連続するアドレスのデータ
をバンク０〜３から繰り返し読み出す場合には、バンク
３とバンク０との間でデータを連続的に読み出すことが
できなかった。

【０００５】また、１回の読出動作により読出可能な連
続するアドレスの間に外部のデバイスのアドレスが挿入
されている場合、例えば、バンク０〜３の連続するアド
レスのうち、バンク２とバンク３との間に外部のデバイ
スのアドレスが挿入されている場合には、バンク３のデ
ータ読出動作は、次回のメモリ読出動作となるため、オ
ーバーヘッド時間がかかってしまう。このように、従来
のインタリーブ方式のメモリシステムにあっては、高速
メモリ読出動作が可能な利点を十分に生かすことができ
ない場合があった。

【０００６】

【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。 〈構成１〉複数のメモリバンクと、上記複数のメモリバ
ンクをアクセスするためのアドレスを出力する制御部
と、上記制御部により出力されたアドレスを入力し、上
記制御部と協働して上記複数のメモリバンクを制御する
バスコントローラと、上記複数のメモリバンクのそれぞ
れに対応して設けられ、上記バスコントローラの制御信
号に基づいて上記メモリバンクから出力されたデータを
一時的に保持する複数のデータ保持回路とを備え、上記
制御部は、複数のメモリバンクから出力されたデータが
それぞれの対応するデータ保持回路に保持された場合、
それぞれのデータ保持回路から順次にデータを取り込む
とともに、次のメモリアクセスのためのアドレスを出力
することを特徴とするメモリシステム。

【０００７】〈構成２〉構成１に記載のメモリシステム
において、上記バスコントローラは、上記複数のメモリ
バンクから順次に読み出し可能な連続するアドレスの間
に外部装置のアドレスが挿入されている場合、上記メモ
リバンクから出力されたデータを対応するデータ保持回
路に保持させ、上記制御部は、上記外部装置のデータア
クセス動作の終了後、後続する残りのアドレスのデータ
を対応する上記データ保持回路から取り込むことを特徴
とするメモリシステム。

【０００８】〈構成３〉構成１に記載のメモリシステム
において、上記バスコントローラは、上記制御部により
出力されたアドレスが上記複数のメモリバンクのメモリ
領域に含まれるか否かを判別する判別部と、上記判別部
により上記複数のメモリバンクのメモリ領域に含まれる
と判別された前回および今回のアドレスの一部を比較す
る比較部とを有し、上記比較部により比較された前回お
よび今回のアドレスの一部が一致しない場合、今回のア
ドレスに基づいて上記メモリバンクから出力されたデー
タを対応するデータ保持回路に新たに保持させることを
特徴とするメモリシステム。

【０００９】〈構成４〉それぞれページ単位のアドレス
を表す上位アドレスに対し、ページ内の下位アドレスの
み変化させて高速メモリ読出動作を実行するページモー
ドを有する複数のＲＯＭ（read only memory）バンク
と、上記複数のＲＯＭバンクをアクセスするためのアド
レスを出力する制御部と、上記制御部により出力された
アドレスを入力し、上記制御部と協働して上記複数のメ
モリバンクを制御するバスコントローラと、上記バスコ
ントローラの制御信号に基づいて上記複数のＲＯＭバン
クに入力される上記上位アドレスを一時的に保持する上
位アドレス保持回路とを備え、上記バスコントローラ
は、上記複数のメモリバンクから順次に読み出し可能な
連続するアドレスの間に外部装置のアドレスが挿入され
ている場合、上記上位アドレス保持回路に上記上位アド
レスを保持させ、上記制御部は、上記外部装置のデータ
アクセス動作の終了後、残りのアドレスに対応するデー
タを上記下位アドレスのみ変化させてアクセスすること
を特徴とするメモリシステム。

【００１０】〈構成５〉構成４に記載のメモリシステム
おいて、上記複数のＲＯＭバンクのそれぞれに対応して
設けられ、上記バスコントローラの制御信号に基づいて
上記ＲＯＭバンクから出力されたデータを一時的に保持
する複数のデータ保持回路を備え、上記制御部は、上記
複数のデータ保持回路のそれぞれに対応するＲＯＭバン
クから出力されたデータが保持された場合、それぞれの
データ保持回路から順次にデータを取り込むとともに、
次のメモリアクセスのためのアドレスを出力することを
特徴とするメモリシステム。

【００１１】〈構成６〉構成４に記載のメモリシステム
において、上記バスコントローラは、上記制御部により
出力されたアドレスが上記複数のＲＯＭバンクのメモリ
領域に含まれるか否かを判別する判別部と、上記判別部
により上記アドレスが上記複数のメモリバンクのメモリ
領域に含まれると判別された前回および今回の上位アド
レスを比較する比較部とを有し、上記比較部により比較
された前回および今回の上位アドレスが一致しない場
合、上記上位アドレス保持回路に今回の上位アドレスを
新たに保持することを特徴とするメモリシステム。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。 《具体例１》 〈構成〉図１は本発明に係る具体例１のメモリシステム
の構成を示すブロック図である。図１に示すように、こ
のメモリシステムは、バンク０を構成するＲＯＭ（read
only memory）１０、バンク１を構成するＲＯＭ１１、
バンク２を構成するＲＯＭ１２およびバンク３を構成す
るＲＯＭ１３を有する４バンク構成のインタリーブ方式
のメモリシステムである。

【００１３】ＲＯＭ１０〜１３は、３２ビット構成のＲ
ＯＭであり、 ＣＰＵ（central processing unit ）１
およびバスコントローラ２により制御される。ＲＯＭ１
０〜１３には、後述するように、Ａ２１〜Ａ２の２０ビ
ットで表される１ワード単位の連続するアドレスが、バ
ンク０、バンク１、バンク２、バンク３の順に順次に割
り当てられている。ＣＰＵ１は、いわゆる３２ビットＣ
ＰＵであり、アドレスバス３およびデータバス４を介し
てＲＯＭ１０〜１３に接続されており、アドレスバス３
を介してＲＯＭ１０〜１３にアドレスを出力し、データ
バス４を介してＲＯＭ１０〜１３からデータを読み出
す。

【００１４】データバス４は、３２ビットのバス幅を有
し、ＣＰＵ１に接続されるとともに、後述するデータラ
ッチユニット２０〜２３に接続されている。また、デー
タバス４は、例えばＲＡＭ（random access memory）、
Ｉ／Ｏ装置等の図示しない外部のデバイスに接続されて
いる。

【００１５】アドレスバス３は、３２本のアドレス信号
線Ａ３１〜Ａ０からなり、ＣＰＵ１に接続されるととも
に、バスコントローラ２に接続され、さらにＡ３１〜Ａ
０のうち１８本のアドレス信号線Ａ２１〜Ａ４が分岐点
Ｐ１で分岐されてＲＯＭ１０〜１３に接続されている。
また、アドレスバス３は、例えばＲＡＭ（random acces
s memory）、Ｉ／Ｏ装置等の図示しない外部のデバイス
に接続されている。

【００１６】ＣＰＵ１は、アドレス信号線Ａ２１〜Ａ４
にＲＯＭ１０〜１３の１ワード（３２ビット）単位のア
ドレスを出力し、アドレス信号線Ａ３、Ａ２にバンク切
換信号を出力し、アドレス信号線Ａ１、Ａ０にＲＯＭ１
０〜１３の１ワードのデータをバイト単位でアクセスす
るための信号を出力する。

【００１７】また、ＣＰＵ１は、コントロールバス５を
介してバスコントローラ２と接続されており、バスコン
トローラ２との間で各種の制御信号を授受する。ＣＰＵ
１からバスコントローラ２には、request 信号、r／w信
号およびburst信号が出力される。request 信号は、外
部に対するアクセスの要求を表す負論理の信号である。
r／w信号は、request 信号とともに用いられ、Ｈ（hig
h）レベルのとき、外部からデータを読み出す動作を表
し、Ｌ（low ）レベルのとき、外部にデータを書き込む
動作を表す。burst 信号は、連続するアドレスのデータ
アクセスを表す負論理の信号である。バスコントローラ
２からＣＰＵ１には、ready信号が出力される。ready信
号は、データバス４上のデータが有効であることを表す
負論理の信号である。

【００１８】バスコントローラ２は、アドレス信号線Ａ
３１〜Ａ０を通して入力されたアドレス信号線をデコー
ドし、コントロールバス５を介して授受される制御信号
に基づいてＲＯＭ１０〜１３、データラッチユニット２
０〜２３および図示しない外部のデバイスを制御する。

【００１９】バスコントローラ２は、ＣＥ（chip enabl
e ）信号線３０を介してＲＯＭ１０〜１３のそれぞれの
ＣＥ端子に接続され、ＣＥ信号線３０を通してＲＯＭ１
０〜１３に負論理のrombnk信号を同時に出力する。ＲＯ
Ｍ１０〜１３は、ＣＥ信号線３０のrombnk信号がアサー
トされた場合に活性化され、それぞれアドレスバス３上
のアドレスを入力し、入力されたアドレスに該当するデ
ータを読み出し、それぞれ後述するデータラッチユニッ
ト２０〜２３に出力する。

【００２０】バスコントローラ２は、データラッチ信号
線４０を通して負論理のidlt信号をデータラッチユニッ
ト２０〜２３に出力する。また、バスコントローラ２
は、データ出力信号線５０を通して負論理のic0 信号を
データラッチユニット２０に出力し、データ出力信号線
５１を通して負論理のic1 信号をデータラッチユニット
２１に出力し、データ出力信号線５２を通して負論理の
ic2 信号をデータラッチユニット２２に出力し、データ
出力信号線５３を通して負論理のic3 信号をデータラッ
チユニット２３に出力する。

【００２１】データラッチユニット２０は、ＲＯＭ１０
から出力されたデータを保持するものであり、複数のラ
ッチ回路を有する。ラッチ回路は、Ｈ（high）レベルで
入力データをスルー出力し、Ｌ（low）レベルで入力デ
ータを保持するＤラッチからなり、データラッチ信号線
４０のidlt信号がネゲート状態の場合には、入力された
データをそのまま出力し、idlt信号がアサートされた場
合には、入力端の最新のデータを保持する。データラッ
チユニット２０は、データ出力信号線５０のic0 信号が
ネゲート状態の場合には、ラッチ回路の出力端のデータ
を内部に保持し、ic0 信号がアサートされた場合、ラッ
チ回路の出力端のデータをデータバス４に出力する。

【００２２】データラッチユニット２１〜２３は、デー
タラッチユニット２０と同様の構成であり、それぞれid
lt信号がアサートされた場合、それぞれＲＯＭ１１〜１
３から出力された最新のデータをラッチ回路により保持
し、データ出力信号線５１のic1 信号、データ出力信号
線５２のic2 信号およびデータ出力信号線５３のic3信
号がアサートされた場合、前記ラッチ回路の出力端のデ
ータをデータバス４に出力する。

【００２３】図２は図１に示された具体例１のメモリシ
ステムのアドレスを説明する説明図である。図２に示す
ように、ＣＰＵ１から出力される偶数のアドレスＡ２１
〜Ａ０をＮで表し、その下位５ビットＡ４〜Ａ０を００
０００Ｂ（Ｂは２進数表現）で表すものとする。前述の
ように、Ａ１、Ａ０の下位２ビットは、１ワードのデー
タをバイト単位で指定するために使用される。Ａ３、Ａ
２は、バンク切換信号に使用される。Ａ３、Ａ２が００
Ｂのときには、ＲＯＭ１０（バンク０）が選択され、Ａ
３、Ａ２が０１Ｂのときには、ＲＯＭ１１（バンク１）
が選択され、Ａ３、Ａ２が１０Ｂのときには、ＲＯＭ１
２（バンク２）が選択され、Ａ３、Ａ２が１１Ｂのとき
には、ＲＯＭ１３（バンク３）が選択される。

【００２４】ＲＯＭ１０〜１３の単体の１ワード単位の
アドレスは、Ａ４以上のアドレス、Ａ２１〜Ａ４により
表されるが、バンク切換のためのＡ３、Ａ２によりイン
タリーブされる、すなわち連続的なアドレスが割り当て
られる。したがって、ＣＰＵ１により出力されるアドレ
スＡ２１〜Ａ０を１ワード毎に表すと、アドレスＮの次
のアドレスは（Ｎ＋４）、その次のアドレスは（Ｎ＋
８）のように表される。

【００２５】〈動作〉図３は図１および図２に示された
具体例１のメモリシステムのメモリ読出動作の一例を示
すタイミングチャートである。この例では、１ワード単
位に連続するアドレスのデータを、ＲＯＭ１０〜１３
（バンク０〜３）から順次に繰り返し読み出す場合の動
作について説明する。図中、データバスは、ＣＰＵ１と
データラッチユニット２０〜２３との間のデータバス４
上のデータを表し、データラッチ２０〜２３は、データ
ラッチユニット２０〜２３のそれぞれのラッチ回路の出
力端に保持されたデータを表すものとする。なお、デー
タラッチ信号線４０のidlt信号を例外として、各信号
は、clock 信号の立ち上がりに同期して動作するものと
する。

【００２６】まず、期間Ｓ０において、ＣＰＵ１によ
り、アドレスＮ（Ｎ ＡＤＤＲＥＳＳ）がアドレスバス
３に出力されるとともに、request 信号およびburst 信
号がアサートされる。なお、r／w信号は読出動作を表す
ネゲート状態に保持される。一方、バスコントローラ２
では、request 信号、burst 信号およびr／w信号に基づ
いてアクセスモードが選択され、rombnk信号がアサート
され、ＲＯＭ１０〜１３では、rombnk信号のアサートタ
イミングに同期してアドレスバス３に出力されたアドレ
スが入力される。

【００２７】期間Ｓ１、期間Ｓ２を経て、期間Ｓ３にお
いて、ＲＯＭ１０〜１３から、入力されたアドレスＮに
対応するデータＮ、（Ｎ＋４）、（Ｎ＋８）および（Ｎ
＋１２）が、それぞれデータラッチユニット２０、２
１、２２および２３に出力される。一方、バスコントロ
ーラ２によりready 信号がアサートされ、ＣＰＵ１に対
し、データバス４上のデータが有効である旨が通知され
る。同時に、バスコントローラ２によりデータ出力信号
線５０のic0 信号がアサートされて、データラッチユニ
ット２０では、ラッチ回路に入力されて出力されたデー
タＮがデータバス４に出力される。次いで、データラッ
チ信号線４０のidlt信号がアサートされ、データラッチ
ユニット２０のラッチ回路にデータＮが保持され、デー
タラッチユニット２１のラッチ回路にデータ（Ｎ＋４）
が保持され、データラッチユニット２２のラッチ回路に
データ（Ｎ＋８）が保持され、データラッチユニット２
３のラッチ回路にデータ（Ｎ＋１２）が保持される。

【００２８】期間Ｓ４において、ＣＰＵ１によりclock
信号の立ち上がりに同期してデータバス４上のデータＮ
が取り込まれる。同時に、データラッチユニット２０〜
２３にそれぞれのデータＮ、（Ｎ＋４）、（Ｎ＋８）お
よび（Ｎ＋１２）が保持されたので、ＲＯＭ１０〜１３
のアドレスＮに対応するメモリ読出動作を開放すること
ができ、ＣＰＵ１によりアドレス（Ｎ＋１６）がアドレ
スバス３に出力され、次のメモリ読出動作が開始され
る。一方、バスコントローラ２により、データ出力信号
線５０のic0 信号がネゲートされるとともに、データ出
力信号線５１のic1 信号がアサートされ、データラッチ
ユニット２１のラッチ回路に保持されたデータ（Ｎ＋
４）がデータバス４に出力される。

【００２９】期間Ｓ５において、ＣＰＵ１によりclock
信号の立ち上がりに同期してデータバス４上のデータ
（Ｎ＋４）が取り込まれる。一方、バスコントローラ２
により、データ出力信号線５１のic1 信号がネゲートさ
れるとともに、データ出力信号線５２のic2 信号がアサ
ートされ、データラッチユニット２２のラッチ回路に保
持されたデータ（Ｎ＋８）がデータバス４に出力され
る。期間Ｓ６において、ＣＰＵ１によりclock 信号の立
ち上がりに同期してデータバス４上のデータ（Ｎ＋８）
が取り込まれる。一方、バスコントローラ２により、デ
ータ出力信号線５２のic2 信号がネゲートされるととも
に、データ出力信号線５３のic3 信号がアサートされ、
データラッチユニット２３のラッチ回路に保持されたデ
ータ（Ｎ＋１２）がデータバス４に出力される。

【００３０】期間Ｓ７において、ＣＰＵ１によりclock
信号の立ち上がりに同期してデータバス４上のデータ
（Ｎ＋１２）が取り込まれる。同時に、ＲＯＭ１０〜１
３からアドレス（Ｎ＋１６）に対応するデータ（Ｎ＋１
６）、（Ｎ＋２０）、（Ｎ＋２４）および（Ｎ＋２８）
が、それぞれデータラッチユニット２０、２１、２２お
よび２３に出力される。一方、バスコントローラ２によ
りデータラッチ信号線４０のidlt信号がネゲートされ、
データラッチユニット２０〜２３のそれぞれのラッチ回
路の保持状態が解除され、次いで、データ出力信号線５
３のic3 信号がネゲートされる。

【００３１】同時に、バスコントローラ２によりデータ
出力信号線５０のic0 信号がアサートされて、データラ
ッチユニット２０では、ラッチ回路に入力されて出力さ
れたデータ（Ｎ＋１６）がデータバス４に出力される。
次いで、バスコントローラ２によりデータラッチ信号線
４０のidlt信号が再びアサートされ、データラッチユニ
ット２０のラッチ回路にデータ（Ｎ＋１６）が保持さ
れ、データラッチユニット２１のラッチ回路にデータ
（Ｎ＋２０）が保持され、データラッチユニット２２の
ラッチ回路にデータ（Ｎ＋２４）が保持され、データラ
ッチユニット２３のラッチ回路にデータ（Ｎ＋２８）が
保持される。

【００３２】期間Ｓ８において、ＣＰＵ１によりclock
信号の立ち上がりに同期してデータバス４上のデータ
（Ｎ＋１６）が取り込まれる。同時に、ＣＰＵ１により
次のアドレス（Ｎ＋２４）がアドレスバス３に出力され
るが、Ａ４以上のアドレスは同じなので、ＲＯＭ１０〜
１３のそれぞれのアドレスには変化はない。一方、バス
コントローラ２により、データ出力信号線５０のic0 信
号がネゲートされるとともに、データ出力信号線５１の
ic1 信号がアサートされ、データラッチユニット２１の
ラッチ回路に保持されたデータ（Ｎ＋２０）がデータバ
ス４に出力される。

【００３３】期間Ｓ９において、ＣＰＵ１によりclock
信号の立ち上がりに同期してデータバス４上のデータ
（Ｎ＋２０）が取り込まれる。一方、バスコントローラ
２により、データ出力信号線５１のic1 信号がネゲート
されるとともに、データ出力信号線５２のic2 信号がア
サートされ、データラッチユニット２２のラッチ回路に
保持されたデータ（Ｎ＋２４）がデータバス４に出力さ
れる。

【００３４】期間Ｓ１０において、ＣＰＵ１によりcloc
k 信号の立ち上がりに同期してデータバス４上のデータ
（Ｎ＋２４）が取り込まれる。一方、バスコントローラ
２により、データ出力信号線５２のic2 信号がネゲート
されるとともに、データ出力信号線５３のic3 信号がア
サートされ、データラッチユニット２３のラッチ回路に
保持されたデータ（Ｎ＋２８）がデータバス４に出力さ
れる。同時に、バスコントローラ２によりburst 信号が
ネゲートされる。

【００３５】期間Ｓ１１において、ＣＰＵ１によりcloc
k 信号の立ち上がりに同期してデータバス４上のデータ
（Ｎ＋２４）が取り込まれ、request 信号がネゲートさ
れる。一方、バスコントローラ２により、ready 信号お
よびrombnk信号がネゲートされる。同時に、データ出力
信号線５３のic3 信号がネゲートされ、データラッチ信
号線４０のidlt信号がネゲートされ、データラッチユニ
ット２０〜２３のそれぞれのラッチ回路の保持動作が解
除され、処理を終了する。

【００３６】ここで、図３に示された具体例１のメモリ
システムのメモリ読出動作と、データラッチユニット２
０〜２３を有しない従来のメモリシステムのメモリ読出
動作とを比較する。

【００３７】図４は従来のメモリシステムのメモリ読出
動作を示すタイミングチャートである。なお、バスコン
トローラ２は、ＲＯＭ１０〜１３のＯＥ（output enabl
e ）端子とそれぞれ接続されており、図中に示されるOE
0 信号、OE1 信号、OE2 信号およびOE3 信号をアサート
することによりそれぞれＲＯＭ１０〜１３のデータ出力
タイミングを制御するものとする。

【００３８】図４から理解されるように、従来のメモリ
システムでは、ＣＰＵ１は、期間Ｓ０でアドレスバス３
上に出力したアドレスＮを、期間Ｓ６でＲＯＭ１３のデ
ータ（Ｎ＋１２）がデータバス４に出力されるまで、保
持する必要があった。このため、ＣＰＵ１は、次のアド
レス（Ｎ＋１６）を期間Ｓ７で出力せざるを得ず、ＲＯ
Ｍ１３からデータバス４にデータ（Ｎ＋１２）が出力さ
れてから、ＲＯＭ１０からデータバス４にデータ（Ｎ＋
１６）が出力される時間は、ＲＯＭ１０にアドレスバス
３にアドレスを出力してからデータバス４にデータが出
力されるまでのオーバーヘッド時間と一致していた。

【００３９】これに対し、具体例１のメモリシステムで
は、図３から理解されるように、期間Ｓ３で、データラ
ッチユニット２０〜２３により、それぞれのＲＯＭ１０
〜１３から出力されたデータを保持することで、ＣＰＵ
１は、データラッチユニット２０〜２３からデータを取
り込むことができる。このため、ＣＰＵ１によりＲＯＭ
１０〜１３にアドレスＮをアドレスバス３に出力し続け
る必要がなく、期間Ｓ４で、次のアドレス（Ｎ＋１６）
を出力し、次回のメモリ読出動作に移行することができ
る。この結果、期間Ｓ６および期間Ｓ７に示されるよう
に、データラッチユニット２３からデータ（Ｎ＋１２）
がデータバス４に出力された次のクロックで、ＲＯＭ１
０からデータ（Ｎ＋１６）がデータバス４に出力される
ことになる。

【００４０】したがって、連続するアドレスのデータを
ＲＯＭ１０〜１３から繰り返し読み出す場合であって
も、ＲＯＭ１３からデータバス４にデータが出力されて
から、ＲＯＭ１０からデータバス４にデータが出力され
る時間を短縮し、ＲＯＭ１０〜１３の読出と同様にデー
タを連続的に読み出すことができる。

【００４１】図５は図１および図２に示された具体例１
のメモリシステムのメモリ読出動作の他の例を示すタイ
ミングチャートである。この例では、ＲＯＭ１０〜１３
（バンク０〜３）の連続するアドレスＮ〜（Ｎ＋１２）
に対し、（Ｎ＋８）と（Ｎ＋１２）との間に、外部のデ
バイスのアドレスＭが挿入されている場合の動作につい
て説明する。

【００４２】期間Ｓ１〜期間Ｓ４は、図３に示された期
間Ｓ１〜期間Ｓ４の動作と同様なので、その説明を省略
する。期間Ｓ５において、ＣＰＵ１によりclock 信号の
立ち上がりに同期してデータバス４上のデータ（Ｎ＋
４）が取り込まれる。一方、バスコントローラ２によ
り、データ出力信号線５１のic1 信号がネゲートされる
とともに、データ出力信号線５２のic2 信号がアサート
され、データラッチユニット２２のラッチ回路に保持さ
れたデータ（Ｎ＋８）がデータバス４に出力される。同
時に、アドレス（Ｎ＋８）の次のアドレスが外部のデバ
イスのアドレスＭなので、バスコントローラ２によりbu
rst 信号がネゲートされる。なお、データラッチ信号線
４０のidlt信号はアサート状態に保持される。

【００４３】期間Ｓ６において、ＣＰＵ１によりclock
信号の立ち上がりに同期してデータバス４上のデータ
（Ｎ＋８）が取り込まれ、同時に、ＣＰＵ１により外部
のデバイスのアドレスＭがアドレスバス３に出力され
る。一方、バスコントローラ２により、ready 信号がネ
ゲートされ、ＣＰＵ１に対し、データバス４上のデータ
が無効である旨が通知される。

【００４４】期間Ｓ７において、外部のデバイスにより
アドレスＭに対応するデータＭがデータバス４に出力さ
れる。同時に、バスコントローラ２によりready 信号が
アサートされ、ＣＰＵ１に対し、データバス４上のデー
タが有効である旨が通知される。

【００４５】期間Ｓ８において、ＣＰＵ１によりclock
信号の立ち上がりに同期してデータバス４上のデータＭ
が取り込まれ、同時に、アドレス（Ｎ＋１２）がアドレ
スバス３に出力され、アドレスＮに対するデータ（Ｎ＋
１２）のアクセスが再開される。一方、バスコントロー
ラ２によりready 信号がネゲートされ、ＣＰＵ１に対
し、データバス４上のデータが無効である旨が通知され
る。

【００４６】期間Ｓ９において、バスコントローラ２に
よりready 信号がアサートされ、ＣＰＵ１に対し、デー
タバス４上のデータが有効である旨が通知される。同時
に、バスコントローラ２によりデータ出力信号線５３の
ic3 信号がアサートされ、データラッチユニット２３の
ラッチ回路に保持されたデータ（Ｎ＋１２）がデータバ
ス４に出力される。

【００４７】期間Ｓ１０において、ＣＰＵ１によりcloc
k 信号の立ち上がりに同期してデータバス４上のデータ
（Ｎ＋４）が取り込まれ、同時にrequest 信号がネゲー
トされる。一方、バスコントローラ２により、ready 信
号およびrombnk信号がネゲートされ、さらに、データ出
力信号線５３のic3 信号がアサートされ、データラッチ
信号線４０のidlt信号がネゲートされ、データラッチユ
ニット２０〜２３のそれぞれのラッチ回路の保持状態が
解除され、処理を終了する。

【００４８】ここで、図５に示された具体例１のメモリ
システムのメモリ読出動作と、データラッチユニット２
０〜２３を有しない従来のメモリシステムのメモリ読出
動作とを比較する。

【００４９】図６は従来のメモリシステムのメモリ読出
動作を示すタイミングチャートである。なお、バスコン
トローラ２は、ＲＯＭ１０〜１３のＯＥ（output enabl
e ）端子とそれぞれ接続されており、図中に示されるOE
0 信号、OE1 信号、OE2 信号およびOE3 信号をアサート
することによりそれぞれＲＯＭ１０〜１３のデータ出力
タイミングを制御するものとする。

【００５０】図６から理解されるように、従来のメモリ
システムでは、期間Ｓ７で、外部のデバイスのデータＭ
がデータバス４に出力されてから、期間Ｓ８で、ＣＰＵ
１により次のアドレス（Ｎ＋１２）をアドレスバス３に
出力し、ＲＯＭ１３からデータ（Ｎ＋１２）を読み出し
ていた。このため、アドレス（Ｎ＋１２）がアドレスバ
ス３に出力されてからＲＯＭ１３からデータ（Ｎ＋１
２）が出力されるまでのオーバーヘッド時間を要してい
た。

【００５１】これに対し、具体例１のメモリシステムで
は、図５から理解されるように、アクセス（Ｎ＋８）の
終了後、アドレスＭのアクセスが開始されても、データ
ラッチユニット２０〜２３にそれぞれのＲＯＭ１０〜１
３から出力されたデータを保持し続ける。このため、ア
ドレスＭのアクセス終了後に、アドレス（Ｎ＋１２）の
アクセスを開始した際には、ＲＯＭ１３にアクセスする
ことなく、データラッチユニット２３からデータを読み
出すことができるので、データを早く読み出すことがで
きる。したがって、メモリ読出動作を高速化することが
できる。

【００５２】〈効果〉以上のように、具体例１によれ
ば、ＣＰＵ１の１回のメモリ読出動作に基づいてＲＯＭ
１０〜１３から出力されたそれぞれのデータをデータラ
ッチユニット２０〜２３に保持する。ＣＰＵ１では、デ
ータラッチユニット２０〜２３から順次にデータを取り
込むとともに、次のメモリ読出動作のためのアドレスを
出力する。

【００５３】このため、ＲＯＭ１０〜１３の１回のメモ
リ読出動作を早く開放し、ＣＰＵ１により次のアドレス
を出力し、次回のメモリ読出動作に早く移行することが
できる。したがって、連続するアドレスのデータをＲＯ
Ｍ１０〜１３から繰り返し読み出す場合には、ＲＯＭ１
３のデータがデータバス４に出力されてからＲＯＭ１０
のデータがデータバス４に出力されるまでの時間を短縮
し、ＲＯＭ１０〜１３の読出と同様にデータを連続的に
読み出すことができる。

【００５４】また、ＲＯＭ１０〜１３の連続するアドレ
スの間に外部のデバイスのアドレスが挿入されている場
合、外部のデバイスのアクセスに移行しても、ＲＯＭ１
０〜１３から出力されたデータをそれぞれデータラッチ
ユニット２０〜２３により保持する。このため、外部の
デバイスのアクセス終了後、ＣＰＵ１により残りのデー
タを取り込む際には、ＲＯＭにアクセスすることなく、
データラッチユニットからデータを取り込むことができ
るので、データを早く読み出すことができる。したがっ
て、インタリーブ方式の利点を生かし、さらに高速なメ
モリ読出動作を行うことができるメモリシステムを提供
することができる。

【００５５】《具体例２》 〈構成〉図７は本発明に係る具体例２のメモリシステム
のバスコントローラ６０の構成を示すブロック図であ
る。具体例２のメモリシステムは、図１に示された具体
例１のメモリシステムのバスコントローラ２をバスコン
トローラ６０に置き換えたものである。図７に示すよう
に、バスコントローラ６０は、アドレスラッチユニット
６１、比較器６２、シーケンサ６３およびデコーダ６４
を備えている。

【００５６】アドレスバス３を構成するアドレス信号線
Ａ３１〜Ａ０は、シーケンサ６３およびデコーダ６４に
接続されている。アドレス信号線Ａ３１〜Ａ０のうちア
ドレス信号線Ａ２１〜Ａ４は、分岐点Ｐ１で分岐され、
アドレスラッチユニット６１に接続されるとともに、分
岐点Ｐ２で分岐され、比較器６２に接続されている。ま
た、コントロールバス５を構成する複数の制御信号線
は、シーケンサ６３に接続されている。

【００５７】アドレスラッチユニット６１および比較器
６２には、アドレス信号線Ａ２１〜Ａ４を通してワード
単位のアドレスが入力される。アドレスラッチユニット
６１は、シーケンサ６３から出力されるload信号がアサ
ートされた場合、入力端の最新のアドレスを保持し、比
較器６２に出力する。比較器６２は、アドレスラッチユ
ニット６１の出力端のアドレスとアドレス信号線Ａ２１
〜Ａ４を通して入力されたアドレスとを比較し、比較結
果を表すhit/miss信号をシーケンサ６３に出力する。hi
t/miss信号は、比較結果が一致（ヒット）の場合にネゲ
ートされ、比較結果が不一致（ミス）の場合にアサート
される。

【００５８】シーケンサ６３は、ＣＰＵ１から出力され
たrequest 信号、r／w信号およびburst 信号に基づいて
メモリアクセスモードを選択し、選択されたアクセスモ
ード、hit/miss信号およびアドレス信号線Ａ２１〜Ａ０
を通して入力されたアドレスに基づいてload信号、ic0
信号、ic1 信号、ic2 信号、ic3 信号、idlt信号、read
y 信号および図示しない制御信号を制御する。

【００５９】シーケンサ６３は、入力されたアドレス
が、ＲＯＭ１０〜１３のメモリ領域に含まれるか否かを
判断し、入力されたアドレスがＲＯＭ１０〜１３のメモ
リ領域に含まれる場合、比較器６２から出力されたhit/
miss信号を参照する。シーケンサ６３は、参照したhit/
miss信号がアサート状態の場合には、ＲＯＭ１０〜１３
に新たなワードのアドレスが入力されたと判断し、load
信号をアサートする。

【００６０】すなわち、アドレスラッチユニット６１
は、バスコントローラ６０に入力されたアドレスがＲＯ
Ｍ１０〜１３のメモリ領域に含まれ、かつ比較器６２の
比較結果がミスの場合、シーケンサ６３のload信号に基
づいて入力端の最新のアドレスを保持する。言い換えれ
ば、アドレスラッチユニット６１は、ＲＡＭ、Ｉ／Ｏ装
置等の外部のデバイスのアドレスの影響を受けず、ＲＯ
Ｍ１０〜１３のメモリ領域に含まれるワード単位のアド
レスが変化した場合に、アドレスを更新して保持する。

【００６１】そして、シーケンサ６３は、ＲＯＭ１０〜
１３のメモリ領域に含まれるワード単位のアドレスの変
化を検出し、データラッチユニット２０〜２３の動作を
制御する。シーケンサ６３は、ＲＯＭ１０に対応するア
ドレスが入力された場合、ＲＯＭ１０からデータが出力
されるタイミングに合わせ、ic0 信号をアサートした
後、idlt信号をアサートする。シーケンサ６３は、デー
タラッチユニット２３からデータを出力するようic3 信
号をアサートした場合、次のclock 信号の立ち上がりに
同期してic3 信号をネゲートした後、idlt信号をネゲー
トする。また、シーケンサ６３は、入力されたアドレス
がＲＯＭ１０〜１３のメモリ領域に含まれ、比較器６２
の比較結果がミスの場合、load信号をアサートすると同
時にidlt信号をネゲートする。デコーダ６４は、アドレ
ス信号線Ａ２１〜Ａ０を通して入力されたアドレスをデ
コードし、rombnk信号を出力する。

【００６２】〈動作〉具体例２のメモリ読出動作は、図
３および図５に示された具体例１のメモリシステムの動
作と同様である。ここでは、図５に示されたＲＯＭ１０
〜１３（バンク０〜３）の連続するアドレスＮ〜（Ｎ＋
１２）に対し、（Ｎ＋８）と（Ｎ＋１２）との間に外部
のデバイスのアドレスＭが挿入されている場合のメモリ
読出動作におけるバスコントローラ６０の動作について
説明する。

【００６３】まず、期間Ｓ０において、ＣＰＵ１により
出力されたアドレスＮがバスコントローラ６０に入力さ
れると、比較器６２によりアドレスラッチユニット６１
に保持された前回のアドレスと今回のアドレスＮとが比
較される。比較結果はミスとなり、hit/miss信号はアサ
ートされる。シーケンサ６３では、入力されたアドレス
ＮがＲＯＭ１０〜１３のメモリ領域に含まれるので、比
較器６２により出力されたhit/miss信号が参照される。
hit/miss信号はアサートされているので、シーケンサ６
３によりload信号がアサートされる。アドレスラッチユ
ニット６１では、このload信号に基づいてアドレスＮが
保持される。この結果、比較器６２の比較結果がヒット
となり、hit/miss信号がネゲートされる。そして、シー
ケンサ６３のload信号もネゲートされる。

【００６４】期間Ｓ３において、シーケンサ６３では、
ＲＯＭ１０に対応するアドレスＮが入力されたので、Ｒ
ＯＭ１０からデータＮが出力されるタイミングに合わせ
てic0 信号がアサートされて、次いでidlt信号がアサー
トされる。

【００６５】期間Ｓ４において、ＣＰＵ１によりアドレ
ス（Ｎ＋８）が出力され、バスコントローラ６０に入力
される。この場合、アドレス信号線Ａ２１〜Ａ０のアド
レスの変化はないので、比較器６２の比較結果はヒット
であり、hit/miss信号はネゲート状態に保持される。こ
のため、シーケンサ６３のload信号もネゲート状態に保
持される。

【００６６】期間Ｓ６において、ＣＰＵ１により外部の
デバイスのアドレスＭが出力されてバスコントローラ６
０に入力されると、アドレス信号線Ａ２１〜Ａ０のアド
レスが変化するので、比較器６２の比較結果はミスとな
り、hit/miss信号がアサートされる。しかし、シーケン
サ６３では、アドレスＭがＲＯＭ１０〜１３のメモリ領
域に含まれないと判断され、このhit/miss信号は無視さ
れて、load信号はネゲート状態に保持される。

【００６７】期間Ｓ８において、ＣＰＵ１によりアドレ
ス（Ｎ＋１２）が出力され、バスコントローラ６０に入
力される。アドレスラッチユニット６１にはアドレスＮ
が保持されているので、比較器６２の比較結果はヒット
となり、hit/miss信号がネゲートされる。シーケンサ６
３では、アドレス（Ｎ＋１２）は、ＲＯＭ１０〜１３の
メモリ領域に含まれるので、hit/miss信号が参照され
る。hit/miss信号がネゲート状態なので、load信号もネ
ゲート状態に保持される。期間Ｓ９において、シーケン
サ６３によりic3 信号がアサートされ、データラッチユ
ニット２３からデータ（Ｎ＋１２）が出力され、期間Ｓ
１０において、ic3 信号がネゲートされて、idlt信号が
ネゲートされる。

【００６８】〈効果〉以上のように、具体例２によれ
ば、バスコントローラ６０に、アドレス信号線Ａ２１〜
Ａ４を通して入力されたワード単位のアドレスをシーケ
ンサ６３のload信号に基づいて選択的に保持するアドレ
スラッチユニット６１と、アドレスラッチユニット６１
に保持されたアドレスとアドレス信号線Ａ２１〜Ａ４を
通して入力されたアドレスとを比較する比較器６２とを
設ける。

【００６９】そして、シーケンサ６３では、入力された
アドレスがＲＯＭ１０〜１３のメモリ領域に含まれると
判断された場合には、比較器６２の比較結果が参照され
る。比較結果がヒットのときには、ＲＯＭ１０〜１３の
同一アドレスの読出動作が継続されていると判断し、デ
ータラッチユニット２０〜２３の動作を保持状態に保
ち、比較結果がミスのときには、ＲＯＭ１０〜１３の異
なるアドレスの読出動作に移行したと判断し、データラ
ッチユニット２０〜２３の保持状態を解除し、次回のメ
モリ読出動作に移行する。

【００７０】このため、バスコントローラ６０により、
ＣＰＵ１とは独立にワード単位のアドレスの変化を認識
し、データラッチユニット２０〜２３の保持動作を制御
することができるので、従来のＣＰＵをそのまま利用す
ることができ、ＣＰＵ１の負担を軽減することができ
る。また、ＣＰＵおよびバスコントローラの何れかにデ
ータラッチユニットの制御機能を設けることができるの
で、柔軟かつ最適なシステム設計を行うことができる。

【００７１】なお、具体例１および２では、メモリシス
テムのメモリバンクをＲＯＭにより構成しているが、メ
モリはＲＯＭに限るものではなく、ＲＡＭにより構成し
てもよい。

【００７２】《具体例３》 〈構成〉図８は本発明に係る具体例３のメモリシステム
の構成を示すブロック図である。図８に示すように、こ
のメモリシステムは、バンク０を構成するＲＯＭ１１０
およびバンク１を構成するＲＯＭ１１１を有する２バン
ク構成のインタリーブ方式のメモリシステムである。

【００７３】ＲＯＭ１１０および１１１は、ともにペー
ジモード機能を有する３２ビット構成のＲＯＭであり、
ページ単位のアドレスを表す上位アドレスに対し、ペー
ジ内の下位アドレスのみ変化させて高速読出を実行す
る。後述するように、ＲＯＭ１１０および１１１には、
Ａ２２〜Ａ２の２１ビットで表される連続するアドレス
が交互に割り当てられており、ＲＯＭ１１０には、偶数
アドレスが割り当てられ、ＲＯＭ１１１には、奇数アド
レスが割り当てられている。ＲＯＭ１１０および１１１
は、ＣＰＵ１０１およびバスコントローラ１０２により
制御される。

【００７４】ＣＰＵ１０１は、いわゆる３２ビットＣＰ
Ｕであり、アドレスバス１０３およびデータバス１０４
を介してＲＯＭ１１０および１１１に接続されており、
アドレスバス１０３を介してＲＯＭ１１０および１１１
にアドレスを出力し、データバス１０４を介してＲＯＭ
１１０および１１１からデータを読み出す。

【００７５】データバス１０４は、３２ビットのバス幅
を有し、ＣＰＵ１０１に接続されるとともに、ＲＯＭ１
１０および１１１に接続されている。また、データバス
４は、図示しない外部のデバイスに接続されている。ア
ドレスバス１０３は、３２本のアドレス信号線Ａ３１〜
Ａ０からなりＣＰＵ１に接続されるとともに、バスコン
トローラ１０２に接続され、さらに２０本のアドレス信
号線Ａ２２〜Ａ３が分岐点Ｐ１で分岐されている。

【００７６】このアドレス信号線Ａ２２〜Ａ３は、分岐
点Ｐ２で、上位アドレス信号線群１０３ａを構成する１
８本のアドレス信号線Ａ２２〜Ａ５と、下位アドレス信
号線群１０３ｂを構成する２本のアドレス信号線Ａ４、
Ａ３とに分岐される。上位アドレス信号線群１０３ａ
は、後述する上位アドレスラッチユニット１２０に接続
され、下位アドレス信号線群１０３ｂは、直接ＲＯＭ１
１０および１１１に接続されている。また、アドレスバ
ス１０３は、図示しない外部のデバイスに接続されてい
る。

【００７７】ＣＰＵ１０１は、アドレス信号線Ａ２２〜
Ａ３にＲＯＭ１１０および１１１のアドレスを出力し、
アドレス信号線Ａ２にバンク切換信号を出力し、アドレ
ス信号線Ａ０、Ａ１にＲＯＭ１０〜１３の１ワードが４
バイトのデータをバイト単位でアクセスするための信号
を出力する。また、ＣＰＵ１０１は、コントロールバス
１０５介してバスコントローラ１０２と接続されてお
り、バスコントローラ１０２との間で各種の制御信号を
授受する。ＣＰＵ１０１からバスコントローラ１０２に
は、 request 信号、 r／w信号およびburst 信号が出力
され、バスコントローラ１０２からＣＰＵ１には、read
y信号が出力される。

【００７８】バスコントローラ１０２は、アドレス信号
線Ａ３１〜Ａ０を通して入力されたアドレス信号線をデ
コードし、コントロールバス１０５を介して授受される
制御信号およびアドレスバス１０３を通して入力される
アドレスに基づいてＲＯＭ１１０、ＲＯＭ１１１、上位
アドレスラッチユニット１２０および図示しない外部の
デバイスを制御する。

【００７９】バスコントローラ１０２は、ＣＥ信号線１
３０を介してＲＯＭ１１０および１１１のそれぞれのＣ
Ｅ端子に接続されるとともに、ＯＥ信号線１４０を介し
てＲＯＭ１１０のＯＥ端子に接続され、ＯＥ信号線１４
１を介してＲＯＭ１１１のＯＥ端子に接続されている。

【００８０】ＣＰＵ１０１は、ＣＥ信号線１３０を通し
て負論理のrombnk信号をＲＯＭ１１０および１１１に出
力するとともに、ＯＥ信号線１４０を通して負論理のOE
0 信号をＲＯＭ１１０に出力し、ＯＥ信号線１４１を通
して負論理のOE1 信号をＲＯＭ１１１に出力する。

【００８１】ＲＯＭ１１０は、ＣＥ信号線１３０のromb
nk信号がアサートされた場合に活性化され、アドレスバ
ス１０３上のアドレスを入力し、入力されたアドレスに
該当するデータを読み出し、ＯＥ信号線１４０のOE0 信
号がアサートされた場合、読み出されたデータをデータ
バス１０４に出力する。同様に、ＲＯＭ１１１は、ＣＥ
信号線１３０のrombnk信号がアサートされた場合に活性
化され、アドレスバス１０３上のアドレスを入力し、入
力されたアドレスに該当するデータを読み出し、ＯＥ信
号線１４１のOE1 信号がアサートされた場合、読み出さ
れたデータをデータバス１０４に出力する。

【００８２】バスコントローラ１０２は、アドレスラッ
チ信号線１５０を介して上位アドレスラッチユニット１
２０に接続され、負論理のialt信号を上位アドレスラッ
チユニット１２０に出力する。上位アドレスラッチユニ
ット１２０は、ＣＰＵ１０１によりアドレス信号線Ａ２
２〜Ａ５に出力された上位アドレスを一時的に保持する
ものであり、複数のラッチ回路を有する。ラッチ回路
は、Ｈ（high）レベルで入力データをスルー出力し、Ｌ
（low）レベルで入力データを保持するＤラッチからな
り、アドレスラッチ信号線１５０のialt信号がネゲート
状態の場合には、入力されたデータをそのまま出力し、
ialt信号がアサートされた場合には、入力された最新の
データを保持する。

【００８３】図９は図８に示された具体例３のメモリシ
ステムのアドレスを説明する説明図である。図９に示す
ように、ＣＰＵ１から出力される偶数のアドレスＡ２２
〜Ａ０をＮで表し、その下位６ビットＡ５〜Ａ０を００
００００Ｂ（Ｂは２進数表現）で表すものとする。

【００８４】前述のように、Ａ１、Ａ０の下位２ビット
は、１ワードのデータをバイト単位で指定するために使
用される。また、Ａ２は、バンク切換信号に使用され、
Ａ２が０のときには、ＲＯＭ１１０（バンク０）が選択
され、Ａ２が１のときには、ＲＯＭ１１１（バンク１）
が選択される。ＲＯＭ１１０および１１１の単体の１ワ
ード単位のアドレスは、Ａ３以上のアドレス、Ａ２２〜
Ａ３により表されるが、バンク切換のためのＡ２により
インタリーブされる、すなわち連続的なアドレスが割り
当てられる。したがって、ＣＰＵ１により出力されるア
ドレスを１ワード毎に表すと、アドレスＮの次のアドレ
スは（Ｎ＋４）、その次のアドレスは（Ｎ＋８）で表さ
れる。

【００８５】Ａ５は、ＲＯＭ１１０およびＲＯＭ１１１
の１ページのアドレスを表し、１ページはＡ４およびＡ
３で表される４ワードにより構成される。ＲＯＭ１１０
およびＲＯＭ１１１は、このページ内のアドレスであれ
ば、下位アドレスＡ４、Ａ３のみを変化させて高速なメ
モリ読出動作を行うことができる。

【００８６】図１０は図８に示されたバスコントローラ
１０２の構成を示すブロック図である。図１０に示すよ
うに、バスコントローラ１０２は、上位アドレスラッチ
ユニット１６１、比較器１６２、シーケンサ１６３およ
びデコーダ１６４を備えている。

【００８７】アドレスバス１０３を構成するアドレス信
号線Ａ３１〜Ａ０は、シーケンサ１６３およびデコーダ
１６４に接続されている。アドレス信号線Ａ３１〜Ａ０
のうちアドレス信号線Ａ２２〜Ａ５は、分岐点Ｐ１で分
岐され、上位アドレスラッチユニット１６１に接続され
るとともに、分岐点Ｐ２で分岐され、比較器１６２に接
続されている。また、コントロールバス１０５を構成す
る複数の制御信号線は、シーケンサ１６３に接続されて
いる。

【００８８】上位アドレスラッチユニット１６１および
比較器１６２には、アドレス信号線Ａ２２〜Ａ５を通し
てページ単位のアドレスを表す上位アドレスが入力され
る。上位アドレスラッチユニット１６１は、シーケンサ
１６３から出力されるload信号がアサートされた場合、
入力端の最新の上位アドレスを保持し、比較器１６２に
出力する。比較器１６２は、上位アドレスラッチユニッ
ト１６１の出力端の上位アドレスとアドレス信号線Ａ２
２〜Ａ５を通して入力された上位アドレスとを比較し、
比較結果を表すhit/miss信号をシーケンサ１６３に出力
する。hit/miss信号は、比較結果が一致（ヒット）の場
合にネゲートされ、比較結果が不一致（ミス）の場合に
アサートされる。

【００８９】シーケンサ１６３は、ＣＰＵ１０１から出
力されたrequest 信号、r／w信号およびburst 信号に基
づいてメモリアクセスモードを選択し、選択されたアク
セスモード、hit/miss信号およびアドレス信号線Ａ２２
〜Ａ０を通して入力されたアドレスに基づいてload信
号、ialt信号、OE0 信号、OE1 信号、ready 信号および
図示しない制御信号を制御する。

【００９０】シーケンサ１６３は、入力されたアドレス
が、ＲＯＭ１１０および１１１のメモリ領域に含まれる
か否かを判断し、入力されたアドレスがＲＯＭ１１０お
よび１１１のメモリ領域に含まれる場合、比較器１６２
から出力されたhit/miss信号を参照する。シーケンサ１
６３は、参照したhit/miss信号がアサート状態の場合に
は、ＲＯＭ１１０および１１１の新たなページのアドレ
スが入力されたと判断し、load信号をアサートする。

【００９１】すなわち、上位アドレスラッチユニット１
６１は、バスコントローラ１０２に入力されたアドレス
がＲＯＭ１１０および１１１のメモリ領域に含まれ、か
つ比較器１６２の比較結果がミスの場合、シーケンサ１
６３のload信号に基づいて入力端の最新のアドレスを保
持する。言い換えれば、上位アドレスラッチユニット１
６１は、外部のデバイスのアドレスの影響を受けず、Ｒ
ＯＭ１１０および１１１のメモリ領域に含まれるページ
単位のアドレスが変化した場合に、その上位アドレスを
更新して保持する。

【００９２】そして、シーケンサ１６３は、ＲＯＭ１１
０および１１１のメモリ領域に含まれる上位アドレスの
変化を検出し、上位アドレスラッチユニット１２０の動
作を制御する。ialt信号の初期状態はアサート状態にあ
る。シーケンサ１６３は、入力されたアドレスがＲＯＭ
１１０および１１１のメモリ領域に含まれ、比較器１６
２の比較結果がミスの場合、まず、load信号をアサート
すると同時にialt信号をネゲートし、次に、入力された
アドレスに対応するＲＯＭ１１０または１１１から最初
のデータが出力されるタイミングに合わせ、OE0 信号ま
たはOE1 信号をアサートし、ialt信号をアサートする。
デコーダ１６４は、アドレス信号線Ａ２２〜Ａ０を通し
て入力されたアドレスをデコードし、rombnk信号を出力
する。

【００９３】〈動作〉図１１は図８〜図１０に示された
具体例３のメモリシステムのメモリ読出動作を示すタイ
ミングチャートである。この例では、ＲＯＭ１１０およ
び１１１（バンク０および１）の１ページ内の連続する
アドレスＮ〜（Ｎ＋１２）に対し、（Ｎ＋８）と（Ｎ＋
１２）との間に、外部のデバイスのアドレスＭが挿入さ
れている場合の動作について説明する。図１１におい
て、アドレスバスは、アドレス１０３上のアドレスを表
し、上位アドレスラッチは、上位アドレスラッチユニッ
ト１２０から出力された上位アドレスを表すものとす
る。各信号は、clock 信号の立ち上がりに同期して動作
するものとする。

【００９４】まず、期間Ｓ０において、ＣＰＵ１０１に
より、アドレスＮ（Ｎ ＡＤＤＲＥＳＳ）がアドレスバ
ス１０３に出力されるとともに、request 信号およびbu
rst信号がアサートされる。なお、r／w信号は読出動作
を表すネゲート状態に保持される。一方、バスコントロ
ーラ１０２では、request 信号、burst 信号およびr／w
信号に基づいてアクセスモードが選択され、rombnk信号
がアサートされる。ＲＯＭ１１０および１１１では、ro
mbnk信号のアサートタイミングに同期してアドレスバス
１０３に出力されたアドレスが入力される。バスコント
ローラ１０２には、新たなページのアドレスが入力され
たので、同時に、アドレスラッチ信号線１５０のialt信
号がネゲートされる。

【００９５】期間Ｓ１、期間Ｓ２を経て、期間Ｓ３にお
いて、ＲＯＭ１１０および１１１において、それぞれア
ドレスＮに対応するデータＮおよび（Ｎ＋４）が読み出
される。一方、バスコントローラ１０２によりready 信
号がアサートされ、ＣＰＵ１０１に対し、データバス１
０４上のデータが有効である旨が通知される。同時に、
バスコントローラ１０２によりＯＥ信号線１４０のOE0
信号がアサートされて、ＲＯＭ１１０からデータＮがデ
ータバス１０４に出力される。次いで、アドレスラッチ
信号線１５０のialt信号がアサートされ、上位アドレス
ラッチユニット１２０にページ単位のアドレスを表す上
位アドレスＮが保持される。

【００９６】期間Ｓ４において、ＣＰＵ１０１によりcl
ock 信号の立ち上がりに同期してデータバス１０４上の
データＮが取り込まれ、同時に、同一ページ内のアドレ
ス（Ｎ＋８）がアドレスバス１０３に出力される。一
方、バスコントローラ１０２により、ＯＥ信号線１４０
のOE0 信号がネゲートされるとともに、ＯＥ信号線１４
１のOE1 信号がアサートされ、ＲＯＭ１１１からデータ
（Ｎ＋４）がデータバス１０４に出力される。なお、ア
ドレスラッチ信号線１５０のialt信号はアサート状態に
保持される。

【００９７】期間Ｓ５において、ＣＰＵ１０１によりcl
ock 信号の立ち上がりに同期してデータバス１０４上の
データ（Ｎ＋４）が取り込まれる。また、アドレス（Ｎ
＋８）の次のアドレスが外部のデバイスのアドレスＭな
ので、バスコントローラ２によりburst 信号がネゲート
される。一方、バスコントローラ１０２では、ＯＥ信号
線１４１のOE1 信号がネゲートされるとともに、０Ｅ信
号線１４０のOE0 信号がアサートされ、ＲＯＭ１１０か
らデータ（Ｎ＋８）がデータバス１０４に出力される。
なお、アドレスラッチ信号線１５０のialt信号はアサー
ト状態に保持される。

【００９８】期間Ｓ６において、ＣＰＵ１０１によりcl
ock 信号の立ち上がりに同期してデータバス１０４上の
データ（Ｎ＋８）が取り込まれ、同時に、ＣＰＵ１０１
により外部のデバイスのアドレスＭがアドレスバス１０
３に出力される。一方、バスコントローラ１０２によ
り、ready 信号がネゲートされ、ＣＰＵ１０１に対し、
データバス４上のデータが無効である旨が通知される。

【００９９】期間Ｓ７において、外部のデバイスにより
アドレスＭに対応するデータＭがデータバス１０４に出
力される。同時に、バスコントローラ１０２によりread
y 信号がアサートされ、ＣＰＵ１０１に対し、データバ
ス１０４上のデータが有効である旨が通知される。

【０１００】期間Ｓ８において、ＣＰＵ１０１によりcl
ock 信号の立ち上がりに同期してデータバス１０４上の
データＭが取り込まれ、同時に、アドレス（Ｎ＋１２）
がアドレスバス１０３に出力され、データ（Ｎ＋１２）
のアクセスが再開される。このとき、上位アドレスラッ
チユニット１２０には、同一ページのアドレスＮの上位
アドレスが保持されているので、ＲＯＭ１１１では、下
位アドレスＡ４、Ａ３の変化に応じた読出動作が行われ
る。一方、バスコントローラ１０２によりready 信号が
ネゲートされ、ＣＰＵ１に対し、データバス４上のデー
タが無効である旨が通知される。

【０１０１】期間Ｓ９において、バスコントローラ１０
２によりready 信号がアサートされ、ＣＰＵ１０１に対
し、データバス１０４上のデータが有効である旨が通知
される。同時に、バスコントローラ１０２によりＯＥ信
号線１４１のOE1 信号がアサートされる。ＲＯＭ１１１
からデータ（Ｎ＋１２）がデータバス１０４に出力され
る。

【０１０２】期間Ｓ１０において、ＣＰＵ１０１により
clock 信号の立ち上がりに同期してデータバス１０４上
のデータ（Ｎ＋１２）が取り込まれ、同時にrequest 信
号がネゲートされる。一方、バスコントローラ１０２に
より、ready 信号およびrombnk信号がネゲートされ、さ
らに、ＯＥ信号線１４１のOE1 信号がネゲートされ、処
理を終了する。

【０１０３】さらに、図１１に示されたメモリ読出動作
におけるバスコントローラ１０２の動作について説明す
る。

【０１０４】まず、期間Ｓ０において、ＣＰＵ１０１に
より出力されたアドレスＮがバスコントローラ１０２に
入力される。比較器１６２では、上位アドレスラッチユ
ニット１６１に保持された前回のアドレスと今回のアド
レスＮとが比較される。比較結果はミスとなり、hit/mi
ss信号はアサートされる。シーケンサ１６３では、入力
されたアドレスＮがＲＯＭ１１０および１１１のメモリ
領域に含まれるので、比較器１６２により出力されたhi
t/miss信号が参照される。hit/miss信号はアサートされ
ているので、シーケンサ１６３によりload信号がアサー
トされる。上位アドレスラッチユニット１６１では、こ
のload信号に基づいてアドレスＮが保持される。この結
果、比較器１６２の比較結果がヒットとなり、hit/miss
信号がネゲートされる。そして、シーケンサ１６３のlo
ad信号もネゲートされる。

【０１０５】期間Ｓ４において、ＣＰＵ１により出力さ
れた同一ページ内の次のアドレス（Ｎ＋８）がバスコン
トローラ１０２に入力される。上位アドレスＡ２２〜Ａ
５は変化しないので、比較器１６２の比較結果はヒット
となり、hit/miss信号はネゲート状態に保持される。こ
のため、シーケンサ１６３のload信号もネゲート状態に
保持され、アドレスラッチ信号線１５０のialt信号はア
サート状態に保持される。

【０１０６】期間Ｓ６において、ＣＰＵ１により出力さ
れた外部のデバイスのアドレスＭがバスコントローラ１
０２に入力される。上位アドレスＡ２２〜Ａ５が変化す
るので、比較器１６２の比較結果はミスとなり、hit/mi
ss信号がアサートされる。しかし、シーケンサ１６３で
は、アドレスＭがＲＯＭ１１０および１１１のメモリ領
域に含まれないと判断され、このhit/miss信号は無視さ
れて、load信号はネゲート状態に保持される。このた
め、アドレスラッチ信号線１５０のialt信号はアサート
状態に保持される。

【０１０７】期間Ｓ８において、ＣＰＵ１により出力さ
れたアドレス（Ｎ＋１２）がバスコントローラ１０２に
入力される。上位アドレスラッチユニット１６１にはア
ドレスＮの上位アドレスが保持されているので、比較器
１６２の比較結果はヒットとなり、hit/miss信号がネゲ
ートされる。シーケンサ１６３では、アドレス（Ｎ＋１
２）は、ＲＯＭ１１０および１１１のメモリ領域に含ま
れるので、hit/miss信号が参照される。hit/miss信号が
ネゲート状態なので、load信号もネゲート状態に保持さ
れる。

【０１０８】〈効果〉以上のように、具体例３によれ
ば、ＲＯＭ１１０および１１１に入力されるページ単位
のアドレスを表す上位アドレスＡ２２〜Ａ５を上位アド
レスラッチユニット１２０に保持し、ＲＯＭ１１０およ
び１１１の上位アドレスを活性化させておく。このた
め、ページ内の連続するアドレスの間に外部のデバイス
のアドレスが挿入されている場合、外部のデバイスのア
クセス終了後、以降のアクセスを再開したときには、Ｒ
ＯＭ１１０および１１１では、下位アドレスＡ４、Ａ３
のみ活性化させればよいので、データを早く読み出すこ
とができる。したがって、インタリーブ方式のメモリシ
ステムの利点を生かし、さらに高速なメモリ読出動作を
行うことができるメモリシステムを提供することができ
る。

【０１０９】また、バスコントローラ１０２に、アドレ
ス信号線Ａ２１〜Ａ５を通して入力された上位アドレス
をシーケンサ１６３のload信号に基づいて選択的に保持
するアドレスラッチユニット１６１と、アドレスラッチ
ユニット６１に保持されたアドレスとアドレス信号線Ａ
２１〜Ａ４を通して入力された上位アドレスとを比較す
る比較器１６２とを設ける。

【０１１０】そして、シーケンサ１６３では、入力され
たアドレスがＲＯＭ１１０および１１１のメモリ領域に
含まれると判断された場合には、比較器１６２の比較結
果が参照される。比較結果がヒットのときには、ＲＯＭ
１１０および１１１の同一ページ内のアドレスの読出動
作が継続されていると判断し、上位アドレスラッチユニ
ット１２０の動作を保持状態に保ち、比較結果がミスの
ときには、ＲＯＭ１１０および１１１の異なるページの
アドレスの読出動作に移行したと判断し、上位アドレス
ラッチユニット１２０の保持状態を解除し、次回のメモ
リ読出動作に移行する。

【０１１１】このため、バスコントローラ１０２によ
り、ＣＰＵ１０１とは独立に上位アドレスの変化を認識
し、上位アドレスラッチユニット１２０の保持動作を制
御することができるので、従来のＣＰＵをそのまま利用
することができ、ＣＰＵの負担を軽減することができ
る。また、ＣＰＵおよびバスコントローラの何れかに上
位アドレスラッチユニットの制御機能を設けることがで
きるので、柔軟かつ最適なシステム設計を行うことがで
きる。

【０１１２】図１２は具体例３のメモリ読出動作の説明
図であり、図１２（ａ）はシステムのクロック周波数が
低い場合、図１２（ｂ）はシステムのクロック周波数が
高い場合の動作を説明する説明図である。具体例３のメ
モリシステムでは、ＲＯＭ１１０および１１１のデータ
出力をそれぞれのＯＥ端子に入力されるOE0信号およびO
E1 信号により制御している。このため、ＲＯＭ１１０
および１１１では、それぞれOE0信号およびOE1 信号が
アサートされてからそれぞれのデータが出力されるまで
の時間差Δｔがかかってしまう。

【０１１３】図１２（ａ）に示すように、クロック周波
数が低い場合には、次のクロックまでにデータバス１０
４にデータが出力され、次のクロックの立ち上がりに同
期してＣＰＵ１０１によりデータが取り込まれる。しか
し、図１２（ｂ）に示すように、クロック周波数が高い
場合には、次のクロックまでにデータの出力が間に合わ
ない。このため、ＣＰＵ１０１では、ＯＥ信号がアサー
トされてから、２クロック目でデータを取り込むことに
なる。このように、具体例３のメモリシステムでは、シ
ステムのクロック周波数が高くなった場合、ウェイト信
号を挿入する等の処理が必要になり、メモリ読出動作に
ロスが生じてしまう場合がある。以下、このような問題
を解決する具体例４のメモリシステムについて説明す
る。

【０１１４】《具体例４》 〈構成〉図１３は具体例４のメモリシステムの構成を示
すブロック図である。図１３に示すように、具体例４の
メモリシステムは、図８に示された具体例３のメモリシ
ステムにデータラッチユニット２１０および２１１を加
え、具体例３のバスコントローラ１０２をバスコントロ
ーラ２０２に置き換えたものである。なお、具体例３の
メモリシステムの各部と同様の構成には、同一符号を付
し、その説明を省略する。

【０１１５】バスコントローラ２０２は、データラッチ
信号線２２０を通して負論理のidlt信号をデータラッチ
ユニット２１０および２１１に出力し、データ出力信号
線２３０を通して負論理のic0 信号をデータラッチユニ
ット２１０に出力し、データ出力信号線２３１を通して
負論理のic1 信号をデータラッチユニット２１１に出力
する。

【０１１６】データラッチユニット２１０は、ＲＯＭ１
１０から出力されたデータを保持するものであり、複数
のラッチ回路を有する。ラッチ回路は、Ｈ（high）レベ
ルで入力データをスルー出力し、Ｌ（low）レベルで入
力データを保持するＤラッチからなり、データラッチ信
号線２２０のidlt信号がネゲート状態の場合には、入力
されたデータをそのまま出力し、idlt信号がアサートさ
れた場合には、入力された最新のデータを保持する。デ
ータラッチユニット２１０は、データ出力信号線２３０
のic0 信号がネゲート状態の場合には、ラッチ回路の出
力端のデータを内部に保持し、ic0 信号がアサートされ
た場合、ラッチ回路の出力端のデータをデータバス１０
４に出力する。データラッチユニット２１１は、データ
ラッチユニット２１０と同様の構成であり、ＲＯＭ１１
１からデータを一時的に保持してデータバス１０４に出
力する。

【０１１７】図１４は図１３に示されたバスコントロー
ラ２０２の構成を示すブロック図である。図１４に示す
ように、バスコントローラ２０２は、図８に示されたシ
ーケンサ１６３をシーケンサ２６３に置き換えたもので
ある。なお、図８に示されたバスコントローラ２０２の
各部と同様の構成には、同一符号を付し、その説明を省
略する。

【０１１８】シーケンサ２６３は、シーケンサ１６３
に、ic0 信号、ic1 信号およびidlt信号によりデータラ
ッチユニット２１０および２１１を制御する機能を加え
たものである。シーケンサ２６３は、ＲＯＭ１１０およ
び１１１のメモリ領域に含まれるページ単位のアドレス
の変化を検出し、データラッチユニット２１０および２
１１を制御する。

【０１１９】シーケンサ１６３は、ＲＯＭ１１０に対応
するアドレスが入力された場合、ＲＯＭ１０からデータ
が出力されるタイミングに合わせ、ic0 信号をアサート
した後、idlt信号をアサートする。シーケンサ１６３
は、データラッチユニット２１１からデータを出力する
ようic1 信号をアサートした場合、次のclock 信号の立
ち上がりに同期してic1 信号をネゲートした後、idlt信
号をネゲートする。また、シーケンサ１６３は、入力さ
れたアドレスがＲＯＭ１１０および１１１のメモリ領域
に含まれ、比較器１６２の比較結果がミスの場合、load
信号をアサートすると同時にidlt信号をネゲートする。

【０１２０】〈動作〉図１５は図１３および図１４に示
された具体例４のメモリシステムのメモリ読出動作を示
すタイミングチャートである。この例では、ＲＯＭ１１
０および１１１（バンク０および１）の１ページ内の連
続するアドレスＮ〜（Ｎ＋１２）に対し、（Ｎ＋８）と
（Ｎ＋１２）との間に、外部のデバイスのアドレスＭが
挿入されている場合の動作について説明する。

【０１２１】図１５において、アドレスバスは、アドレ
ス１０３上のアドレスを表し、上位アドレスラッチは、
上位アドレスラッチユニット１２０から出力された上位
アドレスを表すものとする。また、データバスは、デー
タバス１０４上のデータを表し、データラッチ２１０お
よび２１１は、データラッチユニット２１０および２１
１のそれぞれのラッチ回路の出力端に保持されたデータ
を表すものとする。なお、データラッチ信号線２２０の
idlt信号を例外として、各信号は、clock信号の立ち上
がりに同期して動作するものとする。

【０１２２】まず、期間Ｓ０において、ＣＰＵ１０１に
より、アドレスＮ（Ｎ ＡＤＤＲＥＳＳ）がアドレスバ
ス１０３に出力されるとともに、request 信号およびbu
rst信号がアサートされる。なお、r／w信号は読出動作
を表すネゲート状態に保持される。一方、バスコントロ
ーラ２０２では、request 信号、burst 信号およびr／w
信号に基づいてアクセスモードが選択され、rombnk信号
がアサートされる。ＲＯＭ１１０および１１１では、ro
mbnk信号のアサートタイミングに同期してアドレスバス
１０３に出力されたアドレスが入力される。バスコント
ローラ２０２には、新たなページのアドレスが入力され
たので、同時に、アドレスラッチ信号線１５０のialt信
号がネゲートされる。

【０１２３】期間Ｓ１、期間Ｓ２を経て、期間Ｓ３にお
いて、ＲＯＭ１１０および１１１から、アドレスＮに対
応するデータＮおよび（Ｎ＋４）が、それぞれデータラ
ッチユニット２１０および２１１に出力される。一方、
バスコントローラ２０２によりready 信号がアサートさ
れ、ＣＰＵ１０１に対し、データバス１０４上のデータ
が有効である旨が通知される。同時に、バスコントロー
ラ２０２によりデータ出力信号線２３０のic0 信号がア
サートされて、データラッチユニット２１０では、ラッ
チ回路に入力されて出力されたデータＮがデータバス１
０４に出力される。次いで、データラッチ信号線２２０
のidlt信号がアサートされ、データラッチユニット２１
０のラッチ回路にデータＮが保持され、データラッチユ
ニット２１１のラッチ回路にデータ（Ｎ＋４）が保持さ
れる。同時に、アドレスラッチ信号線１５０のialt信号
がアサートされ、上位アドレスラッチユニット１２０に
ワード単位のアドレスを表す上位アドレスＮが保持され
る。

【０１２４】期間Ｓ４において、ＣＰＵ１０１によりcl
ock 信号の立ち上がりに同期してデータバス１０４上の
データＮが取り込まれ、同時に、同一ページ内のアドレ
ス（Ｎ＋８）がアドレスバス１０３に出力される。一
方、バスコントローラ２０２により、データ出力信号線
２３０のic0 信号がネゲートされるとともに、データ出
力信号線２３１のic1 信号がアサートされ、データラッ
チユニット２１１からデータ（Ｎ＋４）がデータバス１
０４に出力される。なお、アドレスラッチ信号線１５０
のialt信号はアサート状態に保持される。

【０１２５】期間Ｓ５において、ＣＰＵ１０１によりcl
ock 信号の立ち上がりに同期してデータバス１０４上の
データ（Ｎ＋４）が取り込まれる。同時に、アドレス
（Ｎ＋８）の次のアドレスが外部のデバイスのアドレス
Ｍなので、バスコントローラ２によりburst 信号がネゲ
ートされる。一方、バスコントローラ２０２により、デ
ータラッチ信号線２２０のidlt信号がネゲートされ、デ
ータラッチユニット２１０および２１１のそれぞれのラ
ッチ回路の保持状態が解除される。次いで、データ出力
信号線２３１のic1 信号がネゲートされるとともに、デ
ータ出力信号線２３０のic0 信号がアサートされる。デ
ータラッチユニット２１０では、ラッチ回路に入力され
て出力されたデータ（Ｎ＋８）がデータバス１０４に出
力される。次いで、バスコントローラ２０２によりデー
タラッチ信号線２２０のidlt信号が再びアサートされ、
データラッチユニット２１０のラッチ回路にデータ（Ｎ
＋）が、データラッチユニット２１１のラッチ回路にデ
ータ（Ｎ＋１２）が保持される。なお、アドレスラッチ
信号線１５０のialt信号はアサート状態に保持される。

【０１２６】期間Ｓ６において、ＣＰＵ１０１によりcl
ock 信号の立ち上がりに同期してデータバス１０４上の
データ（Ｎ＋８）が取り込まれ、同時に、ＣＰＵ１０１
により外部のデバイスのアドレスＭがアドレスバス１０
３に出力される。一方、バスコントローラ２０２によ
り、ready 信号がネゲートされ、ＣＰＵ１０１に対し、
データバス４上のデータが無効である旨が通知される。
また、データ出力信号線２３０のic0 信号がネゲートさ
れる。

【０１２７】期間Ｓ７において、外部のデバイスにより
アドレスＭに対応するデータＭがデータバス１０４に出
力される。同時に、バスコントローラ２０２によりread
y 信号がアサートされ、ＣＰＵ１に対し、データバス１
０４上のデータが有効である旨が通知される。

【０１２８】期間Ｓ８において、ＣＰＵ１によりclock
信号の立ち上がりに同期してデータバス１０４上のデー
タＭが取り込まれ、同時に、アドレス（Ｎ＋１２）がア
ドレスバス１０３に出力され、データ（Ｎ＋１２）のア
クセスが再開される。一方、バスコントローラ２０２に
よりready 信号がネゲートされ、ＣＰＵ１０１に対し、
データバス１０４上のデータが無効である旨が通知され
る。

【０１２９】期間Ｓ９において、バスコントローラ２０
２によりready 信号がアサートされ、ＣＰＵ１０１に対
し、データバス１０４上のデータが有効である旨が通知
される。同時に、バスコントローラ２０２によりＯＥ信
号線データラッチユニット２１１のic1 信号がアサート
され、データラッチユニット２１１によりデータ（Ｎ＋
１２）がデータバス１０４に出力される。

【０１３０】期間Ｓ１０において、ＣＰＵ１０１により
clock 信号の立ち上がりに同期してデータバス１０４上
のデータ（Ｎ＋１２）が取り込まれ、同時にrequest 信
号がネゲートされる。一方、バスコントローラ２０２に
より、ready 信号およびrombnk信号がネゲートされる。
同時に、データ出力信号線２３１のic1 信号がネゲート
され、データラッチ信号線２２０のidlt信号がネゲート
され、データラッチユニット２１０および２１１のそれ
ぞれのラッチ回路が保持動作が解除され、処理を終了す
る。

【０１３１】なお、バスコントローラ２０２の詳細な動
作については、具体例３のバスコントローラ１０２と同
様であり、その説明を省略する。

【０１３２】〈効果〉以上のように、具体例４によれ
ば、具体例３のメモリシステムの構成に加え、ＲＯＭ１
１０および１１１から出力されたデータをそれぞれデー
タラッチユニット２１０および２１１により保持する。

【０１３３】このため、データラッチユニット２１０お
よび２１１によりデータバス１０４へのデータ出力タイ
ミングを制御することができるので、ＲＯＭ１１０およ
び１１１において、それぞれのOE0 信号、OE1 信号をア
サートしてからデータが出力されるまでの遅延時間の影
響を排除することができる。したがって、システムのク
ロック周波数が高い場合でも、前記遅延時間に起因する
ウェイト信号の挿入を少なくすることができるので、ロ
スの少ない高速なメモリ読出動作を行うことができる。

【０１３４】メモリアクセス速度の高速化を実現する技
術としてキャッシュメモリ技術が知られている。キャッ
シュメモリ技術は、ＣＰＵと主記憶との間に高速なキャ
ッシュメモリを設ける。キャッシュメモリに保持されて
いるデータが、再度ＣＰＵによりアクセスされた場合、
主記憶にアクセスすることなく、キャッシュメモリにア
クセスすることで、高速化が図られる。

【０１３５】しかしながら、一般に、キャッシュメモリ
のメモリ容量は小さい。このため、データの局所性の少
ないプログラムの場合には、キャッシュメモリのヒット
率が低下してしまう。本発明に係るメモリシステムは、
このようなキャッシュメモリ技術の欠点を補うのに特に
有効である。

【図面の簡単な説明】

【図１】本発明に係る具体例１のメモリシステムの構成
を示すブロック図である。

【図２】具体例１のメモリシステムのアドレスを説明す
る説明図である。

【図３】具体例１のメモリシステムのメモリ読出動作の
一例を示すタイミングチャートである。

【図４】従来のメモリシステムのメモリ読出動作を示す
タイミングチャートである。

【図５】具体例１のメモリシステムのメモリ読出動作の
他の例を示すタイミングチャートである。

【図６】従来のメモリシステムのメモリ読出動作を示す
タイミングチャートである。

【図７】本発明に係る具体例２のメモリシステムのバス
コントローラ６０の構成を示すブロック図である。

【図８】本発明に係る具体例３のメモリシステムの構成
を示すブロック図である。

【図９】具体例３のメモリシステムのアドレスを説明す
る説明図である。

【図１０】図８に示されたバスコントローラ１０２の構
成を示すブロック図である。

【図１１】具体例３のメモリシステムのメモリ読出動作
を示すタイミングチャートである。

【図１２】具体例３のメモリ読出動作の説明図であり、
図１２（ａ）はシステムのクロック周波数が低い場合、
図１２（ｂ）はシステムのクロック周波数が高い場合の
動作を説明する説明図である。

【図１３】具体例４のメモリシステムの構成を示すブロ
ック図である。

【図１４】図１３に示されたバスコントローラ２０２の
構成を示すブロック図である。

【図１５】具体例４のメモリシステムのメモリ読出動作
を示すタイミングチャートである。

【符号の説明】

１ ＣＰＵ ２ バスコントローラ ３ アドレスバス ４ データバス ５ コントロールバス １０、１１、１２、１３ ＲＯＭ ２０、２１、２２、２３ データラッチユニット ３０ ＣＥ信号線 ４０ データラッチ信号線 ５０、５１、５２、５３ データ出力信号線

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のメモリバンクと、 前記複数のメモリバンクをアクセスするためのアドレス
   を出力する制御部と、 前記制御部により出力されたアドレスを入力し、前記制
   御部と協働して前記複数のメモリバンクを制御するバス
   コントローラと、 前記複数のメモリバンクのそれぞれに対応して設けら
   れ、前記バスコントローラの制御信号に基づいて前記メ
   モリバンクから出力されたデータを一時的に保持する複
   数のデータ保持回路とを備え、 前記制御部は、複数のメモリバンクから出力されたデー
   タがそれぞれの対応するデータ保持回路に保持された場
   合、それぞれのデータ保持回路から順次にデータを取り
   込むとともに、次のメモリアクセスのためのアドレスを
   出力することを特徴とするメモリシステム。
2. 【請求項２】 請求項１に記載のメモリシステムにおい
   て、 前記バスコントローラは、前記複数のメモリバンクから
   順次に読み出し可能な連続するアドレスの間に外部装置
   のアドレスが挿入されている場合、前記メモリバンクか
   ら出力されたデータを対応するデータ保持回路に保持さ
   せ、 前記制御部は、前記外部装置のデータアクセス動作の終
   了後、後続する残りのアドレスのデータを対応する前記
   データ保持回路から取り込むことを特徴とするメモリシ
   ステム。
3. 【請求項３】 請求項１に記載のメモリシステムにおい
   て、 前記バスコントローラは、 前記制御部により出力されたアドレスが前記複数のメモ
   リバンクのメモリ領域に含まれるか否かを判別する判別
   部と、 前記判別部により前記複数のメモリバンクのメモリ領域
   に含まれると判別された前回および今回のアドレスの一
   部を比較する比較部とを有し、 前記比較部により比較された前回および今回のアドレス
   の一部が一致しない場合、今回のアドレスに基づいて前
   記メモリバンクから出力されたデータを対応するデータ
   保持回路に新たに保持させることを特徴とするメモリシ
   ステム。
4. 【請求項４】 それぞれページ単位のアドレスを表す上
   位アドレスに対し、ページ内の下位アドレスのみ変化さ
   せて高速メモリ読出動作を実行するページモードを有す
   る複数のＲＯＭ（read only memory）バンクと、 前記複数のＲＯＭバンクをアクセスするためのアドレス
   を出力する制御部と、 前記制御部により出力されたアドレスを入力し、前記制
   御部と協働して前記複数のメモリバンクを制御するバス
   コントローラと、 前記バスコントローラの制御信号に基づいて前記複数の
   ＲＯＭバンクに入力される前記上位アドレスを一時的に
   保持する上位アドレス保持回路とを備え、 前記バスコントローラは、前記複数のメモリバンクから
   順次に読み出し可能な連続するアドレスの間に外部装置
   のアドレスが挿入されている場合、前記上位アドレス保
   持回路に前記上位アドレスを保持させ、 前記制御部は、前記外部装置のデータアクセス動作の終
   了後、残りのアドレスに対応するデータを前記下位アド
   レスのみ変化させてアクセスすることを特徴とするメモ
   リシステム。
5. 【請求項５】 請求項４に記載のメモリシステムおい
   て、 前記複数のＲＯＭバンクのそれぞれに対応して設けら
   れ、前記バスコントローラの制御信号に基づいて前記Ｒ
   ＯＭバンクから出力されたデータを一時的に保持する複
   数のデータ保持回路を備え、 前記制御部は、前記複数のデータ保持回路のそれぞれに
   対応するＲＯＭバンクから出力されたデータが保持され
   た場合、それぞれのデータ保持回路から順次にデータを
   取り込むとともに、次のメモリアクセスのためのアドレ
   スを出力することを特徴とするメモリシステム。
6. 【請求項６】 請求項４に記載のメモリシステムにおい
   て、 前記バスコントローラは、 前記制御部により出力されたアドレスが前記複数のＲＯ
   Ｍバンクのメモリ領域に含まれるか否かを判別する判別
   部と、 前記判別部により前記アドレスが前記複数のメモリバン
   クのメモリ領域に含まれると判別された前回および今回
   の上位アドレスを比較する比較部とを有し、 前記比較部により比較された前回および今回の上位アド
   レスが一致しない場合、前記上位アドレス保持回路に今
   回の上位アドレスを新たに保持することを特徴とするメ
   モリシステム。