JPH11196288A - 垂直同期分離回路 - Google Patents
垂直同期分離回路Info
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- JPH11196288A JPH11196288A JP36098297A JP36098297A JPH11196288A JP H11196288 A JPH11196288 A JP H11196288A JP 36098297 A JP36098297 A JP 36098297A JP 36098297 A JP36098297 A JP 36098297A JP H11196288 A JPH11196288 A JP H11196288A
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Abstract
(57)【要約】
【課題】 常に一定のレベルで垂直同期分離を行い、安
定した垂直同期分離を行うとともに、外付けコンデンサ
を不要とする。 【解決手段】 複合映像信号を分離して得られた同期信
号ｘを、積分回路１２を介して積分された信号ｙを比較
回路１３の一方の比較入力とするとともにピーク電圧検
出回路１４に入力する。ピーク電圧検出回路１４では、
積分回路１２の出力信号ｙのピーク電圧ＶＰを検出し、
ピーク電圧ＶＰから一定電圧を減じた制御電圧ＣＶを出
力し、比較回路１３の他方の比較入力とする。比較回路
１３では、積分された信号ｙと制御電圧ＣＶを比較し、
制御電圧ＣＶよりも積分された信号ｙが低い場合、出力
電圧をＬＯＷにし、制御電圧ＣＶよりも積分された信号
ｙが高い場合、出力をＨＩにしてそれぞれ出力する。ピ
ーク値から常に一定低い電圧で垂直同期分離を行うこと
により、安定して垂直同期分離が可能となる。
定した垂直同期分離を行うとともに、外付けコンデンサ
を不要とする。 【解決手段】 複合映像信号を分離して得られた同期信
号ｘを、積分回路１２を介して積分された信号ｙを比較
回路１３の一方の比較入力とするとともにピーク電圧検
出回路１４に入力する。ピーク電圧検出回路１４では、
積分回路１２の出力信号ｙのピーク電圧ＶＰを検出し、
ピーク電圧ＶＰから一定電圧を減じた制御電圧ＣＶを出
力し、比較回路１３の他方の比較入力とする。比較回路
１３では、積分された信号ｙと制御電圧ＣＶを比較し、
制御電圧ＣＶよりも積分された信号ｙが低い場合、出力
電圧をＬＯＷにし、制御電圧ＣＶよりも積分された信号
ｙが高い場合、出力をＨＩにしてそれぞれ出力する。ピ
ーク値から常に一定低い電圧で垂直同期分離を行うこと
により、安定して垂直同期分離が可能となる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、主にテレビジョ
ン受像器に用いる、集積回路化に適した垂直同期分離回
路に関する。
ン受像器に用いる、集積回路化に適した垂直同期分離回
路に関する。
【０００２】
【従来の技術】従来のテレビジョン受像器における垂直
同期分離回路について、図１０を用いて説明する。この
説明では簡単とするため、同期信号が正極性で入力され
る場合を、前提として説明する。図１１は等価パルス期
間Ｔにおける同期信号ｘを表わしている。複合映像信号
から水平同期分離回路を用いて同期信号ｘを抽出する。
この同期信号ｘを垂直同期分離回路１０１の積分回路１
０２で積分した同期信号ｙの平均電圧ＡＶを求めるコン
デンサＣと、平均電圧ＡＶから一定の電圧を比較電圧Ｖ
ｃとし、積分された同期信号ｙが比較電圧Ｖｃより大き
いとき、比較回路１０３の出力はＨＩとなり、積分した
同期信号ｙが比較電圧Ｖｃより小さいとき比較回路１０
３の出力がＬＯＷとなり、比較回路１０３の出力、垂直
同期信号ｚとしている。
同期分離回路について、図１０を用いて説明する。この
説明では簡単とするため、同期信号が正極性で入力され
る場合を、前提として説明する。図１１は等価パルス期
間Ｔにおける同期信号ｘを表わしている。複合映像信号
から水平同期分離回路を用いて同期信号ｘを抽出する。
この同期信号ｘを垂直同期分離回路１０１の積分回路１
０２で積分した同期信号ｙの平均電圧ＡＶを求めるコン
デンサＣと、平均電圧ＡＶから一定の電圧を比較電圧Ｖ
ｃとし、積分された同期信号ｙが比較電圧Ｖｃより大き
いとき、比較回路１０３の出力はＨＩとなり、積分した
同期信号ｙが比較電圧Ｖｃより小さいとき比較回路１０
３の出力がＬＯＷとなり、比較回路１０３の出力、垂直
同期信号ｚとしている。
【０００３】ところで、積分された同期信号ｙの平均電
圧ＡＶを求める場合、コンデンサＣが必要となる。同期
信号ｘには水平同期信号と垂直同期信号が重畳されてお
り、一般的なテレビジョン放送の水平同期信号では約１
５ＫＨｚの周波数成分が、垂直同期信号では５０Ｈｚの
周波数成分がそれぞれ含まれる。５０Ｈｚの信号をコン
デンサで平滑し、平均電圧を求めるには数μＦの容量の
コンデンサが必要となる。従って、垂直同期分離回路を
集積回路化する場合、コンデンサＣは外付け部品を使用
し、ＩＣにはコンデンサＣを接続するための専用のピン
を設ける必要がある。
圧ＡＶを求める場合、コンデンサＣが必要となる。同期
信号ｘには水平同期信号と垂直同期信号が重畳されてお
り、一般的なテレビジョン放送の水平同期信号では約１
５ＫＨｚの周波数成分が、垂直同期信号では５０Ｈｚの
周波数成分がそれぞれ含まれる。５０Ｈｚの信号をコン
デンサで平滑し、平均電圧を求めるには数μＦの容量の
コンデンサが必要となる。従って、垂直同期分離回路を
集積回路化する場合、コンデンサＣは外付け部品を使用
し、ＩＣにはコンデンサＣを接続するための専用のピン
を設ける必要がある。
【０００４】一方、コピーガードなどの処理をした同期
信号には、特殊な信号があり同期信号が２Ｈ（Ｈ：水平
同期期間）の幅しかないものがある。このような信号が
従来の垂直同期分離回路に入力された場合、通常より平
均電圧ＡＶが高くなるため比較電圧Ｖｃが低くなる。比
較電圧Ｖｃは映像信号に重畳しているゴースト信号やノ
イズに対して安定して垂直同期信号を分離するために高
くした方が有利である。しかしながら、従来の垂直同期
分離回路では比較電圧Ｖｃが降下することで、安定して
垂直同期分離ができない。
信号には、特殊な信号があり同期信号が２Ｈ（Ｈ：水平
同期期間）の幅しかないものがある。このような信号が
従来の垂直同期分離回路に入力された場合、通常より平
均電圧ＡＶが高くなるため比較電圧Ｖｃが低くなる。比
較電圧Ｖｃは映像信号に重畳しているゴースト信号やノ
イズに対して安定して垂直同期信号を分離するために高
くした方が有利である。しかしながら、従来の垂直同期
分離回路では比較電圧Ｖｃが降下することで、安定して
垂直同期分離ができない。
【０００５】
【発明が解決しようとする課題】上記したように従来の
技術では平均電圧を求めるために大容量のコンデンサが
必要となり、コスト上昇を招いていた。また、特殊な同
期信号に対して平均電圧が上昇してしまい安定した垂直
同期が困難であった。
技術では平均電圧を求めるために大容量のコンデンサが
必要となり、コスト上昇を招いていた。また、特殊な同
期信号に対して平均電圧が上昇してしまい安定した垂直
同期が困難であった。
【０００６】この発明の目的は、常に一定のレベルで垂
直同期分離を行うことで、外付けコンデンサを不要と
し、安定した垂直同期分離を可能とする垂直同期分離回
路を提供する。
直同期分離を行うことで、外付けコンデンサを不要と
し、安定した垂直同期分離を可能とする垂直同期分離回
路を提供する。
【０００７】
【課題を解決するための手段】上記した課題を解決する
ために、この発明の垂直同期分離回路では、入力された
複合同期信号を積分し、得られた信号のピーク電圧を求
め、積分された複合同期信号と前記ピーク電圧から一定
値とを比較して、その比較結果を垂直同期信号として出
力してなることを特徴とする。
ために、この発明の垂直同期分離回路では、入力された
複合同期信号を積分し、得られた信号のピーク電圧を求
め、積分された複合同期信号と前記ピーク電圧から一定
値とを比較して、その比較結果を垂直同期信号として出
力してなることを特徴とする。
【０００８】上記した手段により、比較電圧を積分した
同期信号の最低電圧と比較電圧の差を検出し、比較電圧
が最低電圧から一定の電圧となるように制御することで
常に一定のレベルで垂直同期分離を行うことで外付けコ
ンデンサを不要とし、安定した垂直同期分離を行うこと
ができる。
同期信号の最低電圧と比較電圧の差を検出し、比較電圧
が最低電圧から一定の電圧となるように制御することで
常に一定のレベルで垂直同期分離を行うことで外付けコ
ンデンサを不要とし、安定した垂直同期分離を行うこと
ができる。
【０００９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の第１の実施の形態を説明するための回路構成図
であり、図２は図１に係る等価パルス期間における同期
信号を表わしている。ここでは、入力同期信号は正極性
であることを前提として説明する。
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の第１の実施の形態を説明するための回路構成図
であり、図２は図１に係る等価パルス期間における同期
信号を表わしている。ここでは、入力同期信号は正極性
であることを前提として説明する。
【００１０】図１おいて、入力端子１１から入力された
同期信号ｘは、積分回路１２に入力する。積分回路１２
では同期信号ｘを積分して得られた信号ｙは、比較回路
１３とピーク値検出回路１４にそれぞれ入力する。ピー
ク値検出回路１４では積分回路１２の出力信号ｙのピー
ク電圧ＶＰを検出し、ピーク電圧ＶＰから一定電圧を減
じた制御電圧ＣＶを出力し、比較回路１３に入力する。
比較回路１３では、積分された信号ｙと制御電圧ＣＶを
比較し、制御電圧ＣＶよりも積分された信号ｙが低い場
合、出力電圧をＬＯＷにし、制御電圧ＣＶよりも積分さ
れた信号ｙが高い場合、出力をＨＩにしてそれぞれ出力
する。この比較回路１３の出力電圧を垂直同期信号ｚと
して出力端子１５より取り出す。
同期信号ｘは、積分回路１２に入力する。積分回路１２
では同期信号ｘを積分して得られた信号ｙは、比較回路
１３とピーク値検出回路１４にそれぞれ入力する。ピー
ク値検出回路１４では積分回路１２の出力信号ｙのピー
ク電圧ＶＰを検出し、ピーク電圧ＶＰから一定電圧を減
じた制御電圧ＣＶを出力し、比較回路１３に入力する。
比較回路１３では、積分された信号ｙと制御電圧ＣＶを
比較し、制御電圧ＣＶよりも積分された信号ｙが低い場
合、出力電圧をＬＯＷにし、制御電圧ＣＶよりも積分さ
れた信号ｙが高い場合、出力をＨＩにしてそれぞれ出力
する。この比較回路１３の出力電圧を垂直同期信号ｚと
して出力端子１５より取り出す。
【００１１】このように、制御電圧ＣＶを積分された信
号ｙのピーク電圧ＶＰに対して、常に一定電圧に保つこ
とにより安定した、垂直同期分離が可能となる。
号ｙのピーク電圧ＶＰに対して、常に一定電圧に保つこ
とにより安定した、垂直同期分離が可能となる。
【００１２】なお、図２では入力同期信号は正極性であ
るとして説明したが、負極性の場合であっとも、この発
明の各要素の動作が負の動作をするだけで、その効果は
変わらない。
るとして説明したが、負極性の場合であっとも、この発
明の各要素の動作が負の動作をするだけで、その効果は
変わらない。
【００１３】図３を用いて、ピーク値検出回路１４をよ
り具体的に説明するために、回路構成例を挙げて説明す
る。入力端子２１から入力された映像信号は、水平同期
分離回路２２で映像情報を取り去り、同期分離信号ｘの
みを出力する。水平同期分離回路２２の出力の一方は位
相検波回路２３ａとＶＣＯ（電圧制御発振器）２３ｂ、
水平カウントダウン２３ｃから構成されるＰＬＬ回路２
３を構成し、水平同期信号に同期したタイミング信号を
生成し、垂直カウントダウン２４に入力する。垂直カウ
ントダウン２４では、垂直周期の期間に水平カウントダ
ウン２３のタイミング信号をカウントし、タイミング信
号ＰＶとして出力する。水平同期分離回路２２の他方の
出力は、積分回路１２に入力し、積分された信号ｙを比
較回路１３とピーク値検出回路１４に入力する。
り具体的に説明するために、回路構成例を挙げて説明す
る。入力端子２１から入力された映像信号は、水平同期
分離回路２２で映像情報を取り去り、同期分離信号ｘの
みを出力する。水平同期分離回路２２の出力の一方は位
相検波回路２３ａとＶＣＯ（電圧制御発振器）２３ｂ、
水平カウントダウン２３ｃから構成されるＰＬＬ回路２
３を構成し、水平同期信号に同期したタイミング信号を
生成し、垂直カウントダウン２４に入力する。垂直カウ
ントダウン２４では、垂直周期の期間に水平カウントダ
ウン２３のタイミング信号をカウントし、タイミング信
号ＰＶとして出力する。水平同期分離回路２２の他方の
出力は、積分回路１２に入力し、積分された信号ｙを比
較回路１３とピーク値検出回路１４に入力する。
【００１４】ピーク値検出回路１４は、サンプルホール
ド回路１４ａ、比較回路１４ｂ、制御電圧源１４ｃによ
り構成する。サンプルホールド回路１４ａに入力された
積分された信号ｙは、垂直カウントダウン２４からのタ
イミング信号ＰＶによって、ピーク電圧ＰＶを検出し出
力する。比較回路１４ｂは、サンプルホールド回路１４
ａの検出電圧と制御電圧源１４ｃの制御電圧ＣＶの差を
検出し、差が所定の電圧となるような制御信号を出力す
る。制御電圧源１４ｃは比較回路１４ｂの出力の制御信
号を入力し、制御電圧源１４ｃの制御電圧ＣＶをピーク
電圧ＶＰから一定値となるように制御する。
ド回路１４ａ、比較回路１４ｂ、制御電圧源１４ｃによ
り構成する。サンプルホールド回路１４ａに入力された
積分された信号ｙは、垂直カウントダウン２４からのタ
イミング信号ＰＶによって、ピーク電圧ＰＶを検出し出
力する。比較回路１４ｂは、サンプルホールド回路１４
ａの検出電圧と制御電圧源１４ｃの制御電圧ＣＶの差を
検出し、差が所定の電圧となるような制御信号を出力す
る。制御電圧源１４ｃは比較回路１４ｂの出力の制御信
号を入力し、制御電圧源１４ｃの制御電圧ＣＶをピーク
電圧ＶＰから一定値となるように制御する。
【００１５】このようにして、ピーク値検出回路１４
は、垂直カウントダウン２４のタイミング信号ＰＶによ
り積分された信号ｙをサンプルホールドするサンプルホ
ールド回路１４ａ、比較回器１４ｂ、制御電圧源１４ｃ
を用いることで実現できる。
は、垂直カウントダウン２４のタイミング信号ＰＶによ
り積分された信号ｙをサンプルホールドするサンプルホ
ールド回路１４ａ、比較回器１４ｂ、制御電圧源１４ｃ
を用いることで実現できる。
【００１６】次に図４を用い、図３のピーク値検出回路
１４をデジタル回路で構成した場合の具体的な構成例に
ついて説明する。この場合は、サンプルホールド回路１
４ａを大小判別器１４１ａに、比較回路１４ｂをアップ
ダウンカウンタ１４１ｂに、制御電圧源１４ｃをＤ／Ａ
変換器１４１ｃにそれぞれ変更して構成したものであ
る。
１４をデジタル回路で構成した場合の具体的な構成例に
ついて説明する。この場合は、サンプルホールド回路１
４ａを大小判別器１４１ａに、比較回路１４ｂをアップ
ダウンカウンタ１４１ｂに、制御電圧源１４ｃをＤ／Ａ
変換器１４１ｃにそれぞれ変更して構成したものであ
る。
【００１７】積分された信号ｙを、大小判別器１４１ａ
に入力する。大小判別器１４１ａでは、Ｄ／Ａ変換器１
４１ｃの出力電圧ＣＶが、積分された信号ｙのピーク値
ＶＰから一定値減じた値より大きいか小さいかを判別
し、大きいときはＬＯＷ、小さいときはＨＩの信号をそ
れぞれ出力する。アップダウンカウンタ１４１ｂは大小
判別器１４１ａの出力がＬＯＷのとき、モードをダウン
方向に設定し、大小判別器１４１ｂの出力がＨＩのと
き、モードをアップ方向に設定し、垂直カウントダウン
２４からの出力である垂直周期のタイミング信号ＰＶで
カウンタが動作し、カウントデータを出力する。Ｄ／Ａ
変換器１４１ｃは、デジタルデータをアナログの電圧値
に変換するもので、アップダウンカウンタ１４１ｂの出
力データを入力し、データの大小応じて出力電圧ＣＶが
変化する。この場合、アップダウンカウンタ１４１ｂの
出力データが、大きくなるとＤ／Ａ変換器１４１ｃの出
力電圧ＣＶは高くなり、小さくなるとＤ／Ａ変換器１４
１ｃの出力電圧ＣＶは低くなる。
に入力する。大小判別器１４１ａでは、Ｄ／Ａ変換器１
４１ｃの出力電圧ＣＶが、積分された信号ｙのピーク値
ＶＰから一定値減じた値より大きいか小さいかを判別
し、大きいときはＬＯＷ、小さいときはＨＩの信号をそ
れぞれ出力する。アップダウンカウンタ１４１ｂは大小
判別器１４１ａの出力がＬＯＷのとき、モードをダウン
方向に設定し、大小判別器１４１ｂの出力がＨＩのと
き、モードをアップ方向に設定し、垂直カウントダウン
２４からの出力である垂直周期のタイミング信号ＰＶで
カウンタが動作し、カウントデータを出力する。Ｄ／Ａ
変換器１４１ｃは、デジタルデータをアナログの電圧値
に変換するもので、アップダウンカウンタ１４１ｂの出
力データを入力し、データの大小応じて出力電圧ＣＶが
変化する。この場合、アップダウンカウンタ１４１ｂの
出力データが、大きくなるとＤ／Ａ変換器１４１ｃの出
力電圧ＣＶは高くなり、小さくなるとＤ／Ａ変換器１４
１ｃの出力電圧ＣＶは低くなる。
【００１８】従って、Ｄ／Ａ変換器１４１ｃの出力電圧
ＣＶがピーク値ＶＰから一定電圧減じた電圧より低い
と、アップダウンカウンタ１４１ｂはアップカウント
し、Ｄ／Ａ変換器１４１ｃの出力電圧ＣＶを高くするよ
うに制御する。反対にＤ／Ａ変換器１４１ｃの出力電圧
ＣＶがピーク値ＶＰから一定電圧減じた電圧より高い
と、アップダウンカウンタ１４１ｂはダウンカウント
し、Ｄ／Ａ変換器１４１ｃの出力電圧ＣＶを低くするよ
うに制御する。
ＣＶがピーク値ＶＰから一定電圧減じた電圧より低い
と、アップダウンカウンタ１４１ｂはアップカウント
し、Ｄ／Ａ変換器１４１ｃの出力電圧ＣＶを高くするよ
うに制御する。反対にＤ／Ａ変換器１４１ｃの出力電圧
ＣＶがピーク値ＶＰから一定電圧減じた電圧より高い
と、アップダウンカウンタ１４１ｂはダウンカウント
し、Ｄ／Ａ変換器１４１ｃの出力電圧ＣＶを低くするよ
うに制御する。
【００１９】このようにデジタル回路で構成した場合、
デジタルデータは温度変化やノイズの影響で増減するこ
とはないため、ノイズ特性や温度依存性に優れた垂直同
期分離回路を構成できる。
デジタルデータは温度変化やノイズの影響で増減するこ
とはないため、ノイズ特性や温度依存性に優れた垂直同
期分離回路を構成できる。
【００２０】次に、図５の回路構成図を用いてこの発明
の第２の実施の形態について説明する。この実施の形態
は、水平同期分離回路２２の同期信号ｘを無信号検出器
５１に入力し、その出力を制御電圧源１４ｃに入力した
構成部分のみが図３と異なる。
の第２の実施の形態について説明する。この実施の形態
は、水平同期分離回路２２の同期信号ｘを無信号検出器
５１に入力し、その出力を制御電圧源１４ｃに入力した
構成部分のみが図３と異なる。
【００２１】すなわち、無信号検出器５１では、映像信
号が入力されているかいないかを検出し、結果を制御電
圧源１４ｃに出力する。制御電圧源１４ｃは無信号検出
器５１の出力が無信号状態である場合、比較回路１４ｂ
の出力データに関わらず出力電圧ＣＶを固定電圧に切り
替える。無信号状態の場合、同期信号ｘのＤＣ電圧レベ
ルが不定になり、制御電圧源１４ｃの出力電圧ＣＶも不
定になってしまう。この状態で信号が入力されると制御
電圧源１４ｃの出力電圧ＣＶが適正値に収束するまでに
時間がかかるため、無信号状態では出力電圧ＣＶを適正
値付近のＤＣ電圧に固定し、有信号になったとき収束が
早くすることができる。
号が入力されているかいないかを検出し、結果を制御電
圧源１４ｃに出力する。制御電圧源１４ｃは無信号検出
器５１の出力が無信号状態である場合、比較回路１４ｂ
の出力データに関わらず出力電圧ＣＶを固定電圧に切り
替える。無信号状態の場合、同期信号ｘのＤＣ電圧レベ
ルが不定になり、制御電圧源１４ｃの出力電圧ＣＶも不
定になってしまう。この状態で信号が入力されると制御
電圧源１４ｃの出力電圧ＣＶが適正値に収束するまでに
時間がかかるため、無信号状態では出力電圧ＣＶを適正
値付近のＤＣ電圧に固定し、有信号になったとき収束が
早くすることができる。
【００２２】この実施の形態では、無信号検出により制
御電圧源１４ｃの出力電圧ＣＶを固定することで、収束
性の早い垂直同期分離を実現できる。
御電圧源１４ｃの出力電圧ＣＶを固定することで、収束
性の早い垂直同期分離を実現できる。
【００２３】図６は、この発明の第３の実施の形態につ
いて説明するための回路構成図である。この実施の形態
は、水平同期分離回路２２の同期信号ｘをノイズ検出器
６１に入力し、その出力を制御電圧源１４ｃに入力した
構成部分のみが図３と異なる。
いて説明するための回路構成図である。この実施の形態
は、水平同期分離回路２２の同期信号ｘをノイズ検出器
６１に入力し、その出力を制御電圧源１４ｃに入力した
構成部分のみが図３と異なる。
【００２４】ノイズ検出器６１は水平同期分離回路２２
の同期信号ｘを入力し、ここで映像信号のノイズ量を検
出し、制御電圧源１４ｃに出力する。制御電圧源１４ｃ
はノイズ検出器７１の検出でノイズが多い判定された場
合、制御電圧源１４ｃの出力電圧ＣＶを比較回路１４ｂ
の出力データに関わらず固定電圧に切り替える。映像信
号にノイズが多い場合、制御電圧源１４ｃ出力電圧ＣＶ
がノイズに追従して動いてしまう安定して同期分離がで
きない。そのためノイズが多いとき、制御電圧源１４ｃ
の出力電圧ＣＶを固定電圧にする。
の同期信号ｘを入力し、ここで映像信号のノイズ量を検
出し、制御電圧源１４ｃに出力する。制御電圧源１４ｃ
はノイズ検出器７１の検出でノイズが多い判定された場
合、制御電圧源１４ｃの出力電圧ＣＶを比較回路１４ｂ
の出力データに関わらず固定電圧に切り替える。映像信
号にノイズが多い場合、制御電圧源１４ｃ出力電圧ＣＶ
がノイズに追従して動いてしまう安定して同期分離がで
きない。そのためノイズが多いとき、制御電圧源１４ｃ
の出力電圧ＣＶを固定電圧にする。
【００２５】この実施の形態では、映像信号に含まれる
ノイズに対して、安定した垂直同期の分離を行うことが
可能となる。
ノイズに対して、安定した垂直同期の分離を行うことが
可能となる。
【００２６】図７は、この発明の第４の実施の形態につ
いて説明するための回路構成図である。この実施の形態
は、ＰＬＬ回路２３の出力を同期検出器７１に入力し、
その出力を制御電圧源１４ｃに入力した構成部分のみが
図３と異なる。
いて説明するための回路構成図である。この実施の形態
は、ＰＬＬ回路２３の出力を同期検出器７１に入力し、
その出力を制御電圧源１４ｃに入力した構成部分のみが
図３と異なる。
【００２７】すなわち、同期検出器７１はＰＬＬ回路２
３からの信号から映像信号とＰＬＬ回路２３の信号が同
期しているかを検出し、制御電圧源１４ｃに出力する。
制御電圧源１４ｃは同期検出器７１の出力で同期してい
ない結果を受けたとき、制御電圧源１４ｃの出力電圧Ｃ
Ｖを比較回路１４ｂの出力データに関わらず、固定電圧
に置き換える。映像信号とＰＬＬ回路２３が同期してい
ない場合、制御電圧源１４ｃの出力電圧ＣＶが不定とな
り、映像信号とＰＬＬ回路２３が同期したときに制御電
圧源１４ｃの出力電圧ＣＶが適正値となるまでに時間が
かかる。このため同期検出器７１により同期、非同期を
検出し、同期していないときには制御電圧源１４ｃの出
力電圧ＣＶを適正値付近の電圧値に固定する。
３からの信号から映像信号とＰＬＬ回路２３の信号が同
期しているかを検出し、制御電圧源１４ｃに出力する。
制御電圧源１４ｃは同期検出器７１の出力で同期してい
ない結果を受けたとき、制御電圧源１４ｃの出力電圧Ｃ
Ｖを比較回路１４ｂの出力データに関わらず、固定電圧
に置き換える。映像信号とＰＬＬ回路２３が同期してい
ない場合、制御電圧源１４ｃの出力電圧ＣＶが不定とな
り、映像信号とＰＬＬ回路２３が同期したときに制御電
圧源１４ｃの出力電圧ＣＶが適正値となるまでに時間が
かかる。このため同期検出器７１により同期、非同期を
検出し、同期していないときには制御電圧源１４ｃの出
力電圧ＣＶを適正値付近の電圧値に固定する。
【００２８】この実施の形態では、同期、非同期を検出
し、同期していないときには制御電圧源１４ｃの出力電
圧ＣＶを適正値付近の電圧値に固定することで、収束性
の早い垂直同期の分離が可能となる。
し、同期していないときには制御電圧源１４ｃの出力電
圧ＣＶを適正値付近の電圧値に固定することで、収束性
の早い垂直同期の分離が可能となる。
【００２９】図８は、この発明の第５の実施の形態につ
いて説明するための回路構成図である。この実施の形態
は、垂直カウントダウン２４の出力を、方式判別器８１
に入力し、その出力を制御電圧源１４ｃに入力した構成
部分のみが図３と異なる。
いて説明するための回路構成図である。この実施の形態
は、垂直カウントダウン２４の出力を、方式判別器８１
に入力し、その出力を制御電圧源１４ｃに入力した構成
部分のみが図３と異なる。
【００３０】方式判別器８１は、垂直カウントダウン２
４からの信号を受けて映像信号の垂直周波数を判別し、
制御電圧源１４ｃに出力する。制御電圧源１４ｃでは方
式判別器８１の結果を受けて、ピーク値ＶＰから一定値
を減じるとき、減じる量を変化させる。テレビジョン放
送の信号の垂直周波数には大きく分けて６０Ｈｚと５０
Ｈｚがあり積分回路１２の出力も方式によって異なって
くる。方式判別器８１によって方式を判別することで、
５０Ｈｚと６０Ｈｚにそれぞれ適した制御電圧源１４ｃ
の出力電圧ＣＶに設定することができる。
４からの信号を受けて映像信号の垂直周波数を判別し、
制御電圧源１４ｃに出力する。制御電圧源１４ｃでは方
式判別器８１の結果を受けて、ピーク値ＶＰから一定値
を減じるとき、減じる量を変化させる。テレビジョン放
送の信号の垂直周波数には大きく分けて６０Ｈｚと５０
Ｈｚがあり積分回路１２の出力も方式によって異なって
くる。方式判別器８１によって方式を判別することで、
５０Ｈｚと６０Ｈｚにそれぞれ適した制御電圧源１４ｃ
の出力電圧ＣＶに設定することができる。
【００３１】この実施の形態では、テレビジョン放送の
信号の垂直周波数が５０Ｈｚか６０Ｈｚかの方式に合わ
せた垂直同期分離を行うことができる。
信号の垂直周波数が５０Ｈｚか６０Ｈｚかの方式に合わ
せた垂直同期分離を行うことができる。
【００３２】次に図９を用いてこの発明の第６の実施の
形態について説明する。なお、図１と同一の構成部分に
は同一の符号を付して説明する。同期信号ｘは積分回路
１２に入力し、ここで積分された信号ｙを出力する。積
分された信号ｙは、電圧シフト回路９１に入力し、比較
回路９２の出力に応じて、積分された信号ｙのＤＣ電圧
レベルを変化させる。電圧シフト回路９１の出力は、比
較回路１３に入力し、固定電圧源９３の出力電圧ＣＶと
比較し、比較結果を垂直同期信号ｚとして出力端子１５
より出力する。一方、比較回路９２は電圧シフト回路９
１の出力信号と固定電圧源９３の出力電圧を入力し、ピ
ーク値ＶＰと固定電圧源９３の出力電圧ＣＶの差を検出
し、この差がピーク値ＶＰから一定電圧値減じた値とな
るように電圧シフト回路９１に制御信号を出力する。
形態について説明する。なお、図１と同一の構成部分に
は同一の符号を付して説明する。同期信号ｘは積分回路
１２に入力し、ここで積分された信号ｙを出力する。積
分された信号ｙは、電圧シフト回路９１に入力し、比較
回路９２の出力に応じて、積分された信号ｙのＤＣ電圧
レベルを変化させる。電圧シフト回路９１の出力は、比
較回路１３に入力し、固定電圧源９３の出力電圧ＣＶと
比較し、比較結果を垂直同期信号ｚとして出力端子１５
より出力する。一方、比較回路９２は電圧シフト回路９
１の出力信号と固定電圧源９３の出力電圧を入力し、ピ
ーク値ＶＰと固定電圧源９３の出力電圧ＣＶの差を検出
し、この差がピーク値ＶＰから一定電圧値減じた値とな
るように電圧シフト回路９１に制御信号を出力する。
【００３３】この実施の形態のように、制御電圧源１４
ｃを固定電源９３とし、積分された信号ｙのＤＣ電圧レ
ベルを制御した場合でも、第１の実施の形態と同様の効
果を奏する。
ｃを固定電源９３とし、積分された信号ｙのＤＣ電圧レ
ベルを制御した場合でも、第１の実施の形態と同様の効
果を奏する。
【００３４】
【発明の効果】以上説明したように、この発明の垂直同
期分離回路を用いれば、一定のレベルで垂直同期分離を
行うことで、外付けコンデンサを不要とし、安定した垂
直同期分離を可能となる。
期分離回路を用いれば、一定のレベルで垂直同期分離を
行うことで、外付けコンデンサを不要とし、安定した垂
直同期分離を可能となる。
【図１】この発明の第１の実施の形態について説明する
ための回路構成図。
ための回路構成図。
【図２】図１の動作について説明するための説明図。
【図３】図１のピーク値検出回路の具体的について説明
するための回路構成図。
するための回路構成図。
【図４】図１のピーク値検出回路をデジタル回路で構成
した場合について説明するための回路構成図。
した場合について説明するための回路構成図。
【図５】この発明の第２の実施の形態について説明する
ための回路構成図。
ための回路構成図。
【図６】この発明の第３の実施の形態について説明する
ための回路構成図。
ための回路構成図。
【図７】この発明の第４の実施の形態について説明する
ための回路構成図。
ための回路構成図。
【図８】この発明の第５の実施の形態について説明する
ための回路構成図。
ための回路構成図。
【図９】この発明の第６の実施の形態について説明する
ための回路構成図。
ための回路構成図。
【図１０】従来の垂直同期分離回路について説明するた
めの回路構成図。
めの回路構成図。
【図１１】この発明の従来例の動作を説明するための説
明図。
明図。
１１，２１…入力端子、１２…積分回路、１３…比較回
路、１４…ピーク電圧検出回路、１４ａ…サンプルホー
ルド回路、１４ｂ…比較回路、１４ｃ…制御電圧源、１
４１ａ…大小判別器、１４１ｂ…アップダウンカウン
タ、１４１ｃ…Ｄ／Ａ変換器、１５…出力端子、２２…
水平同期分離回路、２３…ＰＬＬ回路、２４…垂直カウ
ントダウン、５１…無信号検出器、６１…ノイズ検出
器、７１…同期検出器、８１…方式判別器、９１…電圧
シフト回路、９２…比較回路、９３…固定電圧源。
路、１４…ピーク電圧検出回路、１４ａ…サンプルホー
ルド回路、１４ｂ…比較回路、１４ｃ…制御電圧源、１
４１ａ…大小判別器、１４１ｂ…アップダウンカウン
タ、１４１ｃ…Ｄ／Ａ変換器、１５…出力端子、２２…
水平同期分離回路、２３…ＰＬＬ回路、２４…垂直カウ
ントダウン、５１…無信号検出器、６１…ノイズ検出
器、７１…同期検出器、８１…方式判別器、９１…電圧
シフト回路、９２…比較回路、９３…固定電圧源。
Claims (10)
- 【請求項１】 入力された複合同期信号を積分し、得ら
れた信号のピーク電圧を求め、積分された複合同期信号
と前記ピーク電圧から一定値とを比較して、その比較結
果を垂直同期信号として出力してなることを特徴とする
垂直同期分離回路。 - 【請求項２】 複合映像信号から分離された同期信号を
入力する入力端子と、 前記同期信号を積分し出力する積分回路と、 前記積分回路の出力信号を入力し、該出力信号のピーク
電圧を検出し、ピーク電圧から所定の電圧値を減じた電
圧を出力するピーク電圧検出回路と、 前記積分回路の出力信号と前記ピーク電圧検出回路の出
力電圧とを入力し、その比較結果を垂直同期信号として
出力する比較回路とにより構成したことを特徴とする垂
直同期分離回路。 - 【請求項３】 複合映像信号を入力する入力端子と、 前記複合映像信号から同期信号を分離し出力する水平同
期分離回路と、 電圧制御発振器、該電圧制御発振器の発振周波数を分周
する水平カウントダウン回路、該水平カウントダウン回
路の出力と前記同期信号の位相が同期するように前記電
圧制御発振器を制御する位相検波回路とからなるＰＬＬ
回路と、 前記同期信号を積分し出力する積分回路と、 制御信号に応じて制御電圧が変化する制御電圧源と、 前記制御電圧源の制御電圧と前記積分回路の出力を比較
し、積分出力が前記制御電圧より小さいときはＬＯＷ、
大きいときはＨＩとなる信号を垂直同期信号として出力
する第１の比較回路と、 前記同期信号に同期した前記ＰＬＬ回路の出力信号のタ
イミングで前記第１の積分回路の出力をホールドするサ
ンプリングするサンプルホールド回路と、 前記サンプルホールド回路の出力と前記制御電圧の差を
検出し、その差の所定の電圧となるよう前記制御信号を
出力して前記制御電圧源の制御電圧を制御する第２の比
較回路とからことを特徴とする垂直同期分離回路。 - 【請求項４】 前記制御電圧源は、前記第２の比較回路
の出力である制御信号を入力し、制御信号の大小に応じ
て出力電圧が増減するよう構成してなることを特徴とす
る請求項３に記載の垂直同期分離回路。 - 【請求項５】 前記同期信号を入力し、前記複合映像信
号入力が無信号であることを検出し、無信号時に前記制
御電圧源の制御電圧を固定電圧に制御する信号を出力す
る無信号検出器を追加してなることを特徴とする請求項
３に記載の垂直同期分離回路。 - 【請求項６】 前記同期信号を入力し、前記複合映像信
号入力が弱電界信号もしくはノイズが重畳されているこ
とを検出し、検出時に前記制御電圧源の制御電圧を制御
する信号を出力するノイズ検出器を追加してなることを
特徴とする請求項３に記載の垂直同期分離回路。 - 【請求項７】 前記同期信号と前記電圧制御発振器の同
期情報を前記ＰＬＬ回路から入力し、前記複合映像信号
と前記ＰＬＬ回路内部の同期、非同期を検出し、検出時
に前記制御電圧源の制御電圧を固定電圧に制御する信号
を出力する同期検出器を追加してなることを特徴とする
請求項３に記載の垂直同期分離回路。 - 【請求項８】 前記垂直カウントダウンからの垂直期間
のライン数の情報を入力し、前記複合映像信号の垂直周
波数を検出し、垂直周波数に応じて前記制御電圧源の制
御電圧を制御する信号を出力する方式判別回路を追加し
てなることを特徴とする請求項３に記載の垂直同期分離
回路。 - 【請求項９】 複合映像信号を入力する入力端子と、 前記複合映像信号から同期信号を分離し出力する水平同
期分離回路と、 電圧制御発振器、該電圧制御発振器の発振周波数を分周
する水平カウントダウン回路、該水平カウントダウン回
路の出力と前記同期信号の位相が同期するように前記電
圧制御発振器を制御する位相検波回路とからなるＰＬＬ
回路と、 前記同期信号を積分し出力する積分回路と、 制御信号に応じて出力電圧が変化するＤ／Ａ変換器と、 前記Ｄ／Ａ変換器の出力電圧と前記積分回路の出力を比
較し、積分出力が前記電圧より小さいときはＬＯＷ、大
きいときはＨＩとなる信号を垂直同期信号として出力す
る比較回路と、 前記積分回路の出力電圧と前記Ｄ／Ａ変換器の出力電圧
を入力し、前記積分回路の出力の最低電位から一定電圧
値の電圧と前記Ｄ／Ａ変換器の出力電圧の大小を判別
し、結果を出力する大小判別回路と、 前記垂直同期信号と同期したタイミング信号と前記大小
判別器の出力を入力し、前記大小判別器の出力で極性を
制御し、前記垂直同期信号と同期したタイミング信号で
カウントし、カウント結果を出力する垂直アップダウン
カウンタとからなることを特徴とする垂直同期分離回
路。 - 【請求項１０】 複合映像信号から分離された同期信号
を入力する入力端子と、 前記同期信号を積分し出力する積分回路と、 前記積分回路の出力信号を入力し、該信号の電圧をシフ
トする電圧シフト回路と、 固定の電圧を発生する固定電圧源と、 前記電圧シフト回路と前記固定電圧源を比較し、その結
果に応じて前記電圧シフト回路の直流レベルが変化する
第１の比較回路と、 前記電圧シフト回路と前記固定電圧源を比較し、その比
較結果を垂直同期信号として出力する第２の比較回路と
により構成したことを特徴とする垂直同期分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36098297A JPH11196288A (ja) | 1997-12-26 | 1997-12-26 | 垂直同期分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36098297A JPH11196288A (ja) | 1997-12-26 | 1997-12-26 | 垂直同期分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11196288A true JPH11196288A (ja) | 1999-07-21 |
Family
ID=18471704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36098297A Pending JPH11196288A (ja) | 1997-12-26 | 1997-12-26 | 垂直同期分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11196288A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7046301B2 (en) | 2002-08-20 | 2006-05-16 | Oki Electric Co., Ltd. | Vertical synchronous signal detection circuit |
-
1997
- 1997-12-26 JP JP36098297A patent/JPH11196288A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7046301B2 (en) | 2002-08-20 | 2006-05-16 | Oki Electric Co., Ltd. | Vertical synchronous signal detection circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Effective date: 20040302 Free format text: JAPANESE INTERMEDIATE CODE: A02 |