JPH0461565A - 正極水平同期信号分離回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＵＳＥデコーダに通用して好適な正極水平同
期信号分離回路に関する。

〔発明の概要〕

第１の本発明は、映像信号、正極水平同期信号及び垂直
同期信号を含む複合映像信号が、正極水平同期信号に同
期した所定期間でクランプを行うクランプ回路を通じて
供給される第１０ＰＬＬと、複合映像信号がクランプ回
路を通じて供給される同期パターン検出回路と、その同
期パターン検出回路によって検出された垂直同期信号が
供給される第２のＰＬＬとを有し、同期状態に応して第
１及び第２のＰＬＬを選択的に動作させ、第】及び第２
のＰＬＬに共通な可変発振器の発振出力に基づいて、正
極水平同期信号を出力するようにした正極水平同期信号
分離回路において、同期パターン検出回路を、クランプ
回路のクランプ動作の有無に応じて、検出特性を切り換
えるように構成したことにより、構成簡単にして、第１
及び第２のＰＬＬの同期引き込みが早く成るようにした
ものである。

第２の本発明は、第１の本発明と同様の前提と成る正極
水平同期信号分離回路において、クランプ回路の非動作
時における同期パターン検出回路に供給される複合映像
信号の直流分のレベルのばらつきを考慮して、検出特性
を異にする複数の同期パターン検出回路を設けたことに
より、構成簡単にして、第１及び第２のＰＬＬの同期引
き込みが一層早く成るようにしたものである。

第３の本発明は、第１の本発明と同様の前提と成る正極
水平同期信号分離回路において、同期パターン検出回路
を、クランプ回路の非動作時に、所定周期を以て互いに
異なる複数の検出特性に切り換えるように構成したこと
により、構成簡単にして、第１及び第２のＰＬＬの同期
引き込みが早く成るようにしたものである。

〔従来の技術〕

ＭＵＳＥ方式の複合映像信号に含まれている正極水平同
期信号を分離するための同期分離回路は、正極水平同期
信号及びフレームパルスを含む複合映像信号が、正極水
平同期信号に同期した所定期間でクランプを行うクラン
プ回路を通じて供給される第１のＰＬＬと、複合映像信
号がクランプ回路を通じて供給される同期パターン検出
回路と、その同期パターン検出回路によって検出された
フレームパルスが供給される第２のＰＬＬとををし、同
期状態に応じて第１及び第２のＰＬＬを選択的に動作さ
せ、第１及び第２のＰＬＬに共通な可変発振器の発振出
力に基づいて、正極水平同期信号を出力するように構成
されていた。

さて、受信された被ＦＭ変ＩＭＵｓＥ信号は、ＦＭ復調
された後、遮断周波数が８．１５ＭＨｚのローパスフィ
ルタを通じて、クランプ回路に供給されて、直流分の再
生が行われた後、Ａ／Ｄ変換器に供給されて、１６．２
ＭＨｚのサンプリングクロンク信号を用いて、デジタル
信号に変換された後、デコード回路に供給されると共に
、上述の同期分離回路に供給される。

ところで、かかる同期分離回路における同期パターン検
出回路では、クランプ回路が正常に動作して複合映像信
号の直流再生が行われていないと、複合映像信号の平均
画像レベル（ＡＰＬ）が決まらないため、フレームパル
スを正確に検出することができない。同期分離回路の第
１のＰＬＬに同期が掛かるようになれば、水平同期信号
をタイミングパルスで抜き取り、この水平同期信号に同
期した所定期間でクランプ回路を動作させることができ
るので、同期パターン検出回路ではフレームパルスを正
確に検出することができるように成る。

そこで、同期分離回路の第２のＰＬＬの同期引き込みを
できるだけ早くすることが望まれるが、そのためには、
同期パターン検出回路において、フレームパルスなるべ
く早く検出することが肝要であるが。そして、第２のＰ
ＬＬの同期引き込みが早くなれば、それに続く第１のＰ
ＬＬの同期引き込みも早く成る。

フレームパルスを早く検出するようにした同期パターン
検出回路の従来例としては、次のようなものがあった。

同期パターン検出回路における検出特性を緩やかにする
。これは誤検出の可能性がある。

Ａ／Ｄ変換器の前段に正負のピーククランプ回路を設け
、複合映像信号のＡＰＬがずれても、フレームパルスが
あるレベル範囲に収まるようにして、フレームパターン
の検出を行う。これは、Ａ／Ｄ変換器の前段におけるア
ナログ回路の周波数特性を悪化させる虞があり、又、そ
の調整も面倒である。

同期パターン検出回路の前段にデジタルバイパスフィル
タを設け、複合映像信号のＡＰＬの変動にも拘わらず、
フレームパルスを検出する。これは回路構成が複雑に成
ると言う欠点がある。

〔発明が解決しようとする課題〕

かかる点に鑑み、本発明は、正極水平同期信号及びフレ
ームパルスを含む複合映像信号が、正極水平同期信号に
同期した所定期間でクランプを行うクランプ回路を通じ
て供給される第１のＰＬＬと、複合映像信号がクランプ
回路を通じて供給される同期パターン検出回路と、その
同期パターン検出回路によって検出されたフレームパル
スが供給される第２のＰＬＬとを有し、同期状態に応じ
て第１及び第２のＰＬＬを選択的に動作させ、第１及び
第２のＰＬＬに共通な可変発振器の発振出力に基づいて
、正極水平同期信号を出力するように構成された正極水
平同期信号分離回路において、構成簡単にして、第１及
び第２のＰＬＬの同期引き込みが速（成るものを提案し
ようとするものである。

〔課題を解決するための手段〕

第１の本発明は、映像信号、正極水平同期信号及び垂直
同期信号を含む複合映像信号が、正極水平同期信号に同
期した所定期間でクランプを行うクランプ回路（４２）
を通じて供給される第１のＰＬＬ　（６６）と、複合映
像信号がクランプ回路（４２）を通じて供給される同期
パターン検出回路（５０）と、その同期パターン検出回
路（５０）によって検出された垂直同期信号が供給され
る第２０Ｐ　Ｌ　Ｌ　（６７）とを有し、同期状態に応
じて第１及び第２のＰＬＬ（６６）、（６７）を選択的
に動作させ、第１及び第２のＰ　Ｌ　Ｌ　（６６）、（
６７）に共通な可変発振器（６０）の発振出力に基づい
て、正極水平同期信号を出力するようにした正極水平同
期信号分離回路において、同期パターン検出回路（５０
）を、クランプ回路（４２）のクランプ動作の有無に応
して、検出特性を切り換えるように構成したものである
。

第２の本発明は、第１の発明と同様の前提と成る正極水
平同期信号分離回路において、クランプ回路（４２）の
非動作時における同期パターン検出回路（５０）に供給
される複合映像信号の直流分のレベルのばらつきを考慮
して、検出特性を異にする複数の同期パターン検出回路
（２１，２４）　、（２２，２５）、（２３，２６）を
設けたものである。

第３の本発明は、第１の発明と同様の前提と成る正極水
平同期信号分離回路において、同期パターン検出回路（
５０）を、クランプ回路（４２）の非動作時に、所定周
期を以て互いに異なる複数の検出特性に切り換えるよう
に構成したものである。

（作用〕 上述せる第１の本発明によれば、同期パターン検出回路
（５０）の検出特性を、クランプ回路（４２）のクラン
プ動作の有無に応してを切り換える。

上述せる第２の本発明によれば、クランプ回路（４２）
の非動作時における同期パターン検出回路（５０）に供
給される複合映像信号の直流分のレベルのばらつきがあ
っても、検出特性を異にする複数の同期パターン検出回
路（２１，２４）、（２２，２５）、（２３，２６）の
いずれかが、複合映像信号中の垂直同期信号を検出する
。

上述せる第３の本発明によれば、クランプ回路（４２）
の非動作時に、同期パターン検出回路（５０）が、所定
周期を以て互いに異なる複数の検出特性に切り換えられ
る。

〔実施例〕

以下に、図面を参照して、本発明の実施例を詳細に説明
する。先ず、第７図を参照して、ＭＵＳＥデコーダの同
期分離回路の全体の構成を、クランプ回路及びＡ／Ｄ変
換器と共に説明する。被ＦＭ変調ＭＵＳＥ信号が、図示
を省略したＦＭ復ｍ器で復調された後、図示を省略した
遮断周波数が８．１５ＭＨｚのローパスフィルタを通じ
て入力端子（４０）に供給される。入力端子　（４０）
からのＭＵＳＥ信号〔複合カラー映像信号で、フレーム
パルス（第９図参照）、水平同期信号（ＨＤ）（第１０
図参照）、色度信号（線順次色差信号）、輝度信号等を
含んでいる〕は、バッファ増幅器（４１）、クランプ回
路（４２）のコンデンサ（４３）及びバッファ増幅器（
４７）を通じてＡ／Ｄ変換器（４８）に供給されで、デ
ジタル信号に変換される。

クランプ回路（４２）は、上述のコンデンサ（４３）と
、コンデンサ（４３）及び増幅５（４７）の接続中点並
びに白レベルの１／２のクランプレベルが供給される端
子（４６）間に接続された抵抗器（４４）及びオンオフ
スイッチ（４５）の直列回路から構成される。このオン
オフスイッチ（４５）は、正極水平同期信号期間の第３
番〜第９番サンプルの間にオンに成さしめられる。

Ａ／Ｄ変換器（４８）からの並列１０ピントのデジタル
ＭＵＳＥ信号は、出力端子（４９）からデコード回路（
図示せず）に供給されると共に、その並列１０ビツトの
デジタルＭＵＳＥ信号のＭＳＢが、同期分離回路に供給
される。この同期分離回路は、フレームパルスパターン
検出回路（５ｏ）、水平同期信号用ＰＬＬ　（ＨＤ　−
ＰＬＬ）（６６）、フレームパルス用ＰＬＬ　（ＦＰ　
−ＰＬＬ）（６７）及び引き込みチエツク回路（５９）
から構成されている。

ＨＤ−ＰＬＬ（６６）は、水平同期信号用位相比較回路
（ＨＤ位相比較回路’）　（５１）、水平同期信号比例
積分器制御回路ＣＨＤ同期ＰＩ制御回路”）　（５２）
、１２ビツトのＤ／Ａ変換器（５３）、加算器（５４）
、電圧制御型クリスタル発振器（Ｘ　−Ｖ　ＣＯ）　（
６０）及び水平同期信号／フレームパルス／タイミング
信号／クロック信号発生用カウンタ（Ｈ・Ｖカウンタ同
期発生回路）（分周器）　（６１）から構成される。

ＦＰ−ＰＬＬ（６７）は、フレームパルス用位相比較回
路（ＦＰ位相比較回路＞　（５５）、フレームパルス用
比例積分器制御回路（ＦＰ同期ＰＩ制御回路）（５６）
、ラッチ（５７）、８ビツトのＤ／Ａ変換器（５８）、
加算器（５４）、電圧制御型クリスタル発振器（Ｘ−Ｖ
ＣＯ）（６０）及び水平同期信号／フレームパルス／タ
イミング信号／クロック信号発生用カウンタ（Ｈ・Ｖカ
ウンタ同期発生回路）（分周器）　（６１）から構成さ
れる。

ＨＤ位相比較回路（５１）において、１０ビツトのデジ
タルＭＬＩＳＥ信号のＭＳＢが、カウンタ（６１）から
の内部水平同期信号と位相比較され、その水平同期信号
の位相誤差が、ＨＤ同期ＰＩ制御回路（５２）に供給さ
れる。このＨＤ同期ＰＩ制御回路（５２）は、引き込み
チエツク回路（５９）からのアンロック信号によってリ
セットされ、アンロック信号が到来しなく成ると、リセ
ットは解除される。ＨＤ同期ＰＩ制御回路（５２）の出
力がＤ／Ａ変換ｉＷ　（５３）に供給され、そのアナロ
グ出力が加算器（５４）に供給される。

ＦＰパターン検出回路（５０）には、引き込みチャック
回路（５９）からのアンロック信号が供給される。

ＦＰパターン検出回路（５０）からの検出フレームパル
ス及びカウンタ（６１）からの内部フレームパルスがＦ
Ｐ位相比較回路（５５）に供給されて位相比較され、そ
のフレームパルスの位相誤差が、フレーム同期ＰＩ制御
回路（５６）及び引き込みチエツク回路（５９）に供給
される。フレーム同期ＰＩ制御回路（５６）の出力はラ
ッチ（５７）に供給されて、引き込みチエツク回路（５
９）からのアンロック信号によってラッチされた後、Ｄ
／Ａ変換器　（５８）に供給され、そのアナログ出力が
加算器（５４）に供給される。

加算器（５４）の出力は発振器（６０）に供給されて、
その発振周波数が制御される。発振器（６０）からの６
４、ＭＨｚ（正確には、６４．８ＭＨｚ）の発振信号は
、クロック信号として直接出力端子（６５）に出力され
ると共に、カウンタ（６１）に供給される。

このカウンタ（６１）は、引き込みチエツク回路（５９
）からのアンロックフレームパルスによってリセットさ
れる。そして、カウンタ（６１）から、内部タイミング
信号（水平同期信号ＨＤ、フレームパルスＶＤ、・・・
・・・）オーディオタイミング信号（信号ＡＨＤ、信号
ＡＦＲＭ）及び１６ＭＨｚ（正確には１６．２ＭＨｚ）
のクロック信号が、夫々出力端子（６２）、（６３）、
（６４）に出力される。

第８図のフローチャートを参照して、第７図の同期分離
回路の同期引き込みの動作を説明する。

ステップ５Ｔ−１では、初期化として、ＨＤ同期ＰＩ制
御回路（５２）の積分器を引き込みチエ・７り回路（５
９）からのアンロック信号によってリセットした後、ス
テップ５Ｔ−２に進む。

ステップ５Ｔ−２では、ＦＰパターン検出回路（５０）
からの検出されたフレームパルスに対し、Ｆ　Ｐ　−Ｐ
　Ｌ　Ｌ　（６７）によって、位相同期をかけた後、ス
テップ５Ｔ−３に進む。

ステップ５Ｔ−３では、引き込みチエツク回路（５９）
によって、検出されたフレームパルスに対し、ＦＰ−Ｐ
ＬＬ（６７）による同期がかかったか否かが判断され、
Ｎｏであれば、ステップＳＴ’−２に戻り、Ｆ　Ｐ　−
Ｐ　Ｌ　Ｌ　（６７）の動作を継続させ、例えば、±１
クロック周期（±６０　ｎ５ｅｃ　）の精度まで同期が
かかっていれば、ステップ５Ｔ−４に進む。

ステップ５Ｔ−４では、ＦＰ−ＰＬＬ（６７）をホール
ド状態にした後、ステップ５Ｔ−５に進む。

ステップ５Ｔ−５では、ランチ（５７）によるラッチ動
作を停止して、Ｆ　Ｐ　−Ｐ　Ｌ　Ｌ（６７）の動作を
停止せしめると共に、ＨＤ同期ＰＩ制御回路（５２）に
対するリセットを解除してＨＤ−ＰＬＬ（６６）を動作
せしめ、デジタルＭＵＳＥ信号のＭＳＢに対し、ＨＤ　
−Ｐ　Ｌ　Ｌ　（６６）により位相同期をかけた後、ス
テップ５Ｔ−６に進む。

ステップ５Ｔ−６では、フレームパルスの場所は連続し
て異状か否かが判断され、即ち、フレームパルスから得
られた同期基準が、内部タイミングと一致しているか否
かがチエツクされ、ＮＯであれば、ステップ５Ｔ−５に
戻って、ＨＤ−ＰＬＬ　（６６）の動作を継続させ、Ｙ
ＥＳ、　ＮＪち、フレームパルスから得られた同期基準
が、内部タイミングに対し、例えば、数フレーム外れて
いたときは、ステップ５Ｔ−１に戻って、再びＦＰ・Ｐ
ＬＬ（６７）の動作を開始させると共に、ＨＤ−ＰＬＬ
（６６）の動作を停止させ、ステップ５Ｔ−１以降の一
連の動作を繰り返させる。

次に、第１図を参照して、フレームパルスパターン検出
回路の例（１）について説明する。入力端子（１）には
、並列１０ビツトのデジタルＭＵＳＥ信号のＭＳＢを波
高値の１／２の所でスライスした入力信号Ｓ（第２図）
が入力される。そして、この入力信号Ｓが、遅延量が４
サンプリングクロック周期の遅延線（２）及び遅延量が
１水平周期期間の遅延線（３）に供給される。入力端子
（１）からの入力信号Ｓが排他的論理和回路（４）　、
（５）に供給されると共に、遅延線（２）　、（３）か
らの各出力Ｔ、Ｕ（第２図）が、夫々排他的論理和回路
（４）　、（５）に供給される。

排他的論理和回路（４）　、（５）の出力Ｖ、　Ｗ　＜
第２図）が、ＡＮＤゲート（６）に供給される。

ＡＮＤゲート（６）の出力Ｘ（第２図）が、カウンタ（
７）のアフブ／ダウン制御信号入力端子に供給される。

このカウンタ（７）は、入力端子（６ａ）に供給される
第７図のカウンタ（６１）からの１６．２ＭＨｚのクロ
ック信号を計数する。そして、ＡＮＤゲート（６）の出
力Ｘがｌ”のときは、カウンタ（７）はクロック信号を
加算的に計数し、出力Ｘが“０”のときは、カウンタ（
７）はクロック信号を減算的に計数する。カウンタ（７
）の計数値信号ＣＮ（第２図）は、レベル比較器（８）
に供給されて、スイッチ（９）からの基準値信号と比較
されて比較出力Ｙ（第２図）が得られ、計数値が基準値
より小さいときは、比較出力Ｙは“１”と成り、計数値
が基準値以上のときは、比較出力Ｙは”０”となる。

そして、入力端子（１１）に基準値として、例えば、３
０を、入力端子（１２）に基準値として、１４４÷２＝
７２付近の値、例えば、６９を供給し、入力端子（９ａ
）に供給される引き込みチエツク回路（５９）からのア
ンロック信号の有無に応して、切換えスイッチ（９）を
切換え、アンロック信号があるときは、切換えスイッチ
（９）は基準値としての３０の供給される入力端子（１
１）側に切換えられ、アンロック信号がないときは、切
換えスイッチ（９）は基準値としての６９の供給される
入力端子（１２）側に切換えられる。

そして、この比較出力Ｙが反転されてＡＮＤゲ−）　（
１０）に供給されると共に、入力端子（１）からの入力
信号Ｓの反転信号がＡＮＤゲート（１０）に供給される
。そのＡＮＤゲート（１０）の出力Ｚ（第２図）が出力
端子（１３）に得られる。出力Ｚの立ち上がりが、フレ
ームパルスのタイミング基準と成る。

尚、出力２において、実線は切換えスイッチ（９）が入
力端子（１１）側に切換えられている場合を示し、破線
は切換えスイッチ（９）が入力端子（Ｉ２）側に切換え
られている場合を示す。

又、Ｙ′及びＺ’　　（第２図）は、入力信号Ｓにノイ
ズＰＩＪ＜混入していた場合の、夫々比較器（８）の比
較出力及びＡＮＤゲー１−　＜１０＞の出力を示し、そ
の場合には、カウンタ（７）の計数信号ＣＮの計数値が
、第２図に破線で示す如く低下するので、比較出力Ｙ′
ではその“１”から“０”に変化するタイミングが、比
較出力Ｙの“１゛から“０”に変化するタイミングに比
べて、僅か遅延していることが分かる。

次に、第３図を参照して、フレームパルスパターン検出
回路の例（２）を説明する。入力端子（２０）には、並
列１０ビツトのデジタルＭｔｌＳＥ信号のＭＳＢの未だ
スライスされていない入力信号が入力される。この入力
信号は、３つのレベル比較器（２１）、（２２）、（２
３）に供給されて、夫々入力端子（２１ｂ）、（２２ｂ
）　、（２３ｂ）からの基準レベル（相対値）、即ち、
５／８．４／８．３／８と比較され、夫々基準レベルよ
り大のとき、出力パルス（スライスパルス）力出力され
、夫々フレームパルスパターン検出器（２４）、（２５
）、（２６）に供給される。これら検出器（２４）、（
２５）、（２６）は、第１図のフレームパルスパターン
検出回路と略同じ構成の回路で、異なるところは入力端
子（１２）が直接レベル比較器（８）に接続され、基準
値としての６９がレベル比較器（８）に供給される構成
と成っている点である。そして、その入力端子（１）に
レベル比較器（２１）、（２２）又は（２３）の比較出
力が供給されるように成されている。

そして、フレームパルスパターン検出５（２４）、（２
５）、（２６）の各検出出力が、ＯＲゲート（２７）を
通じて、切換えスイッチ（２８）の一方の固定接点に供
給され、フレームパルスパターン検出器（２５）の出力
が、切換えスイッチ（２８）の他方の固定接点に供給さ
れ、切換えスイッチ（２８）の可動接点が、出力端子（
２９）に接続されている。

そして、切換えスイッチ（２８）は、第７図の引き込み
チエツク回路（５９）からのアンロック信号の有無に応
じて切換えられ、アンロック信号があるときは、ＯＲゲ
ート（２７）側に、アンロック信号がないときは、フレ
ームパルスパターン検出回路（２５）側に切換えられる
。

さて、第４１ｆｆｌＡ、　Ｂ、　Ｃに示す如く、入力端
子（２０）に供給されるデジタルＭＵＳＥ信号のＭＳＢ
のＡＰＬが夫々５０％、０％、１００％の場合は、夫々
フレームパルスパターン検出回ＩＩ　（２５）、（２４
）、（２６）で、フレームパルスパターンを検出するこ
とができる。

次に、第５図を参照して、フレームパルスパターン検出
回路の例（３）について説明する。入力端子（３０）に
は、並列１０ビツトのデジタル’ｆｊＵｓＥ信号のＭＳ
Ｂの未だスライスされていない入力信号が入力される。

この入力信号は、レベル比較回路（３１）に供給されて
、夫々入力端子（３３ａ）　、（３３ｂ）、（３３ｃ）
に供給される基準レベル（スレショールド）（相対値）
、即ち、５／８．４／８．３／８の中の切換えスイッチ
（３２）によって順次循環的に切換えられた一つの基準
レベルと比較され、その比較出力がフレームパルスパタ
ーン［ｊ器（３４）に供給され、その検出出力は出力端
子（３５）に出力される。

レベル比較器（３１）は、入力端子（３０）からの入力
信号が、基準レベルより大のとき、比較出力が得られる
。

フレームパルスパターン検出回１（３４）ハ、第１図の
フレームパルスパターン検出回路と路間し構成の回路で
、異なるところは入力端子（１２）が直接レベル比較器
（８）に接続され、基準値としての６９がレベル比較器
（８）に供給される構成と成っている点である。そして
、その入力端子（１）にレベル比較器（３１）の比較出
力が供給されるように成されている。

又、フレームパルスパターン検出回路（３４）からの検
出出力は、３進カウンタ（３６）のディスエーブル信号
入力端子に供給される。このカウンタ（３６）はには、
その入力端子（３５ａ）から供給される３０Ｈｚのパル
スを計数する。

（３７）は切換えスイッチで、カウンタ（３６）の計数
値に基づく制御信号と、入力端子（３８）からの制御信
号とを切り換えて、切換えスイッチ（３２）にスイッチ
ング制御信号として供給する。切換えスイッチ（３７）
は、引き込みチエツク回路（５９）からのアンロック信
号の有無に応じて切換えられ、アンロック信号があると
きは、カウンタ（３６）側に、アンロック信号がないと
きは、入力端子（３８）側に切換えられる。

この第５図のフレームパルスパターン検出回路では、引
き込みチエツク回路（５９）からアンロック信号が得ら
れたときは、第６図Ａに示す如く、切換えスイッチ（３
２）の切換えによって、基準レベル（スレショールド）
５／８．４／８．３／８の内の一つを選択してｌフレー
ム時間レベル比較器（３１）に供給し、第６図Ｂに示す
如く、フレームパルスパターン検出回路（３４）から、
検出フレームパルスが（４られたら、その基準レベルを
数フレーム時間に亘って、レベル比較器（３４）に供給
し続け、その度にフレームパルスパターン検出回路（３
４）からフレームパルスが検出されたら、引き込みチエ
ツク回路（５９）からアンロック信号が得られなく成っ
て、ロック状態に成ったら、切換えスイッチ（３７）は
入力端子（３８）側に切換えられて、入力端子（３８）
からの制御信号によって、切換えスイッチ（３２）は入
力端子（３３ｂ）側に切換えられて、第６図Ａに示す如
く、基準レベル４／８がレベル比較器（３１）に供給さ
れるように成る。

又、引き込みチエツク回路（５９）からアンロック信号
が得られたときに、第６図Ａに示す如く、切換えスイッ
チ（３２）の切換えによって、基準レベル５／８．４／
８．３／８の内の一つを選択して１フレ一ム時間レベル
比較器（３１）に供給し、フレームパルスパターン検出
回路（３４）から、検出フレームパルスが得られないと
きは、その基準レベルを次の基準レベルに切り換えて、
１フレ一ム時間レベル比較！（３１）に供給し、フレー
ムパルスパターン検出回路（３４）から、検出フレーム
パルスが得られないときは、その基準レベルを更に次の
基準レベルに切換え、以下上述と同様な動作を行わせる
。

上述のフレームパルスパターン検出回路の例（１）〜（
３）を比較すると、回路構成は最も簡単に成るのは例（
１）であり、第１及び第２のＰ　Ｌ　Ｌ　（６６）、（
６７）の同期引き込みが最も早いのは、例（２）である
。

〔発明の効果〕

上述せる第１の本発明によれば、映像信号、正極水平同
期信号及び垂直同期信号を含む複合映像信号が、正極水
平同期信号に同期した所定期間でクランプを行うクラン
プ回路を通じて供給される第１のＰＬＬと、複合映像信
号がクランプ回路を通じて供給される同期パターン検出
回路と、その同期パターン検出回路によって検出された
垂直同期信号が供給される第２のＰＬＬとを有し、同期
状態に応じて第１及び第２のＰＬＬを選択的に動作させ
、第１及び第２０ＰＬＬに共通な可変発振器の発振出力
に基づいて、正極水平同期信号を出力するようにした正
極水平同期信号分離回路において、同期パターン検出回
路を、クランプ回路のクランプ動作の有無に応じて、検
出特性を切り換えるように構成したので、構成簡単にし
て、！１及び第２０ＰＬＬの同期引き込みが早く成る。

第２の本発明によれば、第１の本発明と同様の前提と成
る正極水平同期信号分離回路において、クランプ回路の
非動作時における同期パターン検出回路に供給される複
合映像信号の直流分のレベルのばらつきを考慮して、検
出特性を異にする複数の同期パターン検出回路を設けた
ので、構成簡単にして、第１及び第２のＰＬＬの同期引
き込みが一層早く成る。

第３の本発明によれば、第１の本発明と同様の前提と成
る正極水平同期信号分離回路において、同期パターン検
出回路を、クランプ回路の非動作時に、所定周期を以て
互いに異なる複数の検出特性に切り換えるように構成し
たので、構成簡単にして、第１及び第２のＰＬＬの同期
引き込みが早く成る。

【図面の簡単な説明】

第１図、第３図及び第５図は本発明の実施例に用いるフ
レームパルスパターン検出回路の例（１）、（２）及び
（３）を示すブロック線図、第２図、第４図及び第６図
は夫々例（１）　、（２）及び例（３）の動作説明に供
するタイミングチャート、第７図は不発の実施例の正極
水平同期信号分離回路を示すブロック線図、第８図は実
施例の正極水平同期信号分離回路の同期引き込みの動作
説明に供するフローチャート、第９図はＭＵＳＥ信号の
フレームパルスを示す波形図、第１０図はＭＵＳＥ信号
の水平同期信号を示す波形図である。 （２）　、（３）は夫々遅延線、（４）　、（５）は夫
々排他的論理和回路、（６）はＡＮＤゲート、（７）は
アップダウンカウンタ、（８）はレベル比較器、（９）
は切換えスイッチ、（１０）はＡＮＤゲート、（２１）
、（２２）、（２３）は夫々レベル比較器、（２４）、
（２５）、（２６）は夫々フレームパルスパターン検出
器、（２７）はＯＲゲート、（２８）は切換えスイッチ
、（３１）はレベル比較器、（３２）は切換えスイッチ
、（３４）はフレームパルスパターン検出器、（３６）
はカウンタ、（４２）はクランプ回路、（４８）はＡ／
Ｄ変換器、（５０）はフレームパルスパターン検出回路
、（５１）は水平同期信号用位相比較回路、（５２）は
水平同期信号用比例積分制御回路、（５３）はＤ／Ａ変
換器、（５４）は加算器、（５５）はフレームパルス用
位相比較器、（５６）はフレームパルス用比例積分器制
御回路、（５７）はランチ、（５Ｂ）はＤ／Ａ変換器、
（５９）は同期引き込みチエツク回路、（６０）は電圧
制御型発振器、（６１）は水平同期信号／フレームパル
ス／タイミング信号／クロック信号発生用カウンタであ
る。

Claims (1)

1. 【特許請求の範囲】 １、映像信号、正極水平同期信号及び垂直同期信号を含
   む複合映像信号が、上記正極水平同期信号に同期した所
   定期間でクランプを行うクランプ回路を通じて供給され
   る第１のＰＬＬと、上記複合映像信号が上記クランプ回
   路を通じて供給される同期パターン検出回路と、該同期
   パターン検出回路によって検出された垂直同期信号が供
   給される第２のＰＬＬとを有し、同期状態に応じて上記
   第１及び第２のＰＬＬを選択的に動作させ、上記第１及
   び第２のＰＬＬに共通な可変発振器の発振出力に基づい
   て、正極水平同期信号を出力するようにした正極水平同
   期信号分離回路において、 上記同期パターン検出回路を、上記クランプ回路のクラ
   ンプ動作の有無に応じて、検出特性を切り換えるように
   構成したことを特徴とする正極水平同期信号分離回路。 ２、映像信号、正極水平同期信号及び垂直同期信号を含
   む複合映像信号が、上記正極水平同期信号に同期した所
   定期間でクランプを行うクランプ回路を通じて供給され
   る第１のＰＬＬと、上記複合映像信号が上記クランプ回
   路を通じて供給される同期パターン検出回路と、該同期
   パターン検出回路によって検出された垂直同期信号が供
   給される第２のＰＬＬとを有し、同期状態に応じて上記
   第１及び第２のＰＬＬを選択的に動作させ、上記第１及
   び第２のＰＬＬに共通な可変発振器の発振出力に基づい
   て、正極水平同期信号を出力するようにした正極水平同
   期信号分離回路において、 上記クランプ回路の非動作時における上記同期パターン
   検出回路に供給される上記複合映像信号の直流分のレベ
   ルのばらつきを考慮して、検出特性を異にする複数の同
   期パターン検出回路を設けたことを特徴とする正極水平
   同期信号分離回路。 ３、映像信号、正極水平同期信号及び垂直同期信号を含
   む複合映像信号が、上記正極水平同期信号に同期した所
   定期間でクランプを行うクランプ回路を通じて供給され
   る第１のＰＬＬと、上記複合映像信号が上記クランプ回
   路を通じて供給される同期パターン検出回路と、該同期
   パターン検出回路によって検出された垂直同期信号が供
   給される第２のＰＬＬとを有し、同期状態に応じて上記
   第１及び第２のＰＬＬを選択的に動作させ、上記第１及
   び第２のＰＬＬに共通な可変発振器の発振出力に基づい
   て、正極水平同期信号を出力するようにした正極水平同
   期信号分離回路において、 上記同期パターン検出回路を、上記クランプ回路の非動
   作時に、所定周期を以て互いに異なる複数の検出特性に
   切り換えるように構成したことを特徴とする正極水平同
   期信号分離回路。