JPH11191091A - Ｄｍａ転送方式 - Google Patents
Ｄｍａ転送方式Info
- Publication number
- JPH11191091A JPH11191091A JP9358343A JP35834397A JPH11191091A JP H11191091 A JPH11191091 A JP H11191091A JP 9358343 A JP9358343 A JP 9358343A JP 35834397 A JP35834397 A JP 35834397A JP H11191091 A JPH11191091 A JP H11191091A
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- Japan
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- dma transfer
- dma
- unit
- transfer
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- Pending
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- Bus Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 少ないＨＷ（ハードウエア）量でアクセス時
間の短いＤＭＡ転送の実現する。 【解決手段】 ＣＰＵ部とＭＥＭ部とＩ／Ｏ制御部とこ
れらを相互に接続するシステムバスとにおけるＤＭＡ転
送方式において、ＤＭＡ転送アドレスを論理アドレスか
ら物理アドレスに変換するＴＬＢ変換をＭＥＭ部上で行
う。
間の短いＤＭＡ転送の実現する。 【解決手段】 ＣＰＵ部とＭＥＭ部とＩ／Ｏ制御部とこ
れらを相互に接続するシステムバスとにおけるＤＭＡ転
送方式において、ＤＭＡ転送アドレスを論理アドレスか
ら物理アドレスに変換するＴＬＢ変換をＭＥＭ部上で行
う。
Description
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ、ワークステーション、オフィスコンピュータ等
のコンピュータにおける論理アドレスを使用したＤＭＡ
（Direct MemoryAccess）転送方式に関する。
ュータ、ワークステーション、オフィスコンピュータ等
のコンピュータにおける論理アドレスを使用したＤＭＡ
（Direct MemoryAccess）転送方式に関する。
【０００２】
【従来の技術】図６に示すコンピュータの機能構成の一
例に基づいて、論理アドレスを用いた従来のＤＭＡ転送
方式について説明する。この種のＤＭＡ転送方式では、
Ｉ／Ｏ制御部内に設けられたＤＭＡＣ（ＤＭＡ制御部）
またはシステムバスとＩ／Ｏバスを接続するＢＩＵ（バ
スブリッジ）にてＣＰＵと同様にＴＬＢ変換可能な回路
構成を取ってＴＬＢ変換を行うか、上記ＤＭＡＣまたは
ＢＩＵにおいて簡易的にＴＬＢ変換を行うことによっ
て、論理アドレスから物理アドレスへのアドレス変換を
行っていた。
例に基づいて、論理アドレスを用いた従来のＤＭＡ転送
方式について説明する。この種のＤＭＡ転送方式では、
Ｉ／Ｏ制御部内に設けられたＤＭＡＣ（ＤＭＡ制御部）
またはシステムバスとＩ／Ｏバスを接続するＢＩＵ（バ
スブリッジ）にてＣＰＵと同様にＴＬＢ変換可能な回路
構成を取ってＴＬＢ変換を行うか、上記ＤＭＡＣまたは
ＢＩＵにおいて簡易的にＴＬＢ変換を行うことによっ
て、論理アドレスから物理アドレスへのアドレス変換を
行っていた。
【０００３】
【発明が解決しようとする課題】ところで、上記従来技
術には以下のような問題点がある。 （１）その第１の問題点は、多数のＩ／Ｏ制御部からな
るシステムでは、論理アドレスを物理アドレスに変換す
るアドレス変換機構が複数必要となるという問題があ
る。その理由は、ＤＭＡ制御部に変換機構があるため、
Ｉ／Ｏ制御部毎もしくはＩ／Ｏバス毎にアドレス変換機
構が必要となるからである。 （２）第２の問題点は、アドレス変換機構に対して諸設
定を行うためのアクセス時間が長いという問題点であ
る。その理由は、アドレス変換機構がＩ／Ｏ制御部配下
またはＩ／Ｏバス上にあるため、ＣＰＵから遠いからで
ある。
術には以下のような問題点がある。 （１）その第１の問題点は、多数のＩ／Ｏ制御部からな
るシステムでは、論理アドレスを物理アドレスに変換す
るアドレス変換機構が複数必要となるという問題があ
る。その理由は、ＤＭＡ制御部に変換機構があるため、
Ｉ／Ｏ制御部毎もしくはＩ／Ｏバス毎にアドレス変換機
構が必要となるからである。 （２）第２の問題点は、アドレス変換機構に対して諸設
定を行うためのアクセス時間が長いという問題点であ
る。その理由は、アドレス変換機構がＩ／Ｏ制御部配下
またはＩ／Ｏバス上にあるため、ＣＰＵから遠いからで
ある。
【０００４】本発明は、上述する問題点に鑑みてなされ
たもので、少ないＨＷ（ハードウエア）量でアクセス時
間の短いＤＭＡ転送の実現を目的とするものである。
たもので、少ないＨＷ（ハードウエア）量でアクセス時
間の短いＤＭＡ転送の実現を目的とするものである。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、ＣＰＵ部とＭＥＭ部とＩ／Ｏ制御部と
これらを相互に接続するシステムバスとにおけるＤＭＡ
転送方式において、ＤＭＡ転送アドレスを論理アドレス
から物理アドレスに変換するＴＬＢ変換をＭＥＭ部上で
行うという手段を採用する。
に、本発明では、ＣＰＵ部とＭＥＭ部とＩ／Ｏ制御部と
これらを相互に接続するシステムバスとにおけるＤＭＡ
転送方式において、ＤＭＡ転送アドレスを論理アドレス
から物理アドレスに変換するＴＬＢ変換をＭＥＭ部上で
行うという手段を採用する。
【０００６】さらに具体的な手段としては、ＣＰＵ部と
ＭＥＭ部とＩ／Ｏ制御部とこれらを相互に接続するシス
テムバスとにおけるＤＭＡ転送方式において、ＭＥＭ部
に、ＤＭＡ転送専用アドレス空間と、該ＤＭＡ転送専用
アドレス空間に起動されたＤＭＡ転送に対してＤＭＡ転
送アドレスの上位アドレスの情報を蓄える複数のアドレ
ス情報レジスタと、ＤＭＡ転送アドレスに基づいてアド
レス情報レジスタの選択を行うと共にその選択されたア
ドレス情報レジスタの値を用いて前記上位アドレスの置
き換えを行うアドレス変換部とを備え、ＣＰＵ部からＩ
／Ｏ制御部に対してＤＭＡ転送専用アドレス空間に対す
るＤＭＡ転送を起動させ、ＤＭＡ転送を受け取ったＭＥ
Ｍ部にてアドレス情報レジスタの選択を行い、該選択さ
れたアドレス情報レジスタの値を使用してアドレス変換
部にてＤＭＡ転送アドレスを論理アドレスから物理アド
レスに変換するという手段を採用する。
ＭＥＭ部とＩ／Ｏ制御部とこれらを相互に接続するシス
テムバスとにおけるＤＭＡ転送方式において、ＭＥＭ部
に、ＤＭＡ転送専用アドレス空間と、該ＤＭＡ転送専用
アドレス空間に起動されたＤＭＡ転送に対してＤＭＡ転
送アドレスの上位アドレスの情報を蓄える複数のアドレ
ス情報レジスタと、ＤＭＡ転送アドレスに基づいてアド
レス情報レジスタの選択を行うと共にその選択されたア
ドレス情報レジスタの値を用いて前記上位アドレスの置
き換えを行うアドレス変換部とを備え、ＣＰＵ部からＩ
／Ｏ制御部に対してＤＭＡ転送専用アドレス空間に対す
るＤＭＡ転送を起動させ、ＤＭＡ転送を受け取ったＭＥ
Ｍ部にてアドレス情報レジスタの選択を行い、該選択さ
れたアドレス情報レジスタの値を使用してアドレス変換
部にてＤＭＡ転送アドレスを論理アドレスから物理アド
レスに変換するという手段を採用する。
【０００７】
【作用】このような手段を採用することにより、本発明
では、簡易ＴＬＢ制御部を従来のように個々のＩ／Ｏ制
御部内に設ける必要がない。また、ＭＥＭ部においてＤ
ＭＡ転送アドレスが実現されるので、アドレス変換に係
わるアクセス時間が短縮される。
では、簡易ＴＬＢ制御部を従来のように個々のＩ／Ｏ制
御部内に設ける必要がない。また、ＭＥＭ部においてＤ
ＭＡ転送アドレスが実現されるので、アドレス変換に係
わるアクセス時間が短縮される。
【０００８】
【発明の実施の形態】次に、図面を参照して本発明の一
実施形態について説明する。図１は、本実施形態に係わ
るコンピュータの機能構成（一部分）を示すブロック図
である。この図において、ＣＰＵ部１とＭＥＭ部２とＩ
／Ｏ制御部３がシステムバス４によって接続されてい
る。また、ＭＥＭ部２内には、簡易ＢＴＬ制御部５が設
けられている。
実施形態について説明する。図１は、本実施形態に係わ
るコンピュータの機能構成（一部分）を示すブロック図
である。この図において、ＣＰＵ部１とＭＥＭ部２とＩ
／Ｏ制御部３がシステムバス４によって接続されてい
る。また、ＭＥＭ部２内には、簡易ＢＴＬ制御部５が設
けられている。
【０００９】ＭＥＭ部２は、図２に示すようにアドレス
マップ上に、２n個（＝ｍ個）のページ＃１〜＃ｍから
構成されたＤＭＡ転送専用空間を備えている。このＤＭ
Ａ転送専用空間の先頭アドレスは、物理アドレスにおけ
るページ境界の先頭であり、かつ論理アドレスにおける
オフセットアドレスより上位ｎビットに関しても全て
「０」となるアドレス値である。
マップ上に、２n個（＝ｍ個）のページ＃１〜＃ｍから
構成されたＤＭＡ転送専用空間を備えている。このＤＭ
Ａ転送専用空間の先頭アドレスは、物理アドレスにおけ
るページ境界の先頭であり、かつ論理アドレスにおける
オフセットアドレスより上位ｎビットに関しても全て
「０」となるアドレス値である。
【００１０】つまり、図３に示す説明図を参照して説明
すると、ＤＭＡ転送専用空間のレジスタ選択ビット（ｎ
ビット）とオフセットアドレスが全て「０」となるアド
レスが先頭アドレスとなる。
すると、ＤＭＡ転送専用空間のレジスタ選択ビット（ｎ
ビット）とオフセットアドレスが全て「０」となるアド
レスが先頭アドレスとなる。
【００１１】簡易ＴＬＢ制御装置５は、このようなＤＭ
Ａ転送専用空間に対するＤＭＡ転送時に機能するもので
ある。簡易ＴＬＢ制御装置５には、ＤＭＡ転送専用空間
に対するＤＭＡ転送時に、上位アドレスを変換するため
の情報を蓄える２n個（＝ｍ個）のアドレス情報レジス
タ６が備えられている。
Ａ転送専用空間に対するＤＭＡ転送時に機能するもので
ある。簡易ＴＬＢ制御装置５には、ＤＭＡ転送専用空間
に対するＤＭＡ転送時に、上位アドレスを変換するため
の情報を蓄える２n個（＝ｍ個）のアドレス情報レジス
タ６が備えられている。
【００１２】また、簡易ＴＬＢ制御装置５には、ＤＭＡ
転送時の論理アドレスにおけるオフセットアドレスより
上位ｎビットの組み合わせにより上記アドレス情報レジ
スタ６の選択を行い、そのレジスタ値を用いてＤＭＡ転
送アドレスの上位部分の置き換えを行うアドレス変換部
７が備えられている。
転送時の論理アドレスにおけるオフセットアドレスより
上位ｎビットの組み合わせにより上記アドレス情報レジ
スタ６の選択を行い、そのレジスタ値を用いてＤＭＡ転
送アドレスの上位部分の置き換えを行うアドレス変換部
７が備えられている。
【００１３】次に、このように構成された本実施形態の
動作について、図４に示すフローチャートに沿って説明
する。
動作について、図４に示すフローチャートに沿って説明
する。
【００１４】ＣＰＵ部１が、Ｉ／Ｏ制御部３に対して任
意のアドレス空間に対してＤＭＡ転送を実施させる場
合、まずＣＰＵ部１が転送先の論理アドレスと全体の転
送量からＤＭＡ転送がいくつのページにまたがるか算出
する。その結果が２nページを越える場合には、ＤＭＡ
転送自体を複数回に分け、必ず２nページ以下でＤＭＡ
転送を起動するようにする。
意のアドレス空間に対してＤＭＡ転送を実施させる場
合、まずＣＰＵ部１が転送先の論理アドレスと全体の転
送量からＤＭＡ転送がいくつのページにまたがるか算出
する。その結果が２nページを越える場合には、ＤＭＡ
転送自体を複数回に分け、必ず２nページ以下でＤＭＡ
転送を起動するようにする。
【００１５】まず、ＣＰＵ部１は、ＭＥＭ部２内にある
簡易ＴＬＢ制御部５のアドレス情報レジスタ６への設定
を行う。そして、ＣＰＵ部１は、ＤＭＡ転送において最
初にデータ転送が行われるぺージの物理アドレスを算出
し、その値をレジスタ選択ピットが全て０選択されるア
ドレス情報レジスタ６に格納する。さらに、ＣＰＵ部１
は、ＤＭＡ転送において次にデータ転送が行われるぺー
ジの物理アドレスを算出し、最初のデータ転送時に使用
されたアドレス選択ビットが全て「０」であるのに対
し、「１」を加えた値にて選択されるアドレス情報レジ
スタ６に格納をする。
簡易ＴＬＢ制御部５のアドレス情報レジスタ６への設定
を行う。そして、ＣＰＵ部１は、ＤＭＡ転送において最
初にデータ転送が行われるぺージの物理アドレスを算出
し、その値をレジスタ選択ピットが全て０選択されるア
ドレス情報レジスタ６に格納する。さらに、ＣＰＵ部１
は、ＤＭＡ転送において次にデータ転送が行われるぺー
ジの物理アドレスを算出し、最初のデータ転送時に使用
されたアドレス選択ビットが全て「０」であるのに対
し、「１」を加えた値にて選択されるアドレス情報レジ
スタ６に格納をする。
【００１６】同様にして、ＣＰＵ部１は、次にＤＭＡ転
送転送が起動される物理アドレスを算出し、前のぺージ
で使用したアドレス選択ビットに「１」を加えたアドレ
ス選択ビットにて選択されるアドレス情報レジスタ６に
格納を行い、全ＤＭＡ転送で使用する全ページ分のアド
レス情報レジスタ６への格納を順次行う。
送転送が起動される物理アドレスを算出し、前のぺージ
で使用したアドレス選択ビットに「１」を加えたアドレ
ス選択ビットにて選択されるアドレス情報レジスタ６に
格納を行い、全ＤＭＡ転送で使用する全ページ分のアド
レス情報レジスタ６への格納を順次行う。
【００１７】図４に、論理アドレスにて８ぺージの論理
空間におけるＤＭＡ転送の設定例を示す。この例では、
８ページの論理空間におけるＤＭＡ転送であるため、８
つの各ページの物理アドレスを算出し、論理アドレスの
順番に各物理アドレスの値をアドレス選択ビットによっ
て選択されるアドレス情報レジスタ６に格納している。
空間におけるＤＭＡ転送の設定例を示す。この例では、
８ページの論理空間におけるＤＭＡ転送であるため、８
つの各ページの物理アドレスを算出し、論理アドレスの
順番に各物理アドレスの値をアドレス選択ビットによっ
て選択されるアドレス情報レジスタ６に格納している。
【００１８】そして、ＣＰＵ部１は、Ｉ／Ｏ制御部３へ
の設定を行う。なお、このＩ／Ｏ制御部３への設定に関
しては、従来技術と同様なので詳細については説明を省
略する。ただし、ＤＭＡ転送専用空間の転送先アドレス
に関しては、ＤＭＡ転送専用空間の先頭アドレスに物理
アドレスのぺージ境界下のオフセットの部分を加えたア
ドレスを設定する。
の設定を行う。なお、このＩ／Ｏ制御部３への設定に関
しては、従来技術と同様なので詳細については説明を省
略する。ただし、ＤＭＡ転送専用空間の転送先アドレス
に関しては、ＤＭＡ転送専用空間の先頭アドレスに物理
アドレスのぺージ境界下のオフセットの部分を加えたア
ドレスを設定する。
【００１９】次に、ＣＰＵ部１によりＩ／Ｏ制御部３に
対してＤＭＡ転送の起動をかける。この結果、Ｉ／Ｏ制
御部３は、論理ＤＭＡ転送専用空間に対するＤＭＡ転送
を開始する。ＭＥＭ部２は、Ｉ／Ｏ制御部３が起動した
ＤＭＡ転送転送専用空間に対するＤＭＡ転送を受ける
と、レジスタ選択ビットを用いアドレス情報レジスタ６
の中から該当するレジスタを選択し、選択されたアドレ
ス値とＩ／Ｏ制御部３からのＤＭＡ転送のオフセット部
をあわせる。
対してＤＭＡ転送の起動をかける。この結果、Ｉ／Ｏ制
御部３は、論理ＤＭＡ転送専用空間に対するＤＭＡ転送
を開始する。ＭＥＭ部２は、Ｉ／Ｏ制御部３が起動した
ＤＭＡ転送転送専用空間に対するＤＭＡ転送を受ける
と、レジスタ選択ビットを用いアドレス情報レジスタ６
の中から該当するレジスタを選択し、選択されたアドレ
ス値とＩ／Ｏ制御部３からのＤＭＡ転送のオフセット部
をあわせる。
【００２０】図３にアドレス変換イメージを示す。アド
レス情報レジスタ６よって選択されたレジスタ値は、Ｃ
ＰＵ部１により予め設定しておいた最初のＤＭＡ転送の
物理アドレス値が設定されているため、これにより正し
く物理アドレスに変換されることになる。このままＤＭ
Ａ転送が進めば、いずれぺージ境界を越えることになる
が、ページ境界を越えるとアドレス情報部のレジスタ選
択ビットが「１」増えるため、次のアドレス情報レジス
タ６に切り替わることとなる。
レス情報レジスタ６よって選択されたレジスタ値は、Ｃ
ＰＵ部１により予め設定しておいた最初のＤＭＡ転送の
物理アドレス値が設定されているため、これにより正し
く物理アドレスに変換されることになる。このままＤＭ
Ａ転送が進めば、いずれぺージ境界を越えることになる
が、ページ境界を越えるとアドレス情報部のレジスタ選
択ビットが「１」増えるため、次のアドレス情報レジス
タ６に切り替わることとなる。
【００２１】これにより、ＤＭＡ転送がページ境界を越
えても次のアドレス情報レジスタ６に切り替わり、ＣＰ
Ｕ部１にて予め設定しておいた次の物理アドレス空間に
切り替わることとなる。このぺージ境界越えは、全ペー
ジ境界越えのための設定をＣＰＵ部１によって起動前に
行われているために、ＤＭＡ転送全体終了まで自動的に
新しい物理アドレス空間に切り替わって行く。以上の方
法により、ＭＥＭ部２にてＤＭＡ転送に対する簡易的な
ＴＬＢ変換が可能となる。
えても次のアドレス情報レジスタ６に切り替わり、ＣＰ
Ｕ部１にて予め設定しておいた次の物理アドレス空間に
切り替わることとなる。このぺージ境界越えは、全ペー
ジ境界越えのための設定をＣＰＵ部１によって起動前に
行われているために、ＤＭＡ転送全体終了まで自動的に
新しい物理アドレス空間に切り替わって行く。以上の方
法により、ＭＥＭ部２にてＤＭＡ転送に対する簡易的な
ＴＬＢ変換が可能となる。
【００２２】
【発明の効果】以上説明したように、本発明に係わるＤ
ＭＡ転送方式によれば、以下のような効果を奏する。 （１）ＭＥＭ部上で論埋アドレスを物理アドレスへの変
換が行われるので、従来技術のようにＩ／Ｏ制御部内に
簡易ＴＢＬ制御部を設ける必要がないので、ＨＷ量を少
なくすることが可能である。 （２）ＭＥＭ部においてＤＭＡ転送アドレスが実現され
るので、アドレス変換に係わるアクセス時間が短縮され
る。
ＭＡ転送方式によれば、以下のような効果を奏する。 （１）ＭＥＭ部上で論埋アドレスを物理アドレスへの変
換が行われるので、従来技術のようにＩ／Ｏ制御部内に
簡易ＴＢＬ制御部を設ける必要がないので、ＨＷ量を少
なくすることが可能である。 （２）ＭＥＭ部においてＤＭＡ転送アドレスが実現され
るので、アドレス変換に係わるアクセス時間が短縮され
る。
【図１】 本発明の一実施形態に係わる機能構成を示す
ブロック図である。
ブロック図である。
【図２】 本発明の一実施形態におけるアドレスマップ
を示す図である。
を示す図である。
【図３】 本発明の一実施形態におけるアドレス変換を
説明するための説明図である。
説明するための説明図である。
【図４】 本発明の一実施形態の動作を示すフローチャ
ートである。
ートである。
【図５】 本発明の一実施形態におけるアドレス情報レ
ジスタの設定を示す説明図である。
ジスタの設定を示す説明図である。
【図６】 従来技術の一例の機能構成を示すブロック図
である。
である。
【符号の説明】 １……ＣＰＵ部 ２……ＭＥＭ部 ３……Ｉ／Ｏ制御部 ４……システムバス ５……簡易ＴＬＢ制御部 ６……アドレス情報レジスタ ７……アドレス変換部
Claims (2)
- 【請求項１】 ＣＰＵ部とＭＥＭ部とＩ／Ｏ制御部とこ
れらを相互に接続するシステムバスとにおけるＤＭＡ転
送方式において、ＤＭＡ転送アドレスを論理アドレスか
ら物理アドレスに変換するＴＬＢ変換をＭＥＭ部上で行
うことを特徴としたＤＭＡ転送方式。 - 【請求項２】 ＣＰＵ部とＭＥＭ部とＩ／Ｏ制御部とこ
れらを相互に接続するシステムバスとにおけるＤＭＡ転
送方式において、 ＭＥＭ部に、ＤＭＡ転送専用アドレス空間と、該ＤＭＡ
転送専用アドレス空間に起動されたＤＭＡ転送に対して
ＤＭＡ転送アドレスの上位アドレスの情報を蓄える複数
のアドレス情報レジスタと、ＤＭＡ転送アドレスに基づ
いてアドレス情報レジスタの選択を行うと共にその選択
されたアドレス情報レジスタの値を用いて前記上位アド
レスの置き換えを行うアドレス変換部とを備え、 ＣＰＵ部からＩ／Ｏ制御部に対してＤＭＡ転送専用アド
レス空間に対するＤＭＡ転送を起動させ、ＤＭＡ転送を
受け取ったＭＥＭ部にてアドレス情報レジスタの選択を
行い、該選択されたアドレス情報レジスタの値を使用し
てアドレス変換部にてＤＭＡ転送アドレスを変換するこ
とを特徴としたＤＭＡ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9358343A JPH11191091A (ja) | 1997-12-25 | 1997-12-25 | Ｄｍａ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9358343A JPH11191091A (ja) | 1997-12-25 | 1997-12-25 | Ｄｍａ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11191091A true JPH11191091A (ja) | 1999-07-13 |
Family
ID=18458812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9358343A Pending JPH11191091A (ja) | 1997-12-25 | 1997-12-25 | Ｄｍａ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11191091A (ja) |
-
1997
- 1997-12-25 JP JP9358343A patent/JPH11191091A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020205 |