JPH1117871A - パターン発生回路 - Google Patents
パターン発生回路Info
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- JPH1117871A JPH1117871A JP9166038A JP16603897A JPH1117871A JP H1117871 A JPH1117871 A JP H1117871A JP 9166038 A JP9166038 A JP 9166038A JP 16603897 A JP16603897 A JP 16603897A JP H1117871 A JPH1117871 A JP H1117871A
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Abstract
(57)【要約】
【課題】 長方形の不特定のテストパターンを発生す
る。 【解決手段】 デコーダ１０３は主走査ｎ進カウンタ１
０１と副走査ｍ進カウンタ１０２の各カウント値に基づ
いて主走査方向ｎ画素×副走査方向ｍ画素のマトリクス
における各画素位置を選択するｎ×ｍ個の信号１０７−
ｉ＋１、１０７−ｉ〜１０７−１をパラレルで出力す
る。ｎ×ｍ−１（＝ｉ）画素の選択信号１０７−ｉ〜１
０７−１はそれぞれｎ×ｍ−１個のＡＮＤゲート１０５
−ｉ〜１０５−１の一方の各入力端子に印加される。画
素設定レジスタ１０４には予め、ｉ（＝ｎ×ｍ−１）ビ
ット分の画素値ｂｉ〜ｂ１が設定され、ＡＮＤゲート１
０５−ｉ〜１０５−１の他方の各入力端子にはそれぞれ
画素設定レジスタ１０４の各画素値ｂｉ〜ｂ１が印加さ
れる。ＡＮＤゲート１０５−ｉ〜１０５−１の各出力端
子は共通にＯＲゲート１０６に印加される。
る。 【解決手段】 デコーダ１０３は主走査ｎ進カウンタ１
０１と副走査ｍ進カウンタ１０２の各カウント値に基づ
いて主走査方向ｎ画素×副走査方向ｍ画素のマトリクス
における各画素位置を選択するｎ×ｍ個の信号１０７−
ｉ＋１、１０７−ｉ〜１０７−１をパラレルで出力す
る。ｎ×ｍ−１（＝ｉ）画素の選択信号１０７−ｉ〜１
０７−１はそれぞれｎ×ｍ−１個のＡＮＤゲート１０５
−ｉ〜１０５−１の一方の各入力端子に印加される。画
素設定レジスタ１０４には予め、ｉ（＝ｎ×ｍ−１）ビ
ット分の画素値ｂｉ〜ｂ１が設定され、ＡＮＤゲート１
０５−ｉ〜１０５−１の他方の各入力端子にはそれぞれ
画素設定レジスタ１０４の各画素値ｂｉ〜ｂ１が印加さ
れる。ＡＮＤゲート１０５−ｉ〜１０５−１の各出力端
子は共通にＯＲゲート１０６に印加される。
Description
【０００１】
【発明の属する技術分野】本発明は、画像パターンを発
生するパターン発生回路に関する。
生するパターン発生回路に関する。
【０００２】
【従来の技術】従来、この種のパターン発生回路として
は、特開平９−６９９０９号公報に示すようにビデオク
ロックＶＣＬＫをカウントしてＮ回カウントした時にリ
セットされる水平方向カウンタと、水平同期信号ＬＳＹ
ＮＣをカウントして同じくＮ回カウントした時にリセッ
トされる垂直方向カウンタによる水平方向座標と垂直方
向座標を論理演算することにより格子状のＮ×Ｎ画素の
テストパターンを発生する方法が提案されている。
は、特開平９−６９９０９号公報に示すようにビデオク
ロックＶＣＬＫをカウントしてＮ回カウントした時にリ
セットされる水平方向カウンタと、水平同期信号ＬＳＹ
ＮＣをカウントして同じくＮ回カウントした時にリセッ
トされる垂直方向カウンタによる水平方向座標と垂直方
向座標を論理演算することにより格子状のＮ×Ｎ画素の
テストパターンを発生する方法が提案されている。
【０００３】また、同公報の「従来の技術」の欄には、
水平方向カウンタと垂直方向カウンタの両カウント値を
アドレスデコーダによりＮ×ＮビットのＲＯＭのアドレ
スに変換し、ＲＯＭに予め記憶されているＮ×Ｎ画素の
テストパターンを読み出す方法が記載されている。
水平方向カウンタと垂直方向カウンタの両カウント値を
アドレスデコーダによりＮ×ＮビットのＲＯＭのアドレ
スに変換し、ＲＯＭに予め記憶されているＮ×Ｎ画素の
テストパターンを読み出す方法が記載されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来のパターン発生回路では、論理演算回路やＲＯＭによ
りテストパターンを発生するので、特定のテストパター
ンのみを発生するのみであり、不特定のテストパターン
を発生することができないという問題点がある。
来のパターン発生回路では、論理演算回路やＲＯＭによ
りテストパターンを発生するので、特定のテストパター
ンのみを発生するのみであり、不特定のテストパターン
を発生することができないという問題点がある。
【０００５】また、Ｎ×Ｎ画素の正方形のテストパター
ンを発生するのみであるので、Ｎ×Ｍ画素の長方形のテ
ストパターンを発生することができないという問題点が
ある。
ンを発生するのみであるので、Ｎ×Ｍ画素の長方形のテ
ストパターンを発生することができないという問題点が
ある。
【０００６】本発明は上記従来の問題点に鑑み、長方形
の不特定のテストパターンを発生することができるパタ
ーン発生回路を提供することを目的とする。
の不特定のテストパターンを発生することができるパタ
ーン発生回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】第１の手段は上記目的を
達成するために、主走査方向の画素クロックをｎ進でカ
ウントする主走査ｎ進カウンタと、副走査方向のライン
数をｍ進でカウントする副走査ｍ進カウンタと、前記主
走査ｎ進カウンタ及び副走査ｍ進カウンタの各カウント
値に基づいて主走査方向及び副走査方向がｎ×ｍ画素の
パターンの各画素位置を示す信号を出力するデコーダ
と、前記ｎ×ｍ画素の位置における画素値が予め設定さ
れるレジスタと、前記ｎ×ｍ画素に対応する位置のデコ
ーダの各出力信号と前記レジスタの各画素値を論理積す
るｎ×ｍ個のＡＮＤゲートと、前記ＡＮＤゲートの各出
力信号を論理和するＯＲゲートとを備えたことを特徴と
する。
達成するために、主走査方向の画素クロックをｎ進でカ
ウントする主走査ｎ進カウンタと、副走査方向のライン
数をｍ進でカウントする副走査ｍ進カウンタと、前記主
走査ｎ進カウンタ及び副走査ｍ進カウンタの各カウント
値に基づいて主走査方向及び副走査方向がｎ×ｍ画素の
パターンの各画素位置を示す信号を出力するデコーダ
と、前記ｎ×ｍ画素の位置における画素値が予め設定さ
れるレジスタと、前記ｎ×ｍ画素に対応する位置のデコ
ーダの各出力信号と前記レジスタの各画素値を論理積す
るｎ×ｍ個のＡＮＤゲートと、前記ＡＮＤゲートの各出
力信号を論理和するＯＲゲートとを備えたことを特徴と
する。
【０００８】第２の手段は上記目的を達成するために、
主走査方向の画素クロックをｎ進でカウントする主走査
ｎ進カウンタと、副走査方向のライン数をｍ進でカウン
トする副走査ｍ進カウンタと、前記主走査ｎ進カウンタ
及び副走査ｍ進カウンタの各カウント値に基づいて主走
査方向及び副走査方向がｎ×ｍ画素のパターンの各画素
位置を示す信号を出力するデコーダと、前記ｎ×ｍ画素
のパターンの内、特定の１画素を除くｎ×ｍ−１画素の
位置における画素値が予め設定されるレジスタと、前記
ｎ×ｍ−１画素に対応する位置のデコーダの各出力信号
と前記レジスタの各画素値を論理積するｎ×ｍ−１個の
ＡＮＤゲートと、特定の１画素に対応する位置のデコー
ダの出力信号と前記ＡＮＤゲートの各出力信号を論理和
するＯＲゲートとを備えたことを特徴とする。
主走査方向の画素クロックをｎ進でカウントする主走査
ｎ進カウンタと、副走査方向のライン数をｍ進でカウン
トする副走査ｍ進カウンタと、前記主走査ｎ進カウンタ
及び副走査ｍ進カウンタの各カウント値に基づいて主走
査方向及び副走査方向がｎ×ｍ画素のパターンの各画素
位置を示す信号を出力するデコーダと、前記ｎ×ｍ画素
のパターンの内、特定の１画素を除くｎ×ｍ−１画素の
位置における画素値が予め設定されるレジスタと、前記
ｎ×ｍ−１画素に対応する位置のデコーダの各出力信号
と前記レジスタの各画素値を論理積するｎ×ｍ−１個の
ＡＮＤゲートと、特定の１画素に対応する位置のデコー
ダの出力信号と前記ＡＮＤゲートの各出力信号を論理和
するＯＲゲートとを備えたことを特徴とする。
【０００９】第３の手段は、第１、第２の手段において
前記ｎ×ｍ画素のパターン全体の階調を示す多値データ
が予め設定される第２のレジスタと、前記ＯＲゲートの
出力信号と前記レジスタの多値データを論理積するＡＮ
Ｄゲートを更に備えたことを特徴とする。
前記ｎ×ｍ画素のパターン全体の階調を示す多値データ
が予め設定される第２のレジスタと、前記ＯＲゲートの
出力信号と前記レジスタの多値データを論理積するＡＮ
Ｄゲートを更に備えたことを特徴とする。
【００１０】第４の手段は、第１、第２の手段において
前記ｎ×ｍ画素のパターンの各画素における階調を示す
多値データが予め設定される第２のレジスタと、前記Ｏ
Ｒゲートの出力信号と前記レジスタの多値データを画素
毎に論理積するＡＮＤゲートを更に備えたことを特徴と
する。
前記ｎ×ｍ画素のパターンの各画素における階調を示す
多値データが予め設定される第２のレジスタと、前記Ｏ
Ｒゲートの出力信号と前記レジスタの多値データを画素
毎に論理積するＡＮＤゲートを更に備えたことを特徴と
する。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本発明に係るパターン発生
回路の一実施形態を示すブロック図、図２は図１のパタ
ーン発生回路が発生するテストパターンの画素を示す説
明図である。
施の形態を説明する。図１は本発明に係るパターン発生
回路の一実施形態を示すブロック図、図２は図１のパタ
ーン発生回路が発生するテストパターンの画素を示す説
明図である。
【００１２】図１において、主走査ｎ進カウンタ１０１
は主走査同期信号ＬＳＹＮＣによりクリアされて画素ク
ロックＶＣＬＫによりｎ進でカウントアップし、副走査
ｍ進カウンタ１０２は副走査開始時にクリアされて主走
査同期信号ＬＳＹＮＣによりｍ進でカウントアップす
る。また、カウンタ１０１、１０２は共に画素クロック
ＶＣＬＫに同期して動作する。デコーダ１０３は主走査
ｎ進カウンタ１０１と副走査ｍ進カウンタ１０２の各カ
ウント値に基づいて主走査方向ｎ画素×副走査方向ｍ画
素のマトリクスにおける各画素位置を選択するｎ×ｍ個
の信号１０７−ｉ＋１、１０７−ｉ〜１０７−１をパラ
レルで出力する。
は主走査同期信号ＬＳＹＮＣによりクリアされて画素ク
ロックＶＣＬＫによりｎ進でカウントアップし、副走査
ｍ進カウンタ１０２は副走査開始時にクリアされて主走
査同期信号ＬＳＹＮＣによりｍ進でカウントアップす
る。また、カウンタ１０１、１０２は共に画素クロック
ＶＣＬＫに同期して動作する。デコーダ１０３は主走査
ｎ進カウンタ１０１と副走査ｍ進カウンタ１０２の各カ
ウント値に基づいて主走査方向ｎ画素×副走査方向ｍ画
素のマトリクスにおける各画素位置を選択するｎ×ｍ個
の信号１０７−ｉ＋１、１０７−ｉ〜１０７−１をパラ
レルで出力する。
【００１３】ｎ×ｍ個の選択信号１０７−ｉ＋１、１０
７−ｉ〜１０７−１の内、図２に示す最初の１画素の選
択信号１０７−ｉ＋１はＯＲゲート１０６に印加され、
他のｎ×ｍ−１（＝ｉ）画素の選択信号１０７−ｉ〜１
０７−１はそれぞれｎ×ｍ−１個のＡＮＤゲート１０５
−ｉ〜１０５−１の一方の各入力端子に印加される。
７−ｉ〜１０７−１の内、図２に示す最初の１画素の選
択信号１０７−ｉ＋１はＯＲゲート１０６に印加され、
他のｎ×ｍ−１（＝ｉ）画素の選択信号１０７−ｉ〜１
０７−１はそれぞれｎ×ｍ−１個のＡＮＤゲート１０５
−ｉ〜１０５−１の一方の各入力端子に印加される。
【００１４】画素設定レジスタ１０４には予め、ｉ（＝
ｎ×ｍ−１）ビット分の画素値ｂｉ〜ｂ１が設定され、
ＡＮＤゲート１０５−ｉ〜１０５−１の他方の各入力端
子にはそれぞれこの画素設定レジスタ１０４の各画素値
ｂｉ〜ｂ１が印加される。ＡＮＤゲート１０５−ｉ〜１
０５−１の各出力端子は共通にＯＲゲート１０６に印加
される。
ｎ×ｍ−１）ビット分の画素値ｂｉ〜ｂ１が設定され、
ＡＮＤゲート１０５−ｉ〜１０５−１の他方の各入力端
子にはそれぞれこの画素設定レジスタ１０４の各画素値
ｂｉ〜ｂ１が印加される。ＡＮＤゲート１０５−ｉ〜１
０５−１の各出力端子は共通にＯＲゲート１０６に印加
される。
【００１５】このような構成によれば、図２に示すよう
に最初の１画素はデフォルト画素として常に印字され、
他のｎ×ｍ−１画素は画素設定レジスタ１０４に予め設
定される画素値ｂｉ〜ｂ１に応じて印字されるので、ｎ
×ｍ画素の長方形の不特定のテストパターンを発生する
ことができる。なお、デフォルト画素はどの位置でもよ
く、また、図示省略されているが、実際の回路では同期
をとるためにフリップフロップ回路が必要となる。
に最初の１画素はデフォルト画素として常に印字され、
他のｎ×ｍ−１画素は画素設定レジスタ１０４に予め設
定される画素値ｂｉ〜ｂ１に応じて印字されるので、ｎ
×ｍ画素の長方形の不特定のテストパターンを発生する
ことができる。なお、デフォルト画素はどの位置でもよ
く、また、図示省略されているが、実際の回路では同期
をとるためにフリップフロップ回路が必要となる。
【００１６】次に図３を参照して第２の実施形態につい
て説明する。この実施形態では図１に示す構成に対して
ｊ＋１個のＡＮＤゲート１０８−ｊ〜１０８−０とｊ＋
１ビット分の階調設定レジスタ１０９が追加され、階調
設定レジスタ１０９には予め、パターン全体を階調表現
するための多値（ｊ＋１ビット）の階調データｇｊ〜ｇ
０が設定される。そして、ＯＲゲート１０６の出力信号
は共通にＡＮＤゲート１０８−ｊ〜１０８−１の一方の
各入力端子に印加され、ＡＮＤゲート１０８−ｊ〜１０
８−１の他方の各入力端子には、階調設定レジスタ１０
９に予め設定されている階調制御信号がそれぞれ印加さ
れる。
て説明する。この実施形態では図１に示す構成に対して
ｊ＋１個のＡＮＤゲート１０８−ｊ〜１０８−０とｊ＋
１ビット分の階調設定レジスタ１０９が追加され、階調
設定レジスタ１０９には予め、パターン全体を階調表現
するための多値（ｊ＋１ビット）の階調データｇｊ〜ｇ
０が設定される。そして、ＯＲゲート１０６の出力信号
は共通にＡＮＤゲート１０８−ｊ〜１０８−１の一方の
各入力端子に印加され、ＡＮＤゲート１０８−ｊ〜１０
８−１の他方の各入力端子には、階調設定レジスタ１０
９に予め設定されている階調制御信号がそれぞれ印加さ
れる。
【００１７】このような構成によれば、ＯＲゲート１０
６から出力される各画素位置の信号が階調設定レジスタ
１０９の階調パターンに応じて選択されて出力信号ＶＯ
ＵＴ０〜ＶＯＵＴｊとして出力されるので、ｎ×ｍ画素
の長方形であってパターン全体がｊ＋１ビットの多階調
のテストパターンを発生することができる。また、階調
設定レジスタ１０９に対してオール０を設定すれば、全
面白のパターンを発生することができる。
６から出力される各画素位置の信号が階調設定レジスタ
１０９の階調パターンに応じて選択されて出力信号ＶＯ
ＵＴ０〜ＶＯＵＴｊとして出力されるので、ｎ×ｍ画素
の長方形であってパターン全体がｊ＋１ビットの多階調
のテストパターンを発生することができる。また、階調
設定レジスタ１０９に対してオール０を設定すれば、全
面白のパターンを発生することができる。
【００１８】次に図４を参照して第３の実施形態につい
て説明する。この実施形態では、図１に示す主走査ｎ進
カウンタ１０１、副走査ｍ進カウンタ１０２、デコーダ
１０３及びｉ個のＡＮＤゲート１０７−ｉ〜１０７−１
の他に、（ｉ＋１）×（ｊ＋１）個のマトリクスのＡＮ
Ｄゲート１０８−００〜１０８−ｉｊと、ｉ＋１個の階
調設定レジスタ１０９−０〜１０９−ｉとｉ＋１個のＯ
Ｒゲート１０６−０〜１０６−ｉが設けられている。
て説明する。この実施形態では、図１に示す主走査ｎ進
カウンタ１０１、副走査ｍ進カウンタ１０２、デコーダ
１０３及びｉ個のＡＮＤゲート１０７−ｉ〜１０７−１
の他に、（ｉ＋１）×（ｊ＋１）個のマトリクスのＡＮ
Ｄゲート１０８−００〜１０８−ｉｊと、ｉ＋１個の階
調設定レジスタ１０９−０〜１０９−ｉとｉ＋１個のＯ
Ｒゲート１０６−０〜１０６−ｉが設けられている。
【００１９】デコーダ１０３からの選択信号１０７−ｉ
＋１は共通に、ｊ＋１個のＡＮＤゲート１０８−０ｊ〜
１０８−００の一方の各入力端子に印加され、選択信号
１０７−ｉ〜１０７−１はそれぞれＡＮＤゲート１０５
−ｉ〜１０５−１の一方の各入力端子に印加される。Ａ
ＮＤゲート１０５−ｉ〜１０５−１の他方の各入力端子
には、ｉ（＝ｎ×ｍ−１）ビット分の画素設定レジスタ
１０４に予め設定された画素値ｂｉ〜ｂ１が印加され
る。
＋１は共通に、ｊ＋１個のＡＮＤゲート１０８−０ｊ〜
１０８−００の一方の各入力端子に印加され、選択信号
１０７−ｉ〜１０７−１はそれぞれＡＮＤゲート１０５
−ｉ〜１０５−１の一方の各入力端子に印加される。Ａ
ＮＤゲート１０５−ｉ〜１０５−１の他方の各入力端子
には、ｉ（＝ｎ×ｍ−１）ビット分の画素設定レジスタ
１０４に予め設定された画素値ｂｉ〜ｂ１が印加され
る。
【００２０】ＡＮＤゲート１０５−ｉの出力信号は、共
通にｊ＋１個のＡＮＤゲート１０８−１ｊ〜１０８−１
０の一方の各入力端子に印加され、以下同様にして、Ａ
ＮＤゲート１０５−１の出力信号は共通にｊ＋１個のＡ
ＮＤゲート１０８−ｉｊ〜１０８−ｉ０の一方の各入力
端子に印加される。
通にｊ＋１個のＡＮＤゲート１０８−１ｊ〜１０８−１
０の一方の各入力端子に印加され、以下同様にして、Ａ
ＮＤゲート１０５−１の出力信号は共通にｊ＋１個のＡ
ＮＤゲート１０８−ｉｊ〜１０８−ｉ０の一方の各入力
端子に印加される。
【００２１】ＡＮＤゲート１０８−０ｊ〜１０８−００
の他方の各入力端子には、階調設定レジスタ１０９−０
に予め設定された階調データｇ０ｊ〜ｇ００がそれぞれ
印加され、ＡＮＤゲート１０８−１ｊ〜１０８−１０の
他方の各入力端子には、階調設定レジスタ１０９−１に
予め設定された階調データｇ１ｊ〜ｇ１０がそれぞれ印
加され、以下同様にして、ＡＮＤゲート１０８−ｉｊ〜
１０８−ｉ０の他方の各入力端子には、階調設定レジス
タ１０９−ｉに予め設定されている階調データｇｉｊ〜
ｇｉ０がそれぞれ印加される。
の他方の各入力端子には、階調設定レジスタ１０９−０
に予め設定された階調データｇ０ｊ〜ｇ００がそれぞれ
印加され、ＡＮＤゲート１０８−１ｊ〜１０８−１０の
他方の各入力端子には、階調設定レジスタ１０９−１に
予め設定された階調データｇ１ｊ〜ｇ１０がそれぞれ印
加され、以下同様にして、ＡＮＤゲート１０８−ｉｊ〜
１０８−ｉ０の他方の各入力端子には、階調設定レジス
タ１０９−ｉに予め設定されている階調データｇｉｊ〜
ｇｉ０がそれぞれ印加される。
【００２２】ＡＮＤゲート１０８−０ｊ、１０８−１ｊ
〜１０８−ｉｊの各出力信号は共にＯＲゲート１０６−
０に印加され、以下同様にしてＡＮＤゲート１０８−０
０、１０８−１０〜１０８−ｉ０の各出力信号は共にＯ
Ｒゲート１０６−ｉに印加される。このような構成によ
れば、階調設定レジスタ１０９−０、１０９−１〜１０
９−ｉ及び（ｉ＋１）×（ｊ＋１）個のＡＮＤゲート１
０８により、ｎ×ｍ画素のパターンの各画素毎に階調の
重み付けを行うことができるので、多様なＮ×Ｍ画素の
長方形の多値階調テストパターンを発生することができ
る。
〜１０８−ｉｊの各出力信号は共にＯＲゲート１０６−
０に印加され、以下同様にしてＡＮＤゲート１０８−０
０、１０８−１０〜１０８−ｉ０の各出力信号は共にＯ
Ｒゲート１０６−ｉに印加される。このような構成によ
れば、階調設定レジスタ１０９−０、１０９−１〜１０
９−ｉ及び（ｉ＋１）×（ｊ＋１）個のＡＮＤゲート１
０８により、ｎ×ｍ画素のパターンの各画素毎に階調の
重み付けを行うことができるので、多様なＮ×Ｍ画素の
長方形の多値階調テストパターンを発生することができ
る。
【００２３】
【発明の効果】以上説明したように請求項１記載の発明
によれば、ｎ×ｍ画素のテストパターンの各画素値をレ
ジスタに設定してテストパターンを発生するので、長方
形の不特定のテストパターンを発生することができる。
によれば、ｎ×ｍ画素のテストパターンの各画素値をレ
ジスタに設定してテストパターンを発生するので、長方
形の不特定のテストパターンを発生することができる。
【００２４】請求項２記載の発明によれば、ｎ×ｍ画素
のパターンの内、特定の１画素についてはデフォルト画
素として出力するので、長方形の不特定のテストパター
ンを発生することができるとともに、１画素分だけ回路
構成を簡略化することができる。
のパターンの内、特定の１画素についてはデフォルト画
素として出力するので、長方形の不特定のテストパター
ンを発生することができるとともに、１画素分だけ回路
構成を簡略化することができる。
【００２５】請求項３記載の発明によれば、ｎ×ｍ画素
のパターン全体の階調を示す多値データを予め第２のレ
ジスタに設定するので、長方形であってパターン全体が
多階調のテストパターンを発生することができる。
のパターン全体の階調を示す多値データを予め第２のレ
ジスタに設定するので、長方形であってパターン全体が
多階調のテストパターンを発生することができる。
【００２６】請求項４記載の発明によれば、ｎ×ｍ画素
のパターンの各画素の階調を示す多値データを予め第２
のレジスタに設定するので、長方形であって画素毎に多
階調のテストパターンを発生することができる。
のパターンの各画素の階調を示す多値データを予め第２
のレジスタに設定するので、長方形であって画素毎に多
階調のテストパターンを発生することができる。
【図１】本発明に係るパターン発生回路の一実施形態を
示すブロック図である。
示すブロック図である。
【図２】図１のパターン発生回路が発生するテストパタ
ーンの画素を示す説明図である。
ーンの画素を示す説明図である。
【図３】第２の実施形態のパターン発生回路を示すブロ
ック図である。
ック図である。
【図４】第３の実施形態のパターン発生回路を示すブロ
ック図である。
ック図である。
１０１ 主走査ｎ進カウンタ １０２ 副走査ｍ進カウンタ １０３ デコーダ １０４ 画素設定レジスタ １０５−ｉ〜１０５−１，１０８−ｊ〜１０８−０，１
０８−０ｊ〜１０８−００，１０８−１ｊ〜１０８−１
０，１０８−ｉｊ〜１０８−ｉ０ ＡＮＤゲート １０６ ＯＲゲート １０９，１０９−０〜１０９−ｉ 階調設定レジスタ
０８−０ｊ〜１０８−００，１０８−１ｊ〜１０８−１
０，１０８−ｉｊ〜１０８−ｉ０ ＡＮＤゲート １０６ ＯＲゲート １０９，１０９−０〜１０９−ｉ 階調設定レジスタ
Claims (4)
- 【請求項１】 主走査方向の画素クロックをｎ進でカウ
ントする主走査ｎ進カウンタと、 副走査方向のライン数をｍ進でカウントする副走査ｍ進
カウンタと、 前記主走査ｎ進カウンタ及び副走査ｍ進カウンタの各カ
ウント値に基づいて主走査方向及び副走査方向がｎ×ｍ
画素のパターンの各画素位置を示す信号を出力するデコ
ーダと、 前記ｎ×ｍ画素の位置における画素値が予め設定される
レジスタと、 前記ｎ×ｍ画素に対応する位置のデコーダの各出力信号
と前記レジスタの各画素値を論理積するｎ×ｍ個のＡＮ
Ｄゲートと、 前記ＡＮＤゲートの各出力信号を論理和するＯＲゲート
と、 を備えたパターン発生回路。 - 【請求項２】 主走査方向の画素クロックをｎ進でカウ
ントする主走査ｎ進カウンタと、 副走査方向のライン数をｍ進でカウントする副走査ｍ進
カウンタと、 前記主走査ｎ進カウンタ及び副走査ｍ進カウンタの各カ
ウント値に基づいて主走査方向及び副走査方向がｎ×ｍ
画素のパターンの各画素位置を示す信号を出力するデコ
ーダと、 前記ｎ×ｍ画素のパターンの内、特定の１画素を除くｎ
×ｍ−１画素の位置における画素値が予め設定されるレ
ジスタと、 前記ｎ×ｍ−１画素に対応する位置のデコーダの各出力
信号と前記レジスタの各画素値を論理積するｎ×ｍ−１
個のＡＮＤゲートと、 特定の１画素に対応する位置のデコーダの出力信号と前
記ＡＮＤゲートの各出力信号を論理和するＯＲゲート
と、 を備えたパターン発生回路。 - 【請求項３】 前記ｎ×ｍ画素のパターン全体の階調を
示す多値データが予め設定される第２のレジスタと、 前記ＯＲゲートの出力信号と前記レジスタの多値データ
を論理積するＡＮＤゲートを更に備えたことを特徴とす
る請求項１または２記載のパターン発生回路。 - 【請求項４】 前記ｎ×ｍ画素のパターンの各画素にお
ける階調を示す多値データが予め設定される第２のレジ
スタと、 前記ＯＲゲートの出力信号と前記レジスタの多値データ
を画素毎に論理積するＡＮＤゲートを更に備えたことを
特徴とする請求項１または２記載のパターン発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9166038A JPH1117871A (ja) | 1997-06-23 | 1997-06-23 | パターン発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9166038A JPH1117871A (ja) | 1997-06-23 | 1997-06-23 | パターン発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117871A true JPH1117871A (ja) | 1999-01-22 |
Family
ID=15823805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9166038A Pending JPH1117871A (ja) | 1997-06-23 | 1997-06-23 | パターン発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117871A (ja) |
-
1997
- 1997-06-23 JP JP9166038A patent/JPH1117871A/ja active Pending
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