JPS6382581A - ２値画像の処理方法及び２値画像の処理装置 - Google Patents
２値画像の処理方法及び２値画像の処理装置Info
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- JPS6382581A JPS6382581A JP61228621A JP22862186A JPS6382581A JP S6382581 A JPS6382581 A JP S6382581A JP 61228621 A JP61228621 A JP 61228621A JP 22862186 A JP22862186 A JP 22862186A JP S6382581 A JPS6382581 A JP S6382581A
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- 238000000034 method Methods 0.000 title claims description 8
- 238000003705 background correction Methods 0.000 claims abstract description 13
- 238000010586 diagram Methods 0.000 description 10
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 4
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 4
- 238000003672 processing method Methods 0.000 description 4
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 2
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000003909 pattern recognition Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、２値画像信号の処理方法及び処理装置に関し
、更に詳しくは、間引き処理方法及び処理装置に関する
。
、更に詳しくは、間引き処理方法及び処理装置に関する
。
（発明の背景）
２値画象信号の解像度を下げるのにあたっては、間引き
処理が行われている。
処理が行われている。
第８図乃至第１１図は、それぞれ２値画順信号よりなる
４画素を１画素に縮小づる間引き処理回路の構成図であ
る。
４画素を１画素に縮小づる間引き処理回路の構成図であ
る。
第８図は４画素論理和を求めるものであり、４画素がす
べて○″の場合のみＯ″となり、それ以外の組み合せは
′１″になる。
べて○″の場合のみＯ″となり、それ以外の組み合せは
′１″になる。
第９図は４画素論理積を求めるものであり、４画素がす
べて“１″の場合のみ１″となり、それ以外の組み合せ
は′Ｏ″になる。
べて“１″の場合のみ１″となり、それ以外の組み合せ
は′Ｏ″になる。
第１０図は４画素中の０″の個数と１″の個数で“Ｏ″
又は１１１ Ｎを判定するものであり、１１０ ＩＴが
０個で−１″が４個及び０”が１個でＩＩ Ｉ ＩＩが
３１１１の組み合わせでは“１″と判定され、その他の
組み合せ、即ち、１１０′′と１″がそれぞれυＬ Ｏ
”が３個で“１”が１個及び“０”が４周で１″が０個
の組み合わせではＯ″と判定される。
又は１１１ Ｎを判定するものであり、１１０ ＩＴが
０個で−１″が４個及び０”が１個でＩＩ Ｉ ＩＩが
３１１１の組み合わせでは“１″と判定され、その他の
組み合せ、即ち、１１０′′と１″がそれぞれυＬ Ｏ
”が３個で“１”が１個及び“０”が４周で１″が０個
の組み合わせではＯ″と判定される。
第１１図は４画素の周囲の６×６画素の値を参照して“
０パ又は１”と判定される。
０パ又は１”と判定される。
（発明が解決しようとする問題点）
しかし、これら各回路には、“０″を「白Ｊ。
１６１ Ｔ＋を「黒」とした場合、それぞれ次のような
問題点がある。
問題点がある。
先ず、第８図の回路構成の場合には、「黒」の小点は消
えないが、「白Ｊの小点は消えてしまう。
えないが、「白Ｊの小点は消えてしまう。
次に、第９図の回路構成の場合辷は、「白」の小点は消
えないが、「黒」の小点は消えてしまう。
えないが、「黒」の小点は消えてしまう。
次に、第１０図の回路構成の場合には、「黒ｊ地の中の
「白」の細線及び「白」地の中の「黒」の細線は消えて
しまう。
「白」の細線及び「白」地の中の「黒」の細線は消えて
しまう。
そして、第１１図の回路構成の場合には、「白」、「黒
」の細線は消えないものの、２３６通りの条件に対する
判定が必要であり、ハードウェアでは回路構成が膨大に
なり、ソフトウェア処理で行うには実行時間がかかりす
ぎることから現実的でない。
」の細線は消えないものの、２３６通りの条件に対する
判定が必要であり、ハードウェアでは回路構成が膨大に
なり、ソフトウェア処理で行うには実行時間がかかりす
ぎることから現実的でない。
本発明は、これらの問題に鑑みてなされたものであり、
その目的は、比較的簡単な回路構成で細線の欠落のない
間引き処理が行える２値画像信号の処理方法及び処理装
置を実現することにある。
その目的は、比較的簡単な回路構成で細線の欠落のない
間引き処理が行える２値画像信号の処理方法及び処理装
置を実現することにある。
（問題点を解決するための手段）
前記した問題点を解決する本発明方法は、２１１α画像
信号よりなる複数の画素を単位とする複数のブロックに
分割して各ブロックの値を求めるのにあたって、着目ブ
ロック内に含まれる各画素の値及び該ブロックに隣接す
る少なくとも１つのブロックの既知の値を参照すること
を特徴とするものである。
信号よりなる複数の画素を単位とする複数のブロックに
分割して各ブロックの値を求めるのにあたって、着目ブ
ロック内に含まれる各画素の値及び該ブロックに隣接す
る少なくとも１つのブロックの既知の値を参照すること
を特徴とするものである。
又、本発明装置は、アナログ画像信号をディジタル信号
に変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力信号
にシェーディング補正を行うシェーディング補正回路と
、該シェーディング補正回路の出力信号を２値化する２
値化回路と、該２値化回路の出力信号を複数画素を単位
とする複数のブロックに分割し着目ブロック内に含まれ
る各画素の値及び該ブロックに隣接する少なくとも１つ
のブロックの既知の値を参照して各ブロックの値を求め
る間引き回路とで構成したことを特徴とするものである
。
に変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力信号
にシェーディング補正を行うシェーディング補正回路と
、該シェーディング補正回路の出力信号を２値化する２
値化回路と、該２値化回路の出力信号を複数画素を単位
とする複数のブロックに分割し着目ブロック内に含まれ
る各画素の値及び該ブロックに隣接する少なくとも１つ
のブロックの既知の値を参照して各ブロックの値を求め
る間引き回路とで構成したことを特徴とするものである
。
（作用）
本発明によれば、着目ブロック内に含まれる各画素の値
及び該ブロックに隣接する少なくとも１つのブロックの
既知の値を参照して該ブロックの値を求めているので、
細線の欠落を生じることはなく、低解像度でありながら
高品質の画像を１ｑることかできる。又、比較的ｌ！Ｉ
中な回路構成の１台の２値画像信号処理装置を、高解像
度処理及び低解像度処理の両方に使うことができる。
及び該ブロックに隣接する少なくとも１つのブロックの
既知の値を参照して該ブロックの値を求めているので、
細線の欠落を生じることはなく、低解像度でありながら
高品質の画像を１ｑることかできる。又、比較的ｌ！Ｉ
中な回路構成の１台の２値画像信号処理装置を、高解像
度処理及び低解像度処理の両方に使うことができる。
（実施例）
第１図は本発明の一実施例を示す構成図である。
図において、１はアナログ画像信号をディジタル信号（
Ｎビット）に変換するＡ／Ｄ変換器である。
Ｎビット）に変換するＡ／Ｄ変換器である。
画Ｉ ７Ｍ号は、ＣＯＤやフォトマル等の光電変換素子
から出力される。Ａ／Ｄ変換器１で変換されたディジタ
ル信号は、シェーディング補正回路２に加えられる。該
シェーディング補正回路２は、画像を走査したときに生
じる光量むらや光電変換素子の特性のばらつき等を補正
するものであり、その出力信号は階調画像信号として扱
うことができる。３はシェーディング補正回路２から出
力される階調画像信号（Ｎビット）を１ビツトの画像信
号（白、黒）に変換する２値化回路である。該２値化回
路３の出力信号は線画信号として用いられるものであり
、高解像度信号として用いる場合にはそのまま外部に出
力され、低解像度信号として用いる場合には間引き回路
４に加えられる。該問引き回路４は、２値化回路３の出
力信号を複数画素を単位とする？！２数のブロックに分
割し、着目ブロック内に含まれる各画素の値及び該ブロ
ックに隣接する少なくとも１つのブロックの既知の値を
参照して各ブロックの値を求めるものである。
から出力される。Ａ／Ｄ変換器１で変換されたディジタ
ル信号は、シェーディング補正回路２に加えられる。該
シェーディング補正回路２は、画像を走査したときに生
じる光量むらや光電変換素子の特性のばらつき等を補正
するものであり、その出力信号は階調画像信号として扱
うことができる。３はシェーディング補正回路２から出
力される階調画像信号（Ｎビット）を１ビツトの画像信
号（白、黒）に変換する２値化回路である。該２値化回
路３の出力信号は線画信号として用いられるものであり
、高解像度信号として用いる場合にはそのまま外部に出
力され、低解像度信号として用いる場合には間引き回路
４に加えられる。該問引き回路４は、２値化回路３の出
力信号を複数画素を単位とする？！２数のブロックに分
割し、着目ブロック内に含まれる各画素の値及び該ブロ
ックに隣接する少なくとも１つのブロックの既知の値を
参照して各ブロックの値を求めるものである。
第２図はこのような間引き回路４の具体例を示す構成図
であり、第３図に示すように線画信号を２×２の４画素
（ａ 、 ｂ 、 ｃ 、 ｄ ）を単位トスル複数の
ブロックに分割し、左から右へ走査すると共に上から下
へ順次走査しながら着目ブロック内に含まれる４画素（
ａ 、 ｂ 、 ｃ 、 ｄ ）及び隣接する３ブロツ
ク＜Ａ、Ｂ、Ｃ）の少なくとも１つのブロックの既知の
値を参照しながら該ブロックの値Ｇを求める例を示して
いる。図において、５は画像りＯツク信号ＣＬＫ１に従
ってアドレスを発生するアドレス発生器である。６は画
像クロック信号ＣＬＫ１に同期して送られてくる線画信
号ＶＤをクロック毎に格納するランダムアクセスメモリ
（以下ＲＡＭと略ｔ）である。該ＲＡＭ６の格納アドレ
スは、アドレス発生器５により１画素毎にＯから順次イ
ンクリメントされる。尚、該Ｒ△Ｍ６に格納された線画
信号は、新しい線画信号が格納される前に１ライン１）
なの線画信号として読み出される。線画信号ＶＤはＲＡ
Ｍ６に格納されると共に、直列接続されているシフトレ
ジスタ７゜８に加えられる。そして、シフトレジスタ７
からは線画信号が画素ｄとして出力され、シフトレジス
タ８からは線画信号が画素Ｃとして出力されて、これら
各画素ｄ 、 ｃは値を判定する例えばリードオンリメ
モリ（以下ＲＯＭと略す）よりなる判定回路９に加えら
れる。又、ＲＡＭ６から読み出される線画信号は直列接
続されたシフトレジスタ１０．１１に加えられる。そし
て、シフトレジスタ１０からは線画信号が画素すとして
出力され、シフトレジスタ１１からは線画信号が画素ａ
として出力されて、これら各画素す、ａも判定回路９に
加えられる。アドレス発生器５から出力されるアドレス
は、ＲＡＭ６に加えられると共に最下位ビットを除いた
（Ｎ−１）ビットがラッチ回路１２に加えられ、分周器
１３で１／２′に分周された画像クロック信号ＣＬＫ２
に従って２画素クロック毎にラッチされる。該ラッチ回
路１２の出力信号は選択器１４にカロえられると共にラ
ッチ回路１５に加えられ、画像クロック信号ＣＬＫ２に
従ってラッチされる。該ラッチ回路１５の出力信号も選
択器１４に加えられる。ここで、ラッチ回路１２の出力
信号は１ライン前に間引かれた画素の値をＲＡＭ１６か
ら読み出すだめのアレドレスとして用いられるものであ
り、ラッチ回路１５の出力信号は注目しているブロック
の間引き結果をＲＡＭ１６に格納するためのアドレスと
して用いられるものであって、ラッチ回路１５からはラ
ッチ回路１２よりも１少ない出力信号が選択器１４に加
えられる。即ち、選択器１４は、ＲＡＭ１６の内容を読
み出すときにはラッチ回路１２から加えられる信号を選
択的に出力し、間引き結果を格納するときにはラッチ回
路１５から加えられる信号を選択的に出力する。ＲＡＭ
１６には、判定回路９のγり定結果Ｇが画像クロック信
号ＣＬＫ２で駆動されるシフトレジスタ１７を介して加
えられる。尚、シフトレジスタ１７の出力信号はＲＡＭ
１６に加えられると共に判定回路９に判定結果Ｂとして
加えられる。又、ＲＡＭ１６の出力信号は判定結果Ｃと
して直接判定回路９に加えられると共に、画像クロック
信号ＣＬＫ２で駆動されるシフトレジスタ１８を介して
判定結果△として論理回路９に加えられる。
であり、第３図に示すように線画信号を２×２の４画素
（ａ 、 ｂ 、 ｃ 、 ｄ ）を単位トスル複数の
ブロックに分割し、左から右へ走査すると共に上から下
へ順次走査しながら着目ブロック内に含まれる４画素（
ａ 、 ｂ 、 ｃ 、 ｄ ）及び隣接する３ブロツ
ク＜Ａ、Ｂ、Ｃ）の少なくとも１つのブロックの既知の
値を参照しながら該ブロックの値Ｇを求める例を示して
いる。図において、５は画像りＯツク信号ＣＬＫ１に従
ってアドレスを発生するアドレス発生器である。６は画
像クロック信号ＣＬＫ１に同期して送られてくる線画信
号ＶＤをクロック毎に格納するランダムアクセスメモリ
（以下ＲＡＭと略ｔ）である。該ＲＡＭ６の格納アドレ
スは、アドレス発生器５により１画素毎にＯから順次イ
ンクリメントされる。尚、該Ｒ△Ｍ６に格納された線画
信号は、新しい線画信号が格納される前に１ライン１）
なの線画信号として読み出される。線画信号ＶＤはＲＡ
Ｍ６に格納されると共に、直列接続されているシフトレ
ジスタ７゜８に加えられる。そして、シフトレジスタ７
からは線画信号が画素ｄとして出力され、シフトレジス
タ８からは線画信号が画素Ｃとして出力されて、これら
各画素ｄ 、 ｃは値を判定する例えばリードオンリメ
モリ（以下ＲＯＭと略す）よりなる判定回路９に加えら
れる。又、ＲＡＭ６から読み出される線画信号は直列接
続されたシフトレジスタ１０．１１に加えられる。そし
て、シフトレジスタ１０からは線画信号が画素すとして
出力され、シフトレジスタ１１からは線画信号が画素ａ
として出力されて、これら各画素す、ａも判定回路９に
加えられる。アドレス発生器５から出力されるアドレス
は、ＲＡＭ６に加えられると共に最下位ビットを除いた
（Ｎ−１）ビットがラッチ回路１２に加えられ、分周器
１３で１／２′に分周された画像クロック信号ＣＬＫ２
に従って２画素クロック毎にラッチされる。該ラッチ回
路１２の出力信号は選択器１４にカロえられると共にラ
ッチ回路１５に加えられ、画像クロック信号ＣＬＫ２に
従ってラッチされる。該ラッチ回路１５の出力信号も選
択器１４に加えられる。ここで、ラッチ回路１２の出力
信号は１ライン前に間引かれた画素の値をＲＡＭ１６か
ら読み出すだめのアレドレスとして用いられるものであ
り、ラッチ回路１５の出力信号は注目しているブロック
の間引き結果をＲＡＭ１６に格納するためのアドレスと
して用いられるものであって、ラッチ回路１５からはラ
ッチ回路１２よりも１少ない出力信号が選択器１４に加
えられる。即ち、選択器１４は、ＲＡＭ１６の内容を読
み出すときにはラッチ回路１２から加えられる信号を選
択的に出力し、間引き結果を格納するときにはラッチ回
路１５から加えられる信号を選択的に出力する。ＲＡＭ
１６には、判定回路９のγり定結果Ｇが画像クロック信
号ＣＬＫ２で駆動されるシフトレジスタ１７を介して加
えられる。尚、シフトレジスタ１７の出力信号はＲＡＭ
１６に加えられると共に判定回路９に判定結果Ｂとして
加えられる。又、ＲＡＭ１６の出力信号は判定結果Ｃと
して直接判定回路９に加えられると共に、画像クロック
信号ＣＬＫ２で駆動されるシフトレジスタ１８を介して
判定結果△として論理回路９に加えられる。
これにより、判定回路９は注目グループの画素ａ、ｂ、
ｃ、ｄ及びＦｌｊ！接するグループの既知の値△、Ｂ、
Ｃをアドレスとしてそれぞれの組み合わせに対応した間
引き結果Ｇを出力することになる。
ｃ、ｄ及びＦｌｊ！接するグループの既知の値△、Ｂ、
Ｃをアドレスとしてそれぞれの組み合わせに対応した間
引き結果Ｇを出力することになる。
本発明は、この実施例に限らず他の方法、例えば２ライ
ン分のシフトレジスタを用いても実現可能であるが、本
質的には判定部に必要な情報を与えられれば、どのよう
な回路構成としても本発明の主旨を変えるものではない
。
ン分のシフトレジスタを用いても実現可能であるが、本
質的には判定部に必要な情報を与えられれば、どのよう
な回路構成としても本発明の主旨を変えるものではない
。
第４図は判定回路９のアドレスの値と間引き結果Ｇの値
との対応説明図であり、１９通りの組み合わせについて
大きく３つのグループＬ ｆｆ、 Ｉ［［に分けると共
に、グループ■を更°に２つのグルーブｌｌ−１，Ｉｆ
−２に分けて示している。
との対応説明図であり、１９通りの組み合わせについて
大きく３つのグループＬ ｆｆ、 Ｉ［［に分けると共
に、グループ■を更°に２つのグルーブｌｌ−１，Ｉｆ
−２に分けて示している。
グループ■については、注目グループの４画素ａ、ｂ、
ｃ、ｄの内３画素以上が°１″又は１１０ ＩＩに集中
しているので既知の値Ａ、Ｂ、ＣＧ参照することなく注
目グループの４画素ａ、ｂ、ｃ、ｄの数の多い方の値を
出力する。
ｃ、ｄの内３画素以上が°１″又は１１０ ＩＩに集中
しているので既知の値Ａ、Ｂ、ＣＧ参照することなく注
目グループの４画素ａ、ｂ、ｃ、ｄの数の多い方の値を
出力する。
グループｌｌ−１については、水平方向の細線の可能性
があることから、注目グループの上側のグループの値Ａ
を参照し、への値と画素ａ、ｂの値が一致すれば１ａ線
ではないと判定して画素ｃ、ｄの値を判定結果Ｇとする
。一方、一致しない場合には画素ａ、ｂと同色のＩＯ１
＃Ｑと判定して画素ａ。
があることから、注目グループの上側のグループの値Ａ
を参照し、への値と画素ａ、ｂの値が一致すれば１ａ線
ではないと判定して画素ｃ、ｄの値を判定結果Ｇとする
。一方、一致しない場合には画素ａ、ｂと同色のＩＯ１
＃Ｑと判定して画素ａ。
ｂの値を判定結果Ｇとする。
グループＩ−２については、垂直方向のｌｌ１ｌ線の可
能性があることから、注目グループの左側のグループの
値Ｂｅ参照し、水平方向の細線と同様な判定処理を行う
。
能性があることから、注目グループの左側のグループの
値Ｂｅ参照し、水平方向の細線と同様な判定処理を行う
。
グループ■については、Ａ、Ｂ、Ｃの値とは無関係に注
目グループの４ｉｉ！ｉｉ素ａ、ｂ、ｃ、ｄの組み合わ
せに従って判定結果Ｇを決定している。しかし、第５図
に示すように、△、 Ｂ、Ｃの値を参照して判定を行っ
てもよい。これに伴うハードウェアの変更は判定回路９
の内容の修正のみでよく、ハードウェアが増加すること
はない。
目グループの４ｉｉ！ｉｉ素ａ、ｂ、ｃ、ｄの組み合わ
せに従って判定結果Ｇを決定している。しかし、第５図
に示すように、△、 Ｂ、Ｃの値を参照して判定を行っ
てもよい。これに伴うハードウェアの変更は判定回路９
の内容の修正のみでよく、ハードウェアが増加すること
はない。
尚、上記実施例では、判定回路９としてＲＯＭを用いる
例を示したが、プログラマブルロジックやＲＡＭ、或い
は通常の論理ゲート回路を用いてもよい。
例を示したが、プログラマブルロジックやＲＡＭ、或い
は通常の論理ゲート回路を用いてもよい。
第６図は判定回路としてＲＡＭ１９を用いた場合の構成
図である。ＲＡＭ１９には中央処理装置バス２０から制
御回路２１を介してリード／ライト制御信＠Ｒ／Ｗ及び
データＤが加えられると共にマルチプレクサ２１を介し
て書き込みアドレスが加えられる。又、マルチプレクサ
２１には注目グループの画素ａ、ｂ、ｃ、ｄの値及び隣
接するグループＡ、Ｂ、Ｃの値も加えられている。この
ような構成において、図示しない中央処理装置は、オペ
レータのスイッチ操作に従って判定条件の書き換えを行
う。
図である。ＲＡＭ１９には中央処理装置バス２０から制
御回路２１を介してリード／ライト制御信＠Ｒ／Ｗ及び
データＤが加えられると共にマルチプレクサ２１を介し
て書き込みアドレスが加えられる。又、マルチプレクサ
２１には注目グループの画素ａ、ｂ、ｃ、ｄの値及び隣
接するグループＡ、Ｂ、Ｃの値も加えられている。この
ような構成において、図示しない中央処理装置は、オペ
レータのスイッチ操作に従って判定条件の書き換えを行
う。
第７図は判定回路として１０２°４ビツトのＲＯＭ２３
を用い、８通りの判定条件が選択できるようにした場合
の構成図である。ＲＯＭ２３の内容は予め書き込んでお
く。尚、必要ならばＲＯＭ自体を差し換えるようにして
もよい。判定条件は単純にスイッチで行ってもよいし、
図に示すように中央処理バス２４及び判定条件設定回路
２５を介して中央ＬＬＬＩ装置で設定するようにしても
よい。
を用い、８通りの判定条件が選択できるようにした場合
の構成図である。ＲＯＭ２３の内容は予め書き込んでお
く。尚、必要ならばＲＯＭ自体を差し換えるようにして
もよい。判定条件は単純にスイッチで行ってもよいし、
図に示すように中央処理バス２４及び判定条件設定回路
２５を介して中央ＬＬＬＩ装置で設定するようにしても
よい。
又、上述の説明では線画信号が順次転送されるものとし
ているが、本質的に重要なことではない。
ているが、本質的に重要なことではない。
又、判定速度を問題にしなければ、中央処理装置のソフ
トウェアで判定処理を行ってもよい。この場合、中央処
理装置内に全画像情報を持たせるようにしてもよいし、
数ライン分のメモリだけを持たせてもよい。
トウェアで判定処理を行ってもよい。この場合、中央処
理装置内に全画像情報を持たせるようにしてもよいし、
数ライン分のメモリだけを持たせてもよい。
上述のように構成することにより、白地中の黒の細線或
いは黒地中の白の細線は間引かれることなく必ず保存さ
れることになり、低解像度であっても美しい画像が得ら
れる。又、ハードウェアは、パターン認識回路等に比べ
て非常に少なくて済み、低コストになる。
いは黒地中の白の細線は間引かれることなく必ず保存さ
れることになり、低解像度であっても美しい画像が得ら
れる。又、ハードウェアは、パターン認識回路等に比べ
て非常に少なくて済み、低コストになる。
又、必要に応じて間引きしない元の画像も得ることがで
き、１台の装置で最低２種類の画素密度の高品位の画像
を得ることができる。そして、このような方式の装置を
多段接続することにより、画素密度を任意に選択するこ
とができる。
き、１台の装置で最低２種類の画素密度の高品位の画像
を得ることができる。そして、このような方式の装置を
多段接続することにより、画素密度を任意に選択するこ
とができる。
又、判定回路としてＲＡＭを用いることにより、判定条
件を任意に選択設定でき、いずれかの方向の細線のみを
残したり、所望の細線を反転させたりすることもできる
。
件を任意に選択設定でき、いずれかの方向の細線のみを
残したり、所望の細線を反転させたりすることもできる
。
又、判定回路として１２８ビット以上のＲＯＭを用いる
ことにより、適当な判定基準を複数種類選択できるよう
にすることができる。
ことにより、適当な判定基準を複数種類選択できるよう
にすることができる。
又、注目グループの画素数は２×２に限るものではなく
、その他の数であってもよい。
、その他の数であってもよい。
（発明の効果）
以上詳細に説明したように、本発明によれば、ｗＲ甲な
回路構成で、細線の欠落のない間引き処理が行える２値
画像信号の処理方法及び処理装置が実現できる。
回路構成で、細線の欠落のない間引き処理が行える２値
画像信号の処理方法及び処理装置が実現できる。
第１図は本発明の一実施例を示す構成図、第２図は第１
図における間引き回路の具体例を示す構成図、第３図は
本発明の動作説明図、第４図及び１７５図は第２図にお
ける判定回路の説明図、第６図及び第７図は判定回路の
具体例を示す構成図、第８図乃至第１１図は従来の間引
き処理回路の構成図である。 １・・・Ａ／Ｄ変換器 ２・・・シェーディング補正回路 ３・・・２値化回路 ４・・・間引き回路 特許出願人 小西六写真工業株式会社代 理 人
弁理士 井 島 藤 冶外１名 第３図 第４ 図 １’Ｊ％（白） 第５ 図 第６図 λＬ中中央処理買置パ ス７図 り１ 第８図 第９図
図における間引き回路の具体例を示す構成図、第３図は
本発明の動作説明図、第４図及び１７５図は第２図にお
ける判定回路の説明図、第６図及び第７図は判定回路の
具体例を示す構成図、第８図乃至第１１図は従来の間引
き処理回路の構成図である。 １・・・Ａ／Ｄ変換器 ２・・・シェーディング補正回路 ３・・・２値化回路 ４・・・間引き回路 特許出願人 小西六写真工業株式会社代 理 人
弁理士 井 島 藤 冶外１名 第３図 第４ 図 １’Ｊ％（白） 第５ 図 第６図 λＬ中中央処理買置パ ス７図 り１ 第８図 第９図
Claims (3)
- （１）２値画像信号よりなる複数の画素を単位とする複
数のブロックに分割して各ブロックの値を求めるのにあ
たって、着目ブロック内に含まれる各画素の値及び該ブ
ロックに隣接する少なくとも１つのブロックの既知の値
を参照することを特徴とする２値画像信号の処理方法。 - （２）アナログ画像信号をディジタル信号に変換するＡ
／Ｄ変換器と、該Ａ／Ｄ変換器の出力信号にシェーディ
ング補正を行うシェーディング補正回路と、該シェーデ
ィング補正回路の出力信号を２値化する２値化回路と、
該２値化回路の出力信号を複数画素を単位とする複数の
ブロックに分割し着目ブロック内に含まれる各画素の値
及び該ブロックに隣接する少なくとも１つのブロックの
既知の値を参照して各ブロックの値を求める間引き回路
とで構成したことを特徴とする２値画像信号の処理装置
。 - （３）２値化回路の出力信号を外部に取り出すように構
成したことを特徴とする特許請求の範囲第２項記載の２
値画像信号の処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228621A JPH0614351B2 (ja) | 1986-09-26 | 1986-09-26 | ２値画像の処理方法及び２値画像の処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228621A JPH0614351B2 (ja) | 1986-09-26 | 1986-09-26 | ２値画像の処理方法及び２値画像の処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6382581A true JPS6382581A (ja) | 1988-04-13 |
| JPH0614351B2 JPH0614351B2 (ja) | 1994-02-23 |
Family
ID=16879208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61228621A Expired - Lifetime JPH0614351B2 (ja) | 1986-09-26 | 1986-09-26 | ２値画像の処理方法及び２値画像の処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614351B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019028926A (ja) * | 2017-08-03 | 2019-02-21 | 日本電信電話株式会社 | 画像処理装置、画像処理方法および画像処理プログラム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211867A (en) * | 1981-06-22 | 1982-12-25 | Ricoh Co Ltd | Magnification varying method for picture |
| JPS61198194A (ja) * | 1985-02-27 | 1986-09-02 | 株式会社ピーエフユー | イメージ縮小制御方法 |
| JPS61201560A (ja) * | 1985-03-05 | 1986-09-06 | Canon Inc | 画像処理装置 |
-
1986
- 1986-09-26 JP JP61228621A patent/JPH0614351B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211867A (en) * | 1981-06-22 | 1982-12-25 | Ricoh Co Ltd | Magnification varying method for picture |
| JPS61198194A (ja) * | 1985-02-27 | 1986-09-02 | 株式会社ピーエフユー | イメージ縮小制御方法 |
| JPS61201560A (ja) * | 1985-03-05 | 1986-09-06 | Canon Inc | 画像処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019028926A (ja) * | 2017-08-03 | 2019-02-21 | 日本電信電話株式会社 | 画像処理装置、画像処理方法および画像処理プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0614351B2 (ja) | 1994-02-23 |
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