JPH1117009A - アンカードタングステンプラグを具備した半導体装置の金属配線構造及びこの製造方法 - Google Patents

アンカードタングステンプラグを具備した半導体装置の金属配線構造及びこの製造方法

Info

Publication number
JPH1117009A
JPH1117009A JP10039414A JP3941498A JPH1117009A JP H1117009 A JPH1117009 A JP H1117009A JP 10039414 A JP10039414 A JP 10039414A JP 3941498 A JP3941498 A JP 3941498A JP H1117009 A JPH1117009 A JP H1117009A
Authority
JP
Japan
Prior art keywords
metal wiring
insulating layer
layer
wiring structure
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP10039414A
Other languages
English (en)
Inventor
Koetsu Den
光 悦 田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH1117009A publication Critical patent/JPH1117009A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 半導体装置の金属配線に適したコンタクトプ
ラグ及びこの製造方法を提供する。 【解決手段】 金属配線構造は湿式蝕刻率の異なる少な
くとも３層以上の膜が順次積層されることにおいて、こ
の断面が凹凸状でなるブァイアホールを具備した多層絶
縁層を含む。この構造物上にバリヤ膜及び接着層が共形
に形成される。このブァイアホールの内部には外側壁に
前記凹凸状が備わるようにタングステンプラグが埋立さ
れる。このタングステンプラグ上には金属配線層が備わ
る。これにより、熱的、電気的、物理的ストレス下でも
プラギングされたタングステンプラグがリフティングさ
れなくよく耐えることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
詳細には半導体装置の金属配線に適したコンタクトプラ
グ及びこの製造方法に関する。
【０００２】
【従来の技術】半導体素子が高集積化されるにつれ、低
い比抵抗と優秀な段差塗布性（step coverage ）を持つ
配線材料が必要される。このような配線材料として最も
一般的に利用される金属は、比抵抗が３マイクロオーム
センチメートル（μΩcm）以下のアルミニウム（Al）で
ある。ところが、アルミニウム配線層はスパッタリング
方式で形成するためこの段差塗布性が不良である。これ
に伴い、前記アルミニウムで横縦比（aspect ratio）が
大きいコンタクトホールを埋立する時ボイドが生成され
る問題が発生する。この結果配線が不良になり半導体装
置の信頼性が低下する。また、アルミニウムはこの溶融
点が６００℃程度であり他の配線材料に比べ低いため高
温熱処理工程を遂行することが難しくなる問題がある。
【０００３】前記アルミニウムの問題点を克服できる配
線材料としてタングステン（Ｗ）が活発に研究されてい
る。タングステンは配線層を形成する時、段差塗布性が
良い化学気象蒸着（ＣＶＤ）法を利用できる。また、タ
ングステンはこの溶融点がかなり高いため後続される高
温工程でも熱的安全性を持つ。
【０００４】しかし、ＣＶＤ方法で形成したタングステ
ン層は高い引張張力（tensile stress）を持ち、酸化シ
リコンなどの絶縁層に対する接着性が優れないという問
題点がある。
【０００５】
【発明が解決しようとする課題】本発明の目的は熱的、
電気的物理的ストレスの下でもプラギングされたタング
ステンがリフティングされなく耐えることができるタン
グステンプラグを具備する金属配線構造及びこの製造方
法を提供する。
【０００６】
【課題を解決するための手段】前記目的を達成するため
の本発明の金属配線構造は、湿式蝕刻率を別にする少な
くとも３層以上の膜が順次積層されることにおいて、こ
の断面が凹凸状でなされたブァイアホールを具備した多
層絶縁層を含む。前記ブァイアホール内には外側壁に前
記凹凸状が備わるようタングステンプラグが埋立され
る。前記タングステンプラグ上には金属配線層が具備さ
れる。
【０００７】本発明の一実施例によれば前記多層絶縁層
が順次積層された第１ないし第４絶縁層でなされる。前
記第１及び第３絶縁層は湿式蝕刻率が相対的に高いBPSG
（borophosphosilicate glass ）系酸化膜である。前記
第２絶縁層は湿式蝕刻率が相対的に低い高温熱酸化膜ま
たは窒化膜である。前記第４絶縁層は湿式蝕刻率が上の
両絶縁層の中間程度のPE-TEOS （plasmaenhanced-tetra
ethylortho silicate）系酸化膜である。前記ブァイア
ホールを具備する多層絶縁層の上にバリヤ膜及び接着層
が備わることが望ましい。
【０００８】本発明の他の実施例によれば、前記多層絶
縁層が順次積層された第１ないし第３絶縁層でなされ
る。この時第１及び第３絶縁層は高温熱酸化膜または窒
化膜であり、第２絶縁層はＢＰＳＧ系酸化膜である。
【０００９】
【発明の実施の形態】以下、添付した図面を参照して本
発明の実施例を詳細に説明する。実施例１ 図１を参照すれば、湿式蝕刻率が各々異なる層間絶縁層
を半導体基板１０の上に積層して多層絶縁層１２＋１４
＋１６＋１８を形成する。具体的に、第１絶縁層１２と
第３絶縁層１６には第２絶縁層１４と第４絶縁層１８よ
り蝕刻率が高いＢＰＳＧ系酸化膜を蒸着する。第２絶縁
層１４には蝕刻率が最低の高温熱酸化膜系列の酸化膜を
蒸着し、第４絶縁層１８には蝕刻率が中間程度のＰＥ−
ＴＥＯＳ系酸化膜を蒸着する。
【００１０】図２を参照すれば、乾式蝕刻で前記多層絶
縁層１２＋１４＋１６＋１８にブァイアホールｈを形成
する。次に、ポリマーのような蝕刻副産物とブァイアホ
ール内の異物質を取除くためウエットクリーニングを行
なう。ウエットクリーニング時のエッチャントとしては
スタンダードクリーニング１（ＳＣ−１）溶液を使用で
きる。前記ＳＣ−１溶液はＮＨ4 ＯＨ／Ｈ2 Ｏ2 ／Ｈ2
Ｏの混合溶液をいう。この時、前記多層の絶縁層が各々
湿式蝕刻率が異なるのでブァイアホール内に凹凸が形成
される。
【００１１】前記ウエットクリーニング直後形成された
凹凸は縁を持つことができる。このような場合、角のあ
る縁周辺で段差塗布性が悪くなる。これを改善するため
に誘導結合プラズマ（inductive coupled plasma）法に
よるドライクリーニングを施し前記角のある縁を緩慢に
ラウンディングさせることが望ましい。この結果ブァイ
アホールｈ部位の側壁に緩やかな凹凸を持つ多層絶縁層
１２ａ＋１４ａ＋１６ａ＋１８ａが形成される。
【００１２】図３を参照すれば、バリヤ膜２０及び接着
層２２を前記結果物構造の上に形成する。具体的に順次
積層されたＴｉ／ＴｉＮ層を前記結果物上に共形（conf
ormal ）で形成する。前記Ｔｉ／ＴｉＮ層は各々スパッ
タリング法で形成できる。
【００１３】前記バリヤ膜２０は後続する工程で形成さ
れるアルミニウム配線層とシリコン間の接触面で電子的
移動（electromigration）を防止することによってアル
ミニウムスパイキングなどを防止する。
【００１４】一方、タングステンは一般的にシリコン酸
化膜などの絶縁層と接着特性が悪いということが知られ
ている。これを改善するために前記凹凸型ブァイアホー
ルを具備する多層絶縁層を形成した後、この結果物上に
接着層を形成することが望ましい。前記接着層として段
差塗布性が相対的に劣るＴｉＮ層をスパッタリング工程
で形成する場合には共形の層を得ることが重要である。
これは高い横縦比を持つ深いサブミクロンブァイアホー
ルの場合に一層重要になる。
【００１５】これと関連して前記ＴｉＮ層を段差塗布性
が優秀な平行スパッタリングで形成したり段差塗布性が
劣る前記ＴｉＮ層の代わりにＬＰＣＶＤ（Low Pressure
Chemical Vapor Deposition）タングステン膜を使用で
きる。また前記ＴｉＮ層の代わりにタングステン窒化物
（ＷＮ）層をＣＶＤ法で形成した接着層を使用できる。
ひいては、シリコンまたはシリコン酸化膜への接着性が
優秀なＰＥＣＶＤタングステン膜を使用すれば前記接着
層を形成する必要がなくなる。前記ＰＥＣＶＤタングス
テン膜はオーミック層及びバリヤ層の役割をするもので
あり、０．２５μｍ程度の小さなコンタクトホールでも
優秀な段差塗布性を見せる。
【００１６】次に、前記結果物上にタングステンを蒸着
してブランケット（blanket ）タングステン層を形成
し、これをエッチバックしてブァイアホール内にタング
ステンプラグを形成する。前記タングステンはスパッタ
リング法、ＣＶＤ法またはＰＥＣＶＤ法で蒸着できる。
望ましくは、ＷＦ6 とＨ2 をソースガスとして使用して
水素還元反応を進行させることによって段差塗布性に優
れて同時にブァイアホールがボイドなく良く埋立された
ブランケットＣＶＤタングステン膜を得る。
【００１７】ブランケットタングステンＣＶＤ膜の優秀
な段差塗布性とブァイアホール埋立は、Ｈ2 ガスのＨ原
子への分解が前記ブランケットタングステン膜蒸着の前
反応中の律速反応がなるためであると知られている。前
記律速反応である水素ガスの水素原子への分解は約０．
７３ｅＶ程度の活性エネルギーを必要とする。
【００１８】前記タングステン膜の蒸着速度は水素分圧
の自乗根に比例する。優秀な膜質、すなわち優秀な段差
塗布性と軟らかな表面を得るためには数十Ｔｏｒｒ程度
の総圧を使用することが望ましい。
【００１９】選択的に、前記水素還元反応の初期にシラ
ン（ＳｉＨ4 ）還元反応を進行させればタングステン核
生成が容易になりタングステン層がよく蒸着される。次
に、前記ブランケットタングステン層をエッチバックし
てタングステンプラグ２４を形成する。
【００２０】図３から分かるように、本発明のタングス
テンプラグ２４は側面に凹凸部を持つので熱的、電気
的、物理的ストレス下でもリフティングされなく耐える
ことができるプラギングされた構造を持つ。以下これを
アンカード（anchored）タングステンプラグという。本
実施例でのアンカードタングステンプラグは突起が中心
部を向かって突出するポジティブ型である。
【００２１】図４を参照すれば、前記結果物上にアルミ
ニウム配線層２６を形成する。前記アルミニウム配線層
２６は通常の方法、例えばスパッタリング法またはＣＶ
Ｄ法で形成できる。
【００２２】実施例２ 第２絶縁層としてウエットクリーニング時に相対的に蝕
刻率が高い酸化膜を採択すれば前記第１実施例と反対さ
れる形態の凹凸を具備したアンカードタングステンプラ
グを得ることができる。
【００２３】具体的に、図５を参照すれば、半導体基板
５０の上に順次積層され、この内部にブァイアホールを
具備する第１ないし第３絶縁層でなされた多層絶縁層５
２＋５４＋５６が形成されている。前記ブァイアホール
を蝕刻する過程で湿式蝕刻を遂行することで凹凸状のプ
ロファイルを得ることと前記凹凸の角のある縁部分を緩
慢にラウンディングさせることは第１実施例と同一であ
る。前記した多層絶縁層の上に形成されるバリヤ膜６０
及び接着層６２は第１実施例と同一である。前記バリヤ
膜６０及び接着層６２が備わったブァイアホール内には
コンタクトプラグ６４が形成される。前記コンタクトプ
ラグ６４を形成するためのブランケットタングステン層
の蒸着及びエッチバックは第１実施例と同一である。
【００２４】前記ブァイアホール内に形成されたコンタ
クトプラグ６４はこの側面に凹凸状を持つアンカードプ
ラグとなる。この時の凹凸は第１実施例と反対に突起が
コンタクトプラグ６４の中心から外側方向に向かったネ
ガティブ型になることが望ましい。
【００２５】前記のようなネガティブ型のコンタクトプ
ラグを形成するために、湿式蝕刻率が相対的に高い絶縁
層を第２絶縁層５４に使用する。具体的に第１及び第３
絶縁層５２、５６に湿式蝕刻率が相対的に低い高温熱酸
化膜または窒化膜を使用し、第２絶縁層５４としては湿
式蝕刻率が相対的に高いＢＰＳＧ系酸化膜を使用する。
【００２６】以上の説明で分かるように、湿式蝕刻率の
異なる絶縁層の数及びこの積層順序を組合することで凹
凸の形状をポジティブまたはネガティブ型に組合でき
る。
【００２７】前記コンタクトプラグ６４の上部に形成さ
れる金属配線層６６は第１実施例と同一である。
【００２８】
【発明の効果】本発明のアンカードタングステンプラグ
によれば熱的、電気的、物理的ストレス下でもプラギン
グされたタングステンがリフティングされなくよく耐え
ることができる効果がある。
【００２９】以上、本発明を望ましい実施例と図面を通
じて説明したが、これは本発明を限定的に解釈するため
でない。例えば、本発明の実施例はブランケットタング
ステン層の蒸着及びエッチバックを通したタングステン
プラグ製造方法を説明しているが、選択的タングステン
蒸着によるコンタクトプラグを形成するときにも本発明
を適用できることは当業界で平均的知識を持った者にあ
って自明である。また本発明の実施例は多層絶縁層が相
互他の絶縁膜を積層させ形成することと説明している
が、同じ絶縁膜を積層させることであるが各絶縁膜に対
しＵＶＯ3 処理などをすることで湿式蝕刻率を変化させ
る方法も本発明の範囲に属することは当業者において自
明な事実である。
【図面の簡単な説明】
【図１】 本発明の第１実施例に伴う金属配線構造の製
造方法をその順序通り示した断面図である。
【図２】 本発明の第１実施例に伴う金属配線構造の製
造方法をその順序通り示した断面図である。
【図３】 本発明の第１実施例に伴う金属配線構造の製
造方法をその順序通り示した断面図である。
【図４】 本発明の第１実施例に伴う金属配線構造の製
造方法をその順序通り示した断面図である。
【図５】 本発明の第２実施例に伴う金属配線構造の断
面図である。
【符号の説明】
１０，５０…半導体基板、 １２，５２…第１絶縁層、 １４，５４…第２絶縁層、 １６，５６…第３絶縁層、 １８…第４絶縁層、 ２０，６０…バリヤ膜、 ２２，６２…接着層、 ２４…タングステンプラグ、 ２６…アルミニウム配線層。 ６４…コンタクトプラグ、 ６６…金属配線層。

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 湿式蝕刻率を別にする少なくとも３層以
    上の膜が順次積層されてなり、この断面が凹凸状でなる
    ブァイアホールを具備した多層絶縁層と、 前記ブァイアホールを埋立し、外側壁に前記凹凸状を具
    備するタングステンプラグと、 前記結果物上に形成された金属配線層とを含んで構成さ
    れることを特徴とする半導体装置の金属配線構造。
  2. 【請求項２】 前記多層絶縁層が順次積層された第１な
    いし第４絶縁層でなることを特徴とする請求項１に記載
    の半導体装置の金属配線構造。
  3. 【請求項３】 前記第１及び第３絶縁層はＢＰＳＧ系酸
    化膜であり、前記第２絶縁層は高温熱酸化膜または窒化
    膜であり、前記第４絶縁層はＰＥ−ＴＥＯＳ系酸化膜で
    あることを特徴とする請求項２に記載の半導体装置の金
    属配線構造。
  4. 【請求項４】 前記多層絶縁層が順次積層された第１な
    いし第３絶縁層でなることを特徴とする請求項１に記載
    の半導体装置の金属配線構造。
  5. 【請求項５】 第１及び第３絶縁層は高温熱酸化膜また
    は窒化膜であり、第２絶縁層はＢＰＳＧ系酸化膜である
    ことを特徴とする請求項４に記載の半導体装置の金属配
    線構造。
  6. 【請求項６】 前記多層絶縁層の上にＴｉでなるバリヤ
    膜がさらに備わることを特徴とする請求項１に記載の半
    導体装置の金属配線構造。
  7. 【請求項７】 前記バリヤ膜と前記タングステンプラグ
    との間に接着層がさらに備わることを特徴とする請求項
    ６に記載の半導体装置の金属配線構造。
  8. 【請求項８】 前記接着層がＴｉＮでなることを特徴と
    する請求項７に記載の半導体装置の金属配線構造。
  9. 【請求項９】 半導体基板上に湿式蝕刻率を別にする少
    なくとも３層以上の絶縁層を順次積層し多層絶縁層を形
    成する段階と、 前記多層絶縁層を乾式蝕刻しブァイアホールを形成する
    段階と、 ウエットクリーニングを遂行することで前記ブァイアホ
    ール側面を凹凸するようにする段階と、 前記凹凸が形成されたブァイアホールの内部にタングス
    テンプラグを形成する段階と、 前記結果物の上部に金属配線層を形成する段階とを具備
    することを特徴とする半導体装置の金属配線構造製造方
    法。
  10. 【請求項１０】 前記多層絶縁層が順次積層された第１
    ないし第４絶縁層でなることを特徴とする請求項９に記
    載の半導体装置の金属配線構造製造方法。
  11. 【請求項１１】 前記第１及び第３絶縁層はＢＰＳＧ系
    酸化膜であり、前記第２絶縁層は高温熱酸化膜または窒
    化膜であり、前記第４絶縁層はＰＥ−ＴＥＯＳ系酸化膜
    であることを特徴とする請求項１０に記載の半導体装置
    の金属配線構造製造方法。
  12. 【請求項１２】 前記多層絶縁層が順次積層された第１
    ないし第３絶縁層でなることを特徴とする請求項９に記
    載の半導体装置の金属配線構造製造方法。
  13. 【請求項１３】 第１及び第３絶縁層は高温熱酸化膜ま
    たは窒化膜であり、第２絶縁層はＢＰＳＧ系酸化膜であ
    ることを特徴とする請求項１２に記載の半導体装置の金
    属配線構造製造方法。
  14. 【請求項１４】 前記凹凸を形成する段階以後に、前記
    結果物の上部にＴｉでなるバリヤ膜を形成する段階をさ
    らに具備することを特徴とする請求項９に記載の半導体
    装置の金属配線構造製造方法。
  15. 【請求項１５】 前記バリヤ膜を形成する段階以後に、
    前記バリヤ膜の上部に接着層を形成する段階をさらに具
    備することを特徴とする請求項１４に記載の半導体装置
    の金属配線構造製造方法。
  16. 【請求項１６】 前記接着層がＴｉＮでなることを特徴
    とする請求項１５に記載の半導体装置の金属配線構造製
    造方法。
  17. 【請求項１７】 前記凹凸を形成する段階以後に、誘導
    結合プラズマ法によるドライクリーニングで前記ブァイ
    アホールの入口及び前記凹凸のエッジのある部分を緩慢
    にする段階をさらに具備することを特徴とする請求項９
    に記載の半導体装置の金属配線構造製造方法。
JP10039414A 1997-06-10 1998-02-20 アンカードタングステンプラグを具備した半導体装置の金属配線構造及びこの製造方法 Withdrawn JPH1117009A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR97P23918 1997-06-10
KR1019970023918A KR19990000816A (ko) 1997-06-10 1997-06-10 앵커드 텅스텐 플러그를 구비한 반도체장치의 금속배선구조 및 그 제조방법

Publications (1)

Publication Number Publication Date
JPH1117009A true JPH1117009A (ja) 1999-01-22

Family

ID=19509099

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10039414A Withdrawn JPH1117009A (ja) 1997-06-10 1998-02-20 アンカードタングステンプラグを具備した半導体装置の金属配線構造及びこの製造方法

Country Status (2)

Country Link
JP (1) JPH1117009A (ja)
KR (1) KR19990000816A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009027139A (ja) * 2007-04-30 2009-02-05 Infineon Technologies Ag 固定用構造および嵌合構造
JP2012033974A (ja) * 2005-06-17 2012-02-16 Nec Corp 配線基板及び半導体パッケージ
JP2012175109A (ja) * 2011-02-17 2012-09-10 Freescale Semiconductor Inc 固定された導電性ビアおよびその製造方法
US9076821B2 (en) 2007-04-30 2015-07-07 Infineon Technologies Ag Anchoring structure and intermeshing structure
JP2016006857A (ja) * 2014-05-30 2016-01-14 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、並びに電子機器

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100366635B1 (ko) * 2000-11-01 2003-01-09 삼성전자 주식회사 반도체 소자의 금속 배선 및 그 제조방법
KR100527588B1 (ko) * 2000-12-18 2005-11-09 주식회사 하이닉스반도체 다층 배선 형성 방법
KR100380281B1 (ko) * 2000-12-28 2003-04-18 주식회사 하이닉스반도체 반도체 장치의 비아홀 형성 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012033974A (ja) * 2005-06-17 2012-02-16 Nec Corp 配線基板及び半導体パッケージ
JP2009027139A (ja) * 2007-04-30 2009-02-05 Infineon Technologies Ag 固定用構造および嵌合構造
JP2012119711A (ja) * 2007-04-30 2012-06-21 Infineon Technologies Ag 固定用構造および嵌合構造
US9076821B2 (en) 2007-04-30 2015-07-07 Infineon Technologies Ag Anchoring structure and intermeshing structure
JP2012175109A (ja) * 2011-02-17 2012-09-10 Freescale Semiconductor Inc 固定された導電性ビアおよびその製造方法
JP2016006857A (ja) * 2014-05-30 2016-01-14 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、並びに電子機器
US10229906B2 (en) 2014-05-30 2019-03-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including insulating film having opening portion and conductive film in the opening portion

Also Published As

Publication number Publication date
KR19990000816A (ko) 1999-01-15

Similar Documents

Publication Publication Date Title
JP2640174B2 (ja) 半導体装置およびその製造方法
US5750403A (en) Method of forming multi-layer wiring utilizing hydrogen silsesquioxane resin
JPH0629287A (ja) 半導体基板の平坦化方法
JPH09186146A (ja) 半導体装置およびその製造方法
JPH05243402A (ja) 半導体装置の製造方法
JPH1131745A (ja) 半導体装置のコンタクトプラグ形成方法
JP4168397B2 (ja) 高アスペクト比の半導体デバイス用のボロンドープ窒化チタン層
US5629238A (en) Method for forming conductive line of semiconductor device
JP2000228372A (ja) 半導体装置の製造方法
JPH1117009A (ja) アンカードタングステンプラグを具備した半導体装置の金属配線構造及びこの製造方法
US6355554B1 (en) Methods of forming filled interconnections in microelectronic devices
US6586347B1 (en) Method and structure to improve the reliability of multilayer structures of FSG (F-doped SiO2) dielectric layers and metal layers in semiconductor integrated circuits
US6281112B1 (en) Structure of interlayer insulator film and method for planarization of interlayer insulator film
JPH10247686A (ja) 多層配線形成法
EP0497306B1 (en) Insulating film manufacturing method for a semiconductor device
US6627973B1 (en) Void-free interlayer dielectric (ILD0) for 0.18-micron flash memory semiconductor device
JP3745460B2 (ja) 半導体装置の配線形成方法
US7528063B2 (en) Semiconductor device having a reductant layer and manufacturing method thereof
JP3620520B2 (ja) 半導体装置の製造方法
KR100277867B1 (ko) 반도체소자의배선형성방법
JP2606080B2 (ja) 半導体装置の製造方法
JP3112755B2 (ja) ＴｉＮ膜の形成方法
KR19990039605A (ko) 반도체 소자의 층간 접속방법
JPH05343531A (ja) 半導体装置及びその製造方法
JPH0638456B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20050510