JPH11161797A

JPH11161797A - ビットパターン展開方法とその装置

Info

Publication number: JPH11161797A
Application number: JP10257633A
Authority: JP
Inventors: Toru Tojo; 徹東條; Hideo Tsuchiya; 英雄土屋; Kyoji Yamashita; 恭司山下; Mitsuo Tabata; 光雄田畑; Ryoichi Yoshikawa; 良一吉川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-05-31
Filing date: 1998-08-28
Publication date: 1999-06-18
Also published as: US5404410A; JPH0434434A; JP2856846B2

Abstract

(57)【要約】【課題】任意図形をビットパターンデータに展開する
際に種類の展開が実行できるビットパターン展開方法お
よびその装置を提供する。【解決手段】任意図形を所定の図形情報に基づいて有
限個の画素から構成されるビットパターンイメージとし
て量子化し展開するビットパターン展開方法において、
前記量子化する際の画素の１画素寸法を任意に設定可能
としたことを特徴とするビットパターン展開方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、図形情報をビット
パターンイメージとして展開するビットパターン展開方
法およびその装置に関する。

【０００２】

【従来の技術】半導体集積回路の製造等において、パタ
ーン転写に供されるフォトマスクにパターン断線等の欠
陥が存在すると、所望する半導体素子を得ることができ
ず歩留り低下の要因となる。そこで従来、電子ビーム描
画装置で製作されたフォトマスクのパターン欠陥等を検
査するマスク欠陥検査装置が用いられている。この装置
は、図１６に示すようにフォトマスク１１０にランプ１
０１で光を照射してマスク１１０上に形成されているパ
ターンに応じた光信号をホトダイオードアレイ１０２で
検出し、該マスク１１０にパターンを形成する際に用い
られた設計データから得られる基準信号と上記検出信号
とをデータ比較回路１０３により比較照合して、マスク
１１０上のパターン欠陥の有無及びパターンの正否を検
査するというものである。

【０００３】そして、この種の装置を使用してフォトマ
スク１１０のパターンを検査する際には、フォトマスク
１１０を載置したテーブル１０４をＸ方向或いはＹ方向
に連続的に移動してフレーム単位の検査を行なう。

【０００４】さらに、テーブル１０４の連続移動方向と
直交する方向にフレーム幅だけテーブル１０４を移動し
て前記フレーム単位の検査を繰返し、フォトマイク１１
０のパターン形成領域全面を網羅した検査を行なう。こ
のフレーム検査では、フォトマスク１１０上に形成され
ているパターンに応じた光信号をホトダイオードアレイ
１０２とセンサ回路１０５で検出信号として検出すると
共に、該フォトマスク１１０にパターンを形成する際に
用いれた設計データを計算機１０６から読込み上記光信
号と対応する基準信号をビットパターン発生部１０７に
より生成して、双方の信号をテーブル１０４の測定位置
毎に比較照合を行なうという処理をテーブル１０４を一
定速度で連続的に移動しながら行なう工程となってい
た。

【０００５】このような検査装置で設計パターンと検出
信号とを比較して欠陥の有無を判定する方法として具体
的には次のようなものがある。

【０００６】すなわち、図１７に示すように設計パター
ン（この場合Ｆの文字）の情報Ｐ（ｘ，ｙ）とホトダイ
オード１０２の感度特性Ｆ（ｘ，ｙ）とから撮像系を通
して得られるであろう予想センサーの出力Ｒを計算によ
って求める。次に実際のセンサー１０５の出力Ｓ（図１
７の場合、右上端３×３の位置の出力が低い）と予想さ
れたセンサー出力Ｒとをデータ比較回路１０３で比較
し、その差があらかじめ設定された信号レベルより大き
いときこの場所に欠陥あり、と判断する。図７の例の場
合、欠陥部分と設計データの出力差は“２”（＝５−
３）あり、予め“１”以上の信号レベル差があると「欠
陥」とみなすと定義されていると、この場合「欠陥」と
判断される。

【０００７】しかしながらこのような比較方法におい
て、設計データからの予想センサー出力Ｒと実際のセン
サー出力Ｓとの各寸法とが完全に一致していなかった
（具体的には、実際のセンサ出力Ｓの領域の寸法が０．
６μｍとすると設計データの寸法が０．５μｍ）。

【０００８】その理由は、まず第１に図１８に示すよう
に図形の定義が電子ビーム描画装置の描画データである
ドット単位で行なわれ、実際の寸法で対応されていない
ことに起因している。すなわち図１８で示すように２５
６bit の幅の描画領域を電子ビーム描画領域を電子ビー
ム描画装置で描画してパターンを作る場合、それが実際
に２５６μｍで描かれるとした場合、１bit 当たり１μ
ｍの寸法に対応した寸法となる。例えば、１２８μｍの
幅で書かれるとした場合、１bit 当たり０．５μｍ、ま
た６４μｍの幅で書かれるとした場合、１bit 当たり
０．２５μｍの寸法と定義されパターンが作られる。こ
のような変更は電子ビーム描画装置の偏向幅をこのドッ
トデータに従って２５６μｍ、あるいは１２８μｍ、６
４μｍとして、描画が行なわれているために生じる。従
って、この選択によって設計データから作ることのでき
る寸法Ｒ（予想センサ出力）を常に画素寸法（実際のセ
ンサ出力Ｓ）と一致させることは困難である。またマス
クはスケーリングといって本来の寸法の０．８、１．
０、１．２倍に寸法を変化させて（細れせたり太らせた
りして）描画することがある。描画では同じドットデー
タを用いて、電子ビームの偏向幅をスケーリングに合わ
せて変更させた対応し、パターン描画を行なう。

【０００９】この場合も実際のビット当たりの寸法がス
ケーリングによっていかようにも変化していた。上述し
たようにドット当たりの寸法とセンサ画素寸法が一致し
ていないために、欠陥検出レベルが、向上しないという
問題が出てくる。ドット寸法と画素寸法とを一致あるい
は整数倍とさせることによって上記問題点は解決するこ
とができるが、従来まではスケーリングの実施によって
整数倍にすることができなかった。

【００１０】第２に通常の検査装置は基板毎に粗モー
ド、精モードと測定精度を変化させて実施する事が多く
（ただし１枚の基板内は同一モードで検査）、これは対
物レンズの倍率等を変えて行なう。しかしながら倍率は
正確に整数倍で変化させることが難しく、倍率変更誤差
を生じる。このような場合、センサ画素寸法が微小に変
化し、上述したのと同様な問題が生じる。正確に個々の
倍率を知っておき、センサ画素に対応した設計データ
（予想センサ出力）Ｒを提供することが必要であった。

【００１１】以上述べたような原因によってセンサ画素
とドット寸法との差が出た場合、具体的には、図１９に
示すように、（図１９では簡単化のため実際のセンサに
対応させた１次元の場合を示している）対応させる実際
の設計データを間引いて比較するべきデータを作り図１
７で示したような処理を行い欠陥を検出していた。この
ため設計パターンデータと実際のセンサーからのデータ
との間に厳密には局所的な位置ずれを生じた状態で比較
を行なっていることになる。具体的には図１９で示した
ようにセンサ画素を０．６μｍ、データビットが０．５
μｍ単位で出力された場合を考えると、０．６μｍと
０．５μｍの最小公倍数である３μｍごとに正確な位置
で比較を行なう。しかし途中では、最大（ｍ＝３、ｎ＝
３の場合を考える）０．５×ｍ−０．６×ｎ＝−０．３
μｍの位置ずれを生じている。このような位置ずれ量を
最小にするためにｍ＝４のデータを１個とばし（間引
い）てｍ＝５とｎ＝４との比較を行ない位置ずれ量を最
小としている。このような位置ずれ量は先に述べたよう
に電子ビーム描画装置で描画されたスチーリングファク
タによって変化してしまうが、それぞれのドットデータ
とセンサ画素寸法とを一致させることを積極的に行なわ
ないために生じる。またこの不一致を少しでも軽減させ
ようと上述したような間引き等の方法によって補正をす
る必要が生じていた。このため、補正回路を付加する必
要性も生じていた。

【００１２】この位置ずれ量が生じている状態で、設計
上の予想されるセンサ出力Ｒを計算し、実際のセンサＳ
と比較した時、この位置ずれに起因した欠陥（これは本
当の欠陥ではなく疑似欠陥と言われる）が多数検出さ
れ、装置としてある精度以下の欠陥を検出できなくなる
という問題があった。

【００１３】次に、上記データの間引きおよび、逆の重
複利用する場合をもう少し具体的に図示すると次の図２
０および図２１のようになる。

【００１４】図２０は、先の説明と同様に間引きの例で
あるが、この場合、センサデータには欠陥が存在する
が、設計データで間引かれたビットが存在し、それによ
って欠陥が検出されない。

【００１５】また、図２１は、設計データに重複して参
照されるビットが存在するため、欠陥が存在しないにも
かかわらず欠陥有りと判定されてしまう。

【００１６】次に第３にこのような欠陥を判定する回路
内には、現在どういう部分（エッジ、コーナ等）を比較
しているかを判別する特徴抽出回路が設けられているの
が一般的である。

【００１７】この特徴抽出回路はそれぞれのセンサ出力
Ｓ，Ｒとの差から欠陥であると判定するための設定レベ
ル（スレッシュホールドレベル）を変化させるために用
いる。

【００１８】この特徴抽出回路の基本的な考え方は例え
ば特願平２−４６２２７号に詳しく記載されているた
め、ここでは省略するが、比較のためデータを間引いて
用いることによってこの特徴抽出回路も、正しくコー
ナ、エッジ、３角形等を判別できないという問題も生じ
てくる。

【００１９】

【発明が解決しようとする課題】このように従来、上記
の原因で発生する擬似欠陥が多く検出されるため、検出
精度を向上させることができず、また検出された欠陥の
種類の判別を人為的に行う必要も生じてくるため、作業
が煩雑で且つ検査のスループットも低下するという問題
があった。また一定数以上の欠陥が検出されたマスクに
ついては、不良品として再度制作し直すという工程が設
けられているため実用上問題のないマスクについても不
良品となってしまう等の問題があった。

【００２０】そこで本発明は、任意図形をビットパター
ンデータに展開する際に種類の展開が実行できるビット
パターン展開方法およびその装置、またこのビットパタ
ーンイメージと例えばマスクのパターンを比較検査する
ことによって上記擬似欠陥の検出が少なく検査精度の向
上を図ったパターン欠陥検査方法およびその装置を提供
することを目的とする。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に本発明は、次のように構成されている。

【００２２】第１乃第５の発明はビットパターン展開方
法である。

【００２３】また、第６乃至第１０の発明は第１乃至第
５の発明に対応した装置の発明である。

【００２４】したがって、代表として第１乃至第５の発
明について構成を説明する。

【００２５】第１の発明においては、任意図形を所定の
図形情報に基づいて有限個の画素から構成されるビット
パターンイメージとして展開するものにおいて、前記画
素の１画素寸法を任意に設定可能としたことを特徴とし
ている。

【００２６】第２の発明においては、任意図形を所定の
図形情報に基づいて有限個の画素から構成されるビット
パターンイメージとして展開するものにおいて、ビット
パターンデータに量子化する際に生じる１画素未満の端
数は四捨五入により処理を決定してビットパターンに割
り当てることを特徴としている。

【００２７】第３の発明においては、任個図形を所定の
図形情報に基づいて有限個の画素から構成されるビット
パターンイメージとして展開するものにおいて、ビット
パターンデータに量子化する際に１画素未満の端数を生
じる画素は、その画素内を複数のサブ画素に分割し、そ
のサブ画素の多数決により処理を決定してビットパター
ンに割り当てることを特徴としている。

【００２８】第４の発明においては、任意図形を所定の
図形情報に基づいて有限個の画素から構成されるビット
パターンイメージとして展開するものにおいて、ビット
パターンデータに量子化する際に１画素未満の端数を生
じる画素は、所定の条件にしたがって切り捨てるかある
いは切り上げるかを判断することを特徴としている。

【００２９】第５の発明においては、任意図形を所定の
図形情報に基づいて有限個の画素から構成されるビット
パターンイメージとして展開するものにおいて、前記所
定の図形情報が連結される境界部分をビットパターンデ
ータに量子化する際に、それぞれの図形情報毎に１画素
未満の画素が切り捨てられたことを考慮して境界部分に
空白ビットが生じないように補正しながらビットパター
ンに展開することを特徴としている。

【００３０】上記のように構成されるビットパターン展
開方法あるいはそれに対応している装置にあっては、次
のような作用が得られる。

【００３１】第１の発明にあっては、特にパターン欠陥
検査に利用した時にその作用効果が絶大であって、セン
サで得られるパターン像の１画素寸法に設計データのビ
ットパターンデータの１画素寸法を一致あるいはその整
数倍が一致するように設定することにより、擬似欠陥の
検出がなく検出精度が飛躍的に向上する。

【００３２】第２乃至第４の発明にあっては、図形の輪
郭が１画素の端数を生じたときに、上記請求項に記載し
た処理を施すことにより、元の図形のビットパターンイ
メージに最も近い形で展開することができる。特に、パ
ターン欠陥検査に利用した場合には、擬似欠陥の検出が
なく検出精度が飛躍的に向上する。

【００３３】第５の発明にあっては、図形情報が連結さ
れている境界部分で双方の図形の輪郭が１画素の端数を
生じたときに、上記請求項に記載した処理を施すことに
より、境界部分のビットが双方で切り捨てられることを
防止することができ、元の図形のビットパターンイメー
ジに最も近い形で展開することができる。特に、パター
ン欠陥検査に利用した場合には、擬似欠陥の検出がなく
検出精度が飛躍的に向上する。

【００３４】

【発明の実施の形態】以下本発明のパターン欠陥検査装
置の一実施例について図面を参照して説明する。

【００３５】図１は、本発明のパターン欠陥検査装置の
概略全体を示すものであり、従来のパターン欠陥検査装
置と最も異なる箇所は、後述するがパラメータコンディ
ショナ９を設けたことである。

【００３６】本発明の特徴たるパラメータコンディショ
ナ９の詳しい詳明を説明する前に装置全体の概略説明を
以下簡単に行なう。

【００３７】図１中、フォトマスク１０を載置する試料
台４は計算機６から指令を受けたテーブル制御回路８に
より、Ｘ方向、Ｙ方向に移動されるものとなっている。
そして、試料台４の座標位置は、例えばレーザ干渉計１
１よりなる位置回路１２により測定されるものとなって
いる。試料台４の上方には光照部である光源１が配置さ
れており、光源１からの光はフォトマスク１０上に照射
されて、その透過光が信号検出部であるフォトダイオー
ドアレイ２の受光面に照射される。このフォトダイオー
ドアレイ２は図１９のＳで示したように複数の光センサ
を一方向に配列してなるものである。試料台４を連続移
動させることにより、フォトダイオードアレイ２ではフ
ォトマスク１０の被検査パターンに対応した検査信号
（測定信号）が検出される。この測定信号はデータ比較
回路３に送られ、２次元的に（ある時間を経た後のセン
サが受けとった情報として）表現すると、図１７のＦ
（ｘ，ｙ）で示したものとなる。一方、磁気ディスク装
置１３より転送された設計パターンデータは、計算機６
で種々の処理を施され、ビットパターン発生回路７に送
られる。適当な寸法に分割されたデータは図１７のＰ
（ｘ，ｙ）で示されるように“１”ｏｒ“０”によっ
て、設計パターンを表現する。従来この分割方法が可変
でないために種々の問題が生じていた。ビットパターン
発生回路７で作られたデータはデータ比較回路９に送ら
れ、図１７で示した処理を行ない欠陥を判定する。

【００３８】図２はパラメータコンディショナ９とビッ
トパターン発生回路７の概略図を示すものであり、その
構成は種々考えられるものであるが、ここではその例を
示す。したがってこれに限定されるものではない。計算
機６で変換処理された設計パターンデータは、検査に必
要な一部をビットパターン発生回路７のパターンメモリ
７１にストアされる。記号化されているデータは次のデ
ータ展開回路７２によって基本図形データとして展開さ
れる。

【００３９】すなわち、図４に示されるように四角形、
三角形、台形等の基本図形データとして図に示すような
イメージで展開していく。

【００４０】展開されたデータはドットパターンジェネ
レータ７３に送られ図４に相当した図形を“１”，
“０”のビットパターンとして表現し図形を定義する。
その後ビットパターンとして定着されたデータはビット
パターンメモリ７４に格納され、データ比較回路３の入
出力に合わせて出力できるようにソーテイング回路７５
に入り、出力される。

【００４１】一方、パラメータコンディショナ９は、計
算機６から検査倍率β、設計データと実際のフォトマス
ク１０上の図形との倍率の差△β、スケーリングファク
タＫ等の情報を受け取り、データ展開回路７２で設計デ
ータが図形データに展開される時の倍率の変更を行な
う。この倍率の変更は設計データのビットパターンデー
タのビット寸法がセンサの１画素寸法に等しいか、ある
いは設計データの方を細かい寸法として（１／整数倍）
となるように上記パラメータ値β，△β，Ｋに基づいて
自動的に行なわれる。

【００４２】次に上記パラメータ値によって制御される
データ展開回路７２の作用を説明する。例として図４で
示された四角形について述べる。原点からの座標（ｘ
１，ｙ１）、長さ△ｘ，△ｙの情報で与えられた図形は
センサー画素に対応する寸法をｆ（ｐ）とすると、ｆ（ｐ）×ｎ≧ｘ１（ｎは整数で画素番号）が満足される。またｎをカウントｕｐし、ｎの個数をも
とめる。端数破数は四捨五入等の処理によってまるめら
れる。同様にｆ（ｐ）×ｍ≧ｘ１によってｍを求める。ｍ＝ｍの箇所でのｎ＝１〜ｎ−１
までを“０”と定義する。次にｆ（ｐ）×ｎ１≧ｘ１＋△ｘのｎ１を求め、ｍ＝ｍでのｙ方向位置のｎ＝ｎ〜ｎ１ま
でを“１”と定義する。それ以降は“０”と定義する。
これによってｙ方向ｍ＝ｍでのセンサー画素に対応した
寸法で図形データを定義したことになる。さらにｍ＝ｍ
＋１のｙ方向位置で同様の手順をふむことによってセン
サー画素に等しいドットデータを作っていくことができ
る。ここでｆ（ｐ）はセンサー画素に対応する寸法をと
ることが重要で例えば検査倍率（β）によって、設計と
実際の倍率の差（△β）によって、スケーリングファク
ター（Ｋ）によって、変更しうる値とする。すなわちｆ
（ｐ）は、ｆ（ｐ）＝ｆ（β，△β，Ｋ）と表わされ、それぞれβ，△β，Ｋの関数となってい
る。この値は各装置固有の方法によって求めることが必
要である。このように実際の座標寸法を定義し、種々の
条件によって変更される画素寸法を求めることによって
実際の画素寸法に対応したビットデータを作り出すこと
ができる。

【００４３】図２は、周知のビットパターン発生回路７
に新たにパラメータコンディショナ９を付加して制御す
るものであるが、図３に示すようにパラメータコンディ
ショナ９をビットパターン発生回路７の内部に設ける形
式として、新たにパラメータコンディショナ９の機能を
有したビットパターン発生回路７′として考えることも
できる。

【００４４】また図２ではパラメータコンディショナ９
のパラメータ（先に述べたβ，△β，Ｋ）が全て計算機
６から制御されていたが、図３に示すようにパラメータ
のうち、例えばスケーリングＫは、設計パターンデータ
の中に取り込まれており、パターンメモリ７１からパラ
メータコンディショナ９に入力されるようになっていて
もよい。

【００４５】次に前述したビットパターン発生回路７と
パラメータコンディショナ９を組合せて、発生されるビ
ット寸法を任意に可変させる技術は、特に重要で、広く
はん用性があるため、以下にもう少し詳細に説明を行な
う。

【００４６】図５は本発明のビットパターン展開回路の
第１の実施例である。ベクトルデータ２１（ベクトルデ
ータとは、任意図形の形状を解析し、線分あるいは三角
形・四角形等の簡単な基本要素図形の集合として認識
し、要素図形毎に位置、大きさ、線分の方向等をベクト
ルデータとして記録するものである。）はこの回路の上
位制御計算機のディスク装置やメモリに保存されてい
る。保存されているデータの形態は図６に例示した図形
の場合は、直角三角形と四角形の要素図形に分割して、
図７に示すように要素図形ごとの集合体としてある。

【００４７】要素図形の情報は、同じ直角三角形でも
ｘ，ｙ座標軸に対してどの状態になっているかの情報が
織り込まれている。ベクトルデータ２１の要素情報の、
図形コードは図形コードレジスタ２６に、また（ｘ，
ｙ）座標、および図形の辺の長さは、それぞれレジスタ
２２乃至２５に書き込まれる。

【００４８】パラメータコンディショナ２７は、ベクト
ルデータで記述されている座標・寸法値から、ビットパ
ターンメモリ３３でのメモリアドレスに変換演算して、
ｘ座標用レジスタ２８、ｙ座標用レジスタ２９、図形の
辺の長さ用レジスタ３０，３１に書き込む。この際に、
パラメータコンディショナ２７は上位制御計算機から、
パラメータ（先のパターン欠陥検査装置の実施例では前
述したように映像系の倍率、検査モードなど）の情報を
受け取り、アドレス割り付けの演算を正確に行う。

【００４９】つぎに、図９に示すように、図形コードを
解析して、ビットパターンデータｙ方向の初期値ｙ上端
カウンタ４２とｙ下端カウンタ４３にセットする。これ
らのｙ上端カウンタ４２とｙ下端カウンタ４３はプリセ
ット可能なアップダウンカウンタで構成する。

【００５０】基本図形の記録形式は、図７と図８に例示
したとおりで、図９で図形コードが「三角形( １) 」な
らばｙ上端・下端とも初期値はｙであり、図形コードが
「三角形( ４) 」ならばｙ上端・下端とも初期値はｙ＋
Ｌ２となる。図形コードが「三角形」ならばｙ上端カ
ウンタ４２にはｙ＋Ｌ２をセットし、ｙ下端カウンタ４
３にはｙを初期値としてセットする。図６の例のの要
素図形は図形コード＝１で、ｙ上端・下端とも初期値は
ｙである。

【００５１】図９のｘカウンタ４１の初期値は、ｘ座標
レジスタ２８の値をそのままブリセットする。要素図形
のｘ方向の長さはＬ１で、ｘカウンタ４１は初期値から
Ｌ１だけカウントしたら停止し、ひとつの要素図形につ
いての処理が完了することになる。

【００５２】ビット展開処理は、ｘカウンタ４１の進行
に同期とて、そのｘ位置におけるｙ方向並列データの上
端・下端輪郭ビットを求めながら行なう。三角形の傾面
は一定の規則に基づいて勾配の演算を行ないながら求め
ていくが、ここでは勾配を算出する手段・規則は特定の
ものである必要はなく、周知のあらゆる方式が採用でき
る。

【００５３】図形データは基本図形単位に分割する際
に、図１０に示すように、複数の基本図形が重なった状
態で表現する可能性がある。これに対応するため、ビッ
トパターンメモリに展開データを書き込む際には、当該
アドレスのデータを一度読みだして、書き込むべきデー
タと論理演算を施して、再書き込みする（read-modify-
write ）処理を行う。

【００５４】この実施例ではビットパターンメモリ３３
は必須要素ではなく、ダイレクトに出力してもよい。そ
の際パラメータコンディショナ２７は、各レジスタ２８
乃至３１にビットパターンメモリ３３のメモリアドレス
ではなく、出力先の必要なアドレスに変換演算してビッ
トパターン展開処理する。

【００５５】次に、本発明のビットパターン展開回路の
第２の実施例を図１１を用いて説明する。要素図形の存
在する位置は必ずしもビットの量子化単位のアドレスと
一致せず、図１１（ａ）のようにビットの中間に要素図
形の輪郭が通ることがある。この場合に単に切り捨て演
算で要素図形をビットパターンに割り当てると図１１
（ｂ）になる。ところが、図１１（ａ）のＳで示した画
素をセンサで観測すれは、黒い部分が少なく白い部分が
大半を占めるので、観測値は白に近い値になる。そのま
ま、設計基準データと比較すると設計基準データは黒の
画素なので欠陥と判定することになる。そこで、ビット
単位に量子化する際に１ビット未満の端数を四捨五入す
る補正をした、図１１（ｃ）を発生するよう、パラメー
タコンディショナで処理する。こうすれば、観測値に対
応する設計基準データは白の画素なので適正奈比較がで
きる。ここで発生したビットパターンメモリに書き込む
手法は、上記第１の実施例の場合と同様に、展開済み図
形との重なりを考慮しておく。

【００５６】また、上記四捨五入処理補正を行なうかわ
りに、次のような処理を施してもよい。

【００５７】つまり、図１１（ａ）で示したビットの中
間に輪郭が位置する場合に、それらのビットを全てサブ
画素に分割する。すなわち図１２に示すように１ビット
の中（例えば図中Ｓで示される画素について示す）をさ
らに分数のサブ画素５０（例えば５×５）に分割し、そ
れらサブ画素５０の白い部分と黒い部分の多数決をとる
ことにより輪郭部分の補正が四捨五入の場合と同様に適
切に行なえる。

【００５８】次に本発明のビットパターン展開回路の第
３の実施例について説明する。

【００５９】この実施例では、要素図形に分割する際の
要素図形同士の境界部分に注目している。

【００６０】図６のとのように要素図形が接続され
ている場合に、それぞれの要素図形単位でビットパター
ン展開処理してしまうので、つながりに相当する部分が
双方で切り捨てられる可能性がある。この場合、データ
上つながっているはずの図形に１ビットの隙間が入るこ
とになる。そこで、この対策を施した第３の実施例とし
て、図１３に示す回路構成をとる。

【００６１】ビットパターンメモリ３３のデータ長を、
アレイセンサ１画素につき２[bit]割り当てる。２[bit]
で４つの状態を表現できるかが、従来どおりビットな
しを“０”、ビットありを“１”、１ビット未満の端数
を切り捨てた場合にはそのビットを“２”として３つの
状態で表現する。これにより、図１４（ａ）の図形は、
図１４（ｂ）に示すように表現される。上記第２の実施
例とは、メモリのデータ長は１ビットで、１ビット未満
の端数を切り捨てた場合に、そのビットを“０”として
表現していたことが異なる。上記第２の実施例では、ｘ
カウンタ４１とｙカウンタ４２，４３の値からビットパ
ターンメモリ３３のアドレスを求め、そのままデータを
書き込んでいた。図１３に示す、第３の実施例では、メ
モリ書き込みに先立ってビットパターンメモリの当該ア
ドレスのデータを読みだして、すでに図形が描かれてい
るかを確認して、論理回路５１で論理和（ＯＲ）をとり
ながら、追記していく。つまり、前回のゴットパターン
展開でデータが“１”（ビットあり）になっていれば、
新たに“０”か“１”を書き込んでも結果は、“１”の
ままになり、前回のビットパターン展開でデータが
“０”（ビットなし）になっていれば、新たに“１”を
書き込んだときに結果が“１”になる。さらに、データ
“２”つまり、前回のビットパターン展開で切り捨てを
行っていた場合に、新たにデータ“２”を追記する場合
は、通常のデータ“１”にして取り扱うことにする。こ
れら、新旧データの関係を図１５に示す。この処理を施
したことにより、本来つながっているべき図形を基本図
形単独で処理したために、１ビットの隙間が生じること
を解決できる。

【００６２】このように第２，第３の実施例はビットパ
ターンメモリ３３を設けて、ビットパターンメモリ３３
とビットパターン展開処理回路３２の相方向のデータ移
動が実行できるようになっていればよい。

【００６３】また、以上のビットパターン発生回路の第
１の実施例の説明ではアレイセンサの画素寸法と設計デ
ータの量子化寸法を、一致させる場合について示した
が、設計データの分割をセンサ１画素に対して整数倍の
ビット数に割り当てることでこの実施例のそれぞれの構
成を実現してもこの発明は有効に作用する。

【００６４】さらに、以上のビットパターン発生回路の
発明で処理したビット展開結果の用途は、ディスプレイ
装置で表示する、または、印刷出力して提示に供する、
さらに、前述したパターン欠陥検査装置などで比較する
設計値のデータベースとして引用するなど、あらゆる応
用に際しても有効に作用する。

【００６５】次に再びパターン欠陥検査装置の他の実施
例について説明する。

【００６６】前述したパターン欠陥検査装置は、センサ
画素寸法が一定であり、設計データの画素寸法をそれに
一致させるかあるいは、設計データの画素寸法さらに細
分化してその整数倍がセンサ画素寸法と一致するよう
に、設計データの画素寸法を可変としている。

【００６７】一方、センサ画素から得られた出力に基づ
いて計算上細分割して、見かけ上センサ画素を細かくし
たようにして比較を行なう方法が従来提案されている。
「例えば、電子情報通信学会論文誌Ｄ−ＩＩＩＶｏ
１. Ｊ７２−ＩＩＮｏ. １２ｐｐ. ２０４１〜２０５０
１９８９年１２月「局所摂動パターンマッチング法に
よるＬＳＩウエハーパターンの精密外観検査」松山
他。」このような方式と、本発明の方式を組合せて用い
ることもできる。つまり、最終的に比較されるセンサ画
素寸法（この場合は、細分化された寸法）と設計データ
から得られる画素寸法とが一致あるいは整数倍となって
いればよい。

【００６８】次にさらにパターン欠陥検査装置の別な実
施例を示す。

【００６９】従来、基本毎に検査装置の検査精度を粗モ
ードおよび精モードと変化させて実施する場合があっ
た。これは基板毎に精度が異なる（例えばマスクあるい
はレチクルであればＩＣの最小線幅が異なる）からで、
精粗モードの変更には対物レンズの倍率を変更して行な
う。ただし、対物レンズの倍率変更誤差を伴なうため従
来技術の欄に記載したような問題点を有するが、基本的
には基本毎に設計データも対応しているため、基本毎に
検査精度を変化させることは可能であった。

【００７０】しかし、一枚の基板内の検査において検査
精度を変化させることは従来困難であった。つまり、検
査精度を精粗に変化させる場合、対物レンズの倍率を変
化させるか、あるいは先の文献で示した例のように内挿
法的な考えにより見かけ上センサ画素寸法を変化させる
が、設計データの画素寸法をそれに対応して変化させる
手段がなかったために、結局１枚の基板内で検査モード
を変化させて検査することは困難であった。つまり１枚
の基板内で同一モード検査を行なっていた。ところが、
本発明のごとく設計データのビット寸法を任意に変化さ
せることが可能である場合には、１枚の基板内で検査精
度を精モードで実行する時にはそれに対応させて設計デ
ータビット寸法を細かくし、粗モードで実行する時には
ビット寸法を粗くすることが可能となる。それらは例え
ば投影倍率の変更に対応して行なわれる。

【００７１】これにより、従来検査精度をあげるために
精モードで１枚の基板全体を検査すると、精度が粗くて
もよい領域も精モードで検査してしまい検査時間が大幅
にかかり、また逆のケースでは検査時間は短縮される
が、欠陥の検査精度が悪化するといった欠点を全て解決
でき、検査精度も確保され検査時間も短縮される。

【００７２】このように１枚の基板内で検査モードを変
更する方法は、例えば基板の周縁部は精モードで、内部
回路部は精モードで検査したりＡＳＩＣのように１枚の
基板内に種々の寸法精度のＩＣが混在しているようなも
のにも適応でき、その効果も絶大である。

【００７３】

【発明の効果】以上詳述したように本発明によれば、ビ
ットパターンに展開する際に１画素寸法を任意に設定で
き、特にパターン欠陥検査に利用した時には擬似欠陥の
検出がなく、検査精度が大幅に向上する。

【００７４】また、ビットパターンに展開する際に１画
素未満の端数を生じるビットを所定の条件で補正するこ
とで、元の図形に最も近い形で展開でき、特にパターン
欠陥検査に利用した時には擬似欠陥の検出がなく、検査
精度が大幅に向上する。

【００７５】また、ビットパターンに展開する際に図形
情報が連結されている境界部分で双方の端数が共に切り
捨てられることが防止でき、特にパターン欠陥検査に利
用した時には擬似欠陥の検出がなく、検査精度が大幅に
向上する。

【００７６】また、検査精度を１枚の基板内で変化させ
た時には必要な検査精度を確保しつつ、検査時間の大幅
な短縮が実現できる。

【図面の簡単な説明】

【図１】本発明のパターン欠陥検査装置の一実施例を
示す概略構成図である。

【図２】本発明のビットパターン展開回路の実施例を
示す概略回路図である。

【図３】本発明のビットパターン展開回路の実施例を
示す概略回路図である。

【図４】本発明に係りビットパターン展開の作用を説
明するための説明図である。

【図５】本発明のビットパターン展開回路の一実施例
を示す概略図である。

【図６】本発明に係りビットパターン展開の作用を説
明するための説明図である。

【図７】本発明に係り基本図形の記録形式を示す説明
図である。

【図８】本発明に係り基本図形の記録形式を示す説明
図である。

【図９】本発明のビットパターン展開回路の一実施例
を示す概略図である。

【図１０】本発明に係る図形の重なりを説明するため
の説明図である。

【図１１】本発明に係り１画素未満の端数を生じるビ
ットを説明するための説明図である。

【図１２】本発明に係り１画素未満の端数を生じるビ
ットを説明するための説明図である。

【図１３】本発明のビットパターン展開回路の一実施
例を示す概略図である。

【図１４】本発明に係り図形の輪郭部分の処理の方法
を説明するための説明図である。

【図１５】本発明に係り図形の輪郭部分の処理の方法
を説明するための説明図である。

【図１６】従来のパターン欠陥検査装置の一実施例を
示す概略構成図である。

【図１７】比較の方法を説明するための原理図であ
る。

【図１８】ビット展開の説明図である。

【図１９】擬似欠陥の説明図である。

【図２０】擬似欠陥の説明図である。

【図２１】擬似欠陥の説明図である。

【符号の説明】

１光源（照明手段）２ホトダイオードアレイ（検出手段）３データ比較回路（比較手段）４試料台５センサ回路６ＣＰＵ７ビットパターン発生回路８テーブル制御回路９パラメータコンディショナ２１ベクトルデータ２２、２３，２４，２５レジスタ２６図形コードレジスタ２７パラメータコンディショナ

───────────────────────────────────────────────────── フロントページの続き (72)発明者田畑光雄神奈川県川崎市幸区堀川町72番地株式会社東芝堀川町工場内 (72)発明者吉川良一神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内

Claims

【特許請求の範囲】

【請求項１】任意図形を所定の図形情報に基づいて有
限個の画素から構成されるビットパターンイメージとし
て量子化し展開するビットパターン展開方法において、
前記量子化する際の画素の１画素寸法を任意に設定可能
としたことを特徴とするビットパターン展開方法。
【請求項２】任意図形を所定の図形情報に基づいて有
限個の画素から構成されるビットパターンイメージとし
て展開するビットパターン展開方法において、ビットパ
ターンデータに量子化する際に生じる１画素未満の端数
は四捨五入により処理を決定してビットパターンに割り
当てることを特徴とするビットパターン展開方法。
【請求項３】任意図形を所定の図形情報に基づいて有
限個の画素から構成されるビットパターンイメージとし
て展開するビットパターン展開方法において、ビットパ
ターンデータに量子化する際に１画素未満の端数を生じ
る画素は、その画素内を複数のサブ画素に分割し、その
サブ画素の多数決により処理を決定してビットパターン
に割り当てることを特徴とするビットパターン展開方
法。
【請求項４】任意図形を所定の図形情報に基づいて有
限個の画素から構成されるビットパターン展開方法にお
いて、ビットパターンデータに量子化する際に１画素未
満の端数を生じる画素は、所定の条件にしたがって切り
捨てるかあるいは切り上げるかを判断することを特徴と
するビットパターン展開方法。
【請求項５】任意図形を所定の図形情報に基づいて有
限個の画素から構成されるビットパターンイメージとし
て展開するビットパターン展開方法において、前記所定
の図形情報が連結される境界部分をビットパターンデー
タに量子化する際に、それぞれの図形情報毎に１画素未
満の画素が切り捨てられたことを考慮して境界部分に空
白ビットが生じないように補正しながらビットパターン
に展開することを特徴とするビットパターン展開方法。
【請求項６】任意図形を所定の図形情報に基づいて有
限個の画素から構成されるビットパターンイメージとし
て量子化し展開するビットパターン展開装置において、
前記量子化する際の画素の１画素寸法を任意に設定可能
とするためのパラメータコンディショナを設けたことを
特徴とするビットパターン展開装置。
【請求項７】任意図形を所定の図形情報に基づいて有
限個の画素から構成されるビットパターンイメージとし
て展開するビットパターン展開装置において、ビットパ
ターンデータに量子化する際に生じる１画素未満の端数
は四捨五入により処理を決定してビットパターンに割り
当てるための輪郭画素処理手段を設けたことを特徴とす
るビットパターン展開装置。
【請求項８】任意図形を所定の図形情報に基づいて有
限個の画素から構成されるビットパターンイメージとし
て展開するビットパターン展開装置において、ビットパ
ターンデータに量子化する際に１画素未満の端数を生じ
る画素は、その画素内を複数のサブ画素に分割し、その
サブ画素の多数決により処理を決定してビットパターン
に割り当てる輪郭画素処理手段を設けたことを特徴とす
るビットパターン展開装置。
【請求項９】任意図形を所定の図形情報に基づいて有
限個の画素から構成されるビットパターンイメージとし
て展開するビットパターン展開装置において、ビットパ
ターンデータに量子化する際に１画素未満の端数を生じ
る画素は、所定の条件にしたがって切り捨てるあるいは
切り上げるかを判断する輪郭画素処理手段を設けたこと
を特徴とするビットパターン展開装置。
【請求項１０】任意図形を所定の図形情報に基づいて
有限個の画素から構成されるビットパターンイメージと
して展開するビットパターン展開装置において、前記所
定の図形情報が連結される境界部分をビットパターンデ
ータに量子化する際に、それぞれの図形情報毎に１画素
未満の画素が切り捨てられたことを考慮して境界部分に
空白ビットが生じないように補正する境界画素処理手段
を設けたことを特徴とするビットパターン展開装置。
【請求項１１】前記ビットパターンデータは、少なく
とも一時的に一定量メモリ手段に記憶されることを特徴
とする請求項２、請求項３、請求項４あるいは請求項５
のいずれかに記載のビットパターン展開方法。
【請求項１２】前記ビットパターンデータを少なくと
も一時的に一定量記憶するための記憶手段をさらに備え
ていることを特徴とする請求項７、請求項８、請求項９
あるいは請求項１０のいずれかに記載のビットパターン
展開装置。
【請求項１３】前記１画素未満の画素が切り捨てられ
た場合には、切り捨てた旨の情報を付加し、この情報が
付加されている場合には切り捨て処理を実行せずパター
ン有りのデータとして、その後切り捨てた旨の付加情報
を除去することを特徴とする請求項５記載のビットパタ
ーン展開方法あるいは、請求項１０記載のビットパター
ン展開装置。