JPH0434434A

JPH0434434A - パターン欠陥検査方法とその装置

Info

Publication number: JPH0434434A
Application number: JP2139993A
Authority: JP
Inventors: Toru Tojo; 徹東條; Hideo Tsuchiya; 英雄土屋; Kyoji Yamashita; 恭司山下; Mitsuo Tabata; 光雄田畑; Ryoichi Yoshikawa; 良一吉川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-05-31
Filing date: 1990-05-31
Publication date: 1992-02-05
Anticipated expiration: 2014-02-10
Also published as: JPH11161797A; JP2856846B2; US5404410A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、図形情報をビットパターンイメージとして展
開するビットパターン展開方法およびその装置とそれら
を利用し半導体の製造等に用いられるマスクあるいはレ
チクル等の欠陥を検査するためのパターン欠陥検査方法
およびその装置に関する。

（従来の技術）半導体集積回路の製造等において、パターン転写に供さ
れるフォトマスクにパターン断線等の欠陥が存在すると
、所望する半導体素子を得ることができず歩留り低下の
要因となる。そこで従来、電子ビーム描画装置で製作さ
れたフォトマスクのパターン欠陥等を検査するマスク欠
陥検査装置が用いられている。この装置は、第１６図に
示すようにフォトマスク１１０にランプｌｏｔで光を照
射してマスク１１０上に形成されているパターンに応じ
た光信号をホトダイオードアレイ１０２で検出し、該マ
スク１１０にパターンを形成する際に用いられた設計デ
ータから得られる基準信号と上記検出信号とをデータ比
較回路１θ３により比較照合して、マスク１１０上のパ
ターン欠陥の有無及びパターンの正否を検査するという
ものである。

そして、この種の装置を使用してフォトマスク１１０の
パターンを検査する際には、　フォトマスク１１０を載
置したテーブル１０４をＸ方向或いはＹ方向に連続的に
移動してフレーム単位の検査を行う。

さらに、テーブル１０４の連続移動方向と直交する方向
にフレーム幅だけテーブル１０４を移動して前記フレー
ム単位の検査を繰返し、フォトマイク１１０のパターン
形成領域全面を網羅した検査を行う。　このフレーム検
査では、フォトマスクｌｌＯ上に形成されているパター
ンに応じた光信号をホトダイオードアレイ１０２とセン
サ回路１０５で検出信号として検出すると共に、該フォ
トマスク１１０にパターンを形成する際に用いられた設
計データを計算機１０６から読込み上記光信号と対応す
る基準信号をビットパターン発生部１０７により生成し
て、双方の信号をテーブル１０４の測定位置毎に比較照
合を行うという処理をテーブル１０４を一定速度で連続
的に移動しながら行う工程となっていた。

このような検査装置で設計パターンと検出信号とを比較
して欠陥の有無を判定する方法として具体的には次のよ
うなものがある。

すなわち、第１７図に示すように設計パターン（この場
合Ｆの文字）の情報Ｐ（ｘｒｙ）とホトダイオード１０
２の感度特性Ｆ（ｘ、ｙ）とがら撮像系を通して得られ
るであろう予想センサーの出力Ｒを計算によって求める
。次に実際のセンサー１０５の出力Ｓ（第１７図の場合
、右上端３Ｘ３の位置の出力が低い）と予想されたセン
サー出力Ｒとをデータ比較回路１０３で比較し、その差
があらかじめ設定された信号レベルより大きいときこの
場所に欠陥あり、と判断する。第７図の例の場合、欠陥
部分と設計データの呂力差は’２”（＝５−３）あり、
予めＪＪ　１　＃以上の信号レベル差があると「欠陥」
とみなすと定義されていると、この場合「欠陥」と判断
される。

しかしながらこのような比較方法において、設計データ
からの予想センサー出力Ｒと実際のセンサー出力Ｓとの
各寸法とが完全に一致してぃなかった（具体的には、実
際のセンサ出力Ｓの領域の寸法が０．６−とすると設計
データの寸法が０．５μｓ）。

その理由は、まず第１に第１８図に示すように図形の定
義が電子ビーム描画装置の描画データであるドツト単位
で行なわわ、実際の寸法で対応されていないことに起因
している。すなわち第１８図で示すように２５６ｂｉｔ
の幅の描画領域を電子ビーム描画装置で描画してパター
ンを作る場合、それが実際に２５６虜で描かれるとした
場合、１　ｂｉｔ当り１ｐの寸法に対応した寸法となる
。例えば、１２８ｐの幅で書かれるとした場合、１　ｂ
ｉｔ当り０．５．、また６４μｓの幅で書かれるとした
場合、　１　ｂｉｔ当り０．２５−の寸法と定義されパ
ターンが作られるにのような変更は電子ビーム描画装置
の偏向幅をこのドツトデータに従って２５６卯、あるい
は１２８ｐ、６４−として、描画が行なわれているため
に生じる。

従って、この選択によって設計データから作ることので
きる寸法Ｒ（予想センサ出力）を常に画素寸法（実際の
センサ出力Ｓ）と一致させることは困難である。またマ
スクはスケーリングといって本来の寸法の０．８．１．
０．１．２倍に寸法を変化させて（細らせたり太らせた
りして）描画することがある。描画では同じドツトデー
タを用いて、電子ビームの偏向幅をスケーリングに合せ
て変更させた対応し、パターン描画を行なう。

この場合も実際のビット当りの寸法がスケーリングによ
っていかようにも変化していた。上述したようにドツト
当りの寸法とセンサ画素寸法が一致していないために、
欠陥検出レベルが、向上しないという問題が出てくる。

ドツト寸法と画素寸法とを一致あるいは整数倍とさせる
ことによって上記問題点は解決することができるが、従
来まではスケーリングの実施によって整数倍にすること
ができなかった。

第２に通常の検査装置は基板毎に粗モード、精モードと
測定精度を変化させて実施する事が多く（ただし１枚の
基板内は同一モードで検査）、これは対物レンズの倍率
等を変えて行なう。しかしながら倍率は正確に整数倍で
変化させることが難かしく、倍率変更誤差を生じる。こ
のような場合、センサ画素寸法が微小に変化し、上述し
たのと同様な問題が生じる。正確に個々の倍率を知って
おき、センサ画素に対応した設計データ（予想センサ出
力）Ｒを提供することが必要であった。

以上述べたような原因によってセンサ画素とドツト寸法
との差が出た場合、具体的には、第１９図に示すように
、（第１９図では簡単化のため実際のセンサに対応させ
た１次元の場合を示している）対応させる実際の設計デ
ータを間引いて比較するべきデータを作り第１７図で示
したような処理を行ない欠陥を検出していた。このため
設計パターンデータと実際のセンサーからのデータとの
間に厳密には局所的な位置ずれを生じた状態で比較を行
なっていることになる。具体的には第１９図で示したよ
うにセンサ画素を０．６．、データビットが０．５−単
位で出力された場合を考えると、０．６ｐと０．５−の
最小公倍数である３−ごとに正確な位置で比較を行なう
。しかし途中では、最大（ｍ＝３、ｎ＝３の場合を考え
る）０．５Ｘ　ｍ−０，６Ｘ　ｎ　＝　−０，３／ｆｆｉの
位置ずれを生じている。このような位置ずれ量を最小に
するためにｍ＝４のデータを１個とばし（間引い）でｍ
　＝　５とｎ＝４との比較を行ない位置ずれ量を最小と
している。このような位置ずれ量は先に述べたように電
子ビーム描画装置で描画されたスチーリングファクタに
よって変化してしまうが、それぞれのドツトデータとセ
ンサ画素寸法とを一致させることを積極的に行なわない
ために生じる。またこの不一致を少しでも軽減させよう
とすると上述したような間引き等の方法によって補正を
する必要が生じていた。このため、補正回路を付加する
必要性も生じていた。

この位置ずれ量が生じている状態で、設計上の予想され
るセンサ出力Ｒを計算し、実際のセンサＳと比較した時
、この位置ずれに起因した欠陥（これは本当の欠陥では
なく疑似欠陥と言われる）が多数検出され、装置としで
ある精度以下の欠陥を検出できなくなるという問題があ
った。

次に、上記データの間引きおよび、逆の重復利用する場
合をもう少し具体的に図示すると次の第２０図および第
２１図のようになる。

第２０図は、先の説明と同様に間引きの例であるが、こ
の場合、センサデータには欠陥が存在するが、設計デー
タで間引かれたビットカΣ存在し、それによって欠陥が
検出されない。

また、第２１図は、設計データに重複して参照されるビ
ットが存在するため、欠陥が存在しないにもかかわらず
欠陥有りと判定されてしまう。

次に第３にこのような欠陥を判定する回路内には、現在
どういう部分（エツジ、コーナ等）を比較しているのか
を判別する特徴抽出回路が設けられているのが一般的で
ある。

この特徴抽出回路はそれぞれのセンサ出力Ｓ。

Ｒとの差から欠陥であると判定するための設定レベル（
スレッシュホールドレベル）を変化させるために用いる
。

この特徴抽出回路の基本的な考え方は例えば特願平２−
４６２２７号に詳しく記載されているため、ここでは省
略するが、比較のためデータを間引いて用いることによ
ってこの特徴抽出回路も、正しくコーナ、エツジ、３角
形等を判別できないという問題も生じてくる。

（発明が解決しようとする課題）このように従来、上記の原因で発生する疑似欠陥が多く
検出されるため、検出精度を向上させることができず、
また検出された欠陥の種類の判別を人為的に行なう必要
も生じてくるため、作業が煩雑で且つ検査のスループッ
トも低下するという問題があった。また一定数以上の欠
陥が検出されたマスクについては、不良品として再度製
作し直すという工程が設けられているため実用上問題の
ないマスクについても不良品となってしまう等の問題が
あった。

そこで本発明は、任意図形をビットパターンデータに展
開する際に種類の展開が実行できるビットパターン展開
方法およびその装置、またこのビットパターンイメージ
と例えばマスクのパターンを比較検査することによって
上記疑似欠陥の検出が少なく検査精度の向上を図ったパ
ターン欠陥検査方法およびその装置を提供することを目
的とする。　　〔発明の構成〕（課題を解決するための手段）上記目的を達成するために本発明は、次のように構成さ
れている。

本発明の請求項は、請求項１乃至請求項５がビットパタ
ーン展開方法であり、このビットパターン展開方法を利
用したパターン欠陥検査方法は、請求項１１乃至請求項
１５である。

また、請求項６乃至請求項１０は請求項１乃至請求項５
に対応して装置クレームであり、同じく請求項１６乃至
請求項２０は請求項１１乃至請求項１５に対応した装置
クレームである。

したがって、代表として請求項１乃至請求項５について
構成を特徴する請求項１の発明においては、任意図形を所定の図形情報に基づいて有限個の画素から
構成されるビットパターンイメージとして展開するもの
において、前記画素の１画素寸法を任意に設定可能としたことを特
徴としている。

請求項２の発明においては、任意図形を所定の図形情報に基づいて有限個の画素から
構成されるビットパターンイメージとして展開するもの
において、ビットパターンデータに量子化する際に生じる１画素未
満の端数は四捨五入により処理を決定してビットパター
ンに割り当てることを特徴としている。

請求項３の発明においては、任個図形を所定の図形情報に基づいて有限個の画素から
構成されるビットパターンイメージとして展開するもの
において、ビットパターンデータに量子化する際に１画素未満の端
数を生じる画素は、その画素内を複数のサブ画素に分割
し、そのサブ画素の多数決により処理を決定してビット
パターンに割り当てることを特徴としている。

請求項４の発明においては、任意図形を所定の図形情報に基づいて有限個の画素から
構成されるビットパターンイメージとして展開するもの
において、ビットパターンデータに量子化する際に１画素未満の端
数を生じる画素は、所定の条件にしたがって切り捨てる
かあるいは切り上げるかを判断することを特徴としてい
る。

請求項５の発明においては、任意図形を所定の図形情報に基づいて有限個の画素から
構成されるビットパターンイメージとして展開するもの
において、前記所定の図形情報が連結される境界部分をビットパタ
ーンデータに量子化する際に、それぞれの図形情報毎に
１画素未満の画素が切り捨てられたことを考慮して境界
部分に空白ビットが生じないように補正しながらビット
パターンに展開することを特徴としている。

また、請求項２１に記載の発明においては、任意のパタ
ーンが描かれた基板を照明手段で照明してこのパターン
像を検出手段で検出し、前記パターンの設計データを所
定の図形情報に基づいて発生させたビットパターンデー
タと前記検出手段からの出力データとを比較することに
よって前記基板上のパターンの欠陥を検査するパターン
欠陥検査方法において、１枚の基板を検査精度を変化させて検査することを特徴
としている。

（作用）上記のように構成されるビットパターン展開方法あるい
はそれに対応している装置あるいはパターン欠陥検査方
法および装置にあっては、次のような作用が得られる。

請求項１に記載のものにあっては、特にパターン欠陥検
査に利用した時にその作用効果が絶大であって、センサ
で得られるパターン像の１画素寸法に設計データのビッ
トパターンデータの１画素寸法を一致あるいはその整数
倍が一致するように設定することにより、疑似欠陥の検
出がなく検出精度が飛躍的に向上する。

請求項２乃至請求項４に記載のものにあっては、図形の
輪郭が１画素の端数を生じたときに、上記請求項に記載
した処理を施すことにより、元の図形のビットパターン
イメージに最も近い形で展開することができる。特に、
パターン欠陥検査に利用した場合には、疑似欠陥の検出
がなく検出精度が飛躍的に向上する。

請求項５に記載のものにあっては、図形情報が連結され
ている境界部分で双方の図形の輪郭が１画素の端数を生
じたときに、上記請求項に記載した処理を施すことによ
り、境界部分のビットが双方で切り捨てられることを防
止することができ、元の図形のビットパターンイメージ
に最も近い形で展開することができる。特に、パターン
欠陥検査に利用した場合には、疑似欠陥の検出がなく検
出精度が飛躍的に向上する。

請求項２１に記載のものにあっては、１枚の基板内を検
査するときに、精度を要求される部分は検査精度を高め
て高精度に検査し、精度の要求され無い部分は検査精度
を低下させて時間を短縮して検査を実行する。これによ
り、必要な検査精度を確保しつつ、検査時間を大幅に短
縮することができる。

（実施例）以下本発明のパターン欠陥検査装置の−実施例について
図面を参照して説明する。

第１図は、本発明のパターン欠陥検査装置の概略全体図
を示すものであり、従来のパターン欠陥検査装置と最も
異なる箇所は、後述するがパラメータコンディショナ９
を設けたことである。

本発明の特徴たるパラメータコンディショナ９の鮮明を
説明する前に装置全体の概略説明を以下簡単に行なう。

第１図中、フォトマスク１ｏを載置する試料台４は計算
機６から指令を受けたテーブル制御回路８により、Ｘ方
向、Ｙ方向に移動されるものとなっている。そして、試
料台４の座標位置は、例えばレーザ干渉計１１よりなる
位置回路１２により測定されるものとなっている。試料
台４の上方には光照部である光源１が配置されており、
光源１からの光はフォトマスクｌｏ上に照射されて、そ
の透過光が信号検出部であるフォトダイオードアレイ２
の受光面に照射される。このフォトダイオードアレイ２
は第１９図Ｓで示したように複数の光センサを一方向に
配列してなるものである。試料台４を連続移動させるこ
とにより、フォトダイオードアレイ２ではフォトマスク
１０の被検査パターンに対応した検査信号（測定信号）
が検品される。この測定信号はデータ比較回路３に送ら
れ、２次元的に（ある時間を経た後のセンサが受けとっ
た情報として）表現すると、第１７図Ｆ　（ｘｐ　ｙ）
で示したものとなる。一方、磁気ディスク装置１１３よ
り転送された設計パターンデータは、計算機６で種々の
処理を施され、ビットパターン発生回路７に送られる。

適当な寸法に分割されたデータは第１７図Ｐ（ｘ、ｙ）
で示されるように“１”ｏｒ　ＩＩ　Ｑ　７１によって
、設計パターンを表現する。従来この分割方法が可変で
ないために種々の問題が生じていた。

ビットパターン発生回路７で作られたデータはデータ比
較回路９に送られ、第１７図で示した処理を行ない欠陥
を判定する。

第２図はパラメータコンディショナ９とビットパターン
発生回路７の概略図を示すものであり、その構成は種々
考えられるものであるが、ここではその例を示す。した
がってこれに限定されるものではない。計算機６で変換
処理された設計パターンデータは、検査に必要な一部を
ビットパターン発生回路７のパターンメモリ７１にスト
アされる。

記号化されているデータは次のデータ展開回路７２によ
って基本図形データとして展開される。

すなわち、第４図に示されるように四角形、３角形、台
形等の基本図形データとして図に示すようなイメージで
展開していく。

展開されたデータはドツトパターンジェネレータ７３に
送られ第４図に相当した図形をＫｌ　１　ｊ３　１４０
１１のビットパターンとして表現し図形を定義する。

その後ビットパターンとして定着されたデータはビット
パターンメモリ７４に格納され、データ比較回路３の入
出力に合せて出力できるようにソーティング回路７５に
入り、出力される。

一方、パラメータコンディショナ９は、計算機６から検
査倍率β、設計データと実際のフォトマスク１０上の図
形との倍率の差Δβ、スケーリングファクタに等の情報
を受は取り、データ展開回路７２で設計データが図形デ
ータに展開される時の倍率の変更を行なう。この倍率の
変更は設計データのビットパターンデータのビット寸法
がセンサの１画素寸法に等しいか、あるいは設計データ
の方を細かい寸法として（１／整数倍）となるように上
記パラメータ値β、Δβ、Ｋに基づいて自動的に行なわ
れる。

次に上記パラメータ値によって制御されるデータ展開回
路７２の作用を説明する。例として第４図で示された四
角形について述べる。原点からの座標（Ｘ工、ｙｌ）、
長さΔＸ、Δｙの情報で与えられた図形はセンサー画素
に対応する寸法をｆ（ｐ）とすると、ｆ（ｐ）ｘｎ≧Ｘ、　　（ｎは整数で画素番号）が満足
される。またｎをカウントｕｐｌ、、ｎの個数をもとめ
る。端数被数は４捨５人等の処理によってまるめられる
。

同様にｆ（ｐ）ｘｍ≧ｙ工によってｍを求める。ｍ＝ｍの箇所でのｎ＝１〜ｎ−１
までを“０”と定義する。次にｊ”（ｐ）×ｎ１≧ｘ１＋ΔＸのｎｌを求め、ｍ＝ｍでのｙ方向位置のｎ　＝　ｎ＝ｎ
ユまでを“１”と定義する。それ以降は“０”と定義す
る。これによってｙ方向ｍ＝ｍでのセンサー画素に対応
した寸法で図形データを定義したことになる。さらにｍ
　＝　ｍ　＋ｌのｙ方向位置で同様の手順をふむことに
よってセンサー画素に等しいドツトデータを作っていく
ことができる。ここでｆ（ｐ）はセンサー画素に対応す
る寸法をとることが重要で例えば検査倍率（β）によっ
て、設計と実際の倍率の差（Δβ）によって、スケーリ
ングファクター（Ｋ）によって、変更しつる値とする。

と表わされ、それぞれβ、Δβ、にの関数となっている
。この値は各装置固有の方法によって求めることが必要
である。このように実際の座標寸法を定義し、種々の条
件によって変更される画素寸法を求めることによって実
際の画素寸法に対応したビットデータを作り出すことが
できる。

第２図は、周知のビットパターン発生回路７に新たにパ
ラメータコンディショナ９を付加して制御するものであ
るが、第３図に示すようにパラメータコンディショナ９
をビットパターン発生回路７の内部に設ける形式として
、新たにパラメータコンディショナ９の機能を有したビ
ットパターン発生回路７′として考えることもできる。

また第２図ではパラメータコンディショナ９のパラメー
タ（先に述べたβ、Δβ、Ｋ）が全て計算機６から制御
されていたが、第３図に示すようにパラメータのうち、
例えばスケーリングには。

設計パターンデータの中に取り込まれており、パターン
メモリ７１からパラメータコンディショナ９に入力され
るようになっていてもよい。

次に前述したビットパターン発生回路７とパラメータコ
ンディショナ９を組合せて、発生されるビット寸法を任
意に可変させる技術は、特に重要で、広くはん州外があ
るため、以下にもう少し詳細に説明を行なう。

第５図は本発明のビットパターン展開回路の第１の実施
例である。ベクトルデータ２１（ベクトルデータとは、
任意図形の形状を解析し、線分あるいは三角形・四角形
等の簡単な基本要素図形の集合として認識し、要素図形
毎に位置、大きさ、線分の方向等をベクトルデータとし
て記録するものである。）はこの回路の上位制御計算機
のディスク装置やメモリに保存されている。保存されて
いるデータの形態は第６図に例示した図形の場合は、直
角三角形と四角形の要素図形に分割して、第７図に示す
ように要素図形ごとの集合体としである。

要素図形の情報は、同じ直角三角形でもＸｔ’／座標軸
に対してどの状態になっているかの情報が織り込まれて
いる。ベクトルデータ２１の要素情報の、図形コードは
図形コードレジスタ２６に、また（ｘ、ｙ）座標、およ
び図形の辺の長さは、それぞれレジスタ２２乃至２５に
書き込まれる。

パラメータコンディショナ２７は、ベクトルデータで記
述されている座標・寸法値から、ビットパターンメモリ
３３でのメモリアドレスに変換演算して、Ｘ座標用レジ
スタ２８、Ｘ座標用レジスタ２９゜図形の辺の長さ用レ
ジスタ３０．３１に書き込む。この際に、パラメータコ
ンディショナ２７は上位制御計算機から、パラメータ（
先のパターン欠陥検査装置の実施例では前述したように
撮像系の倍率、検査モードなど）の情報を受は取り、ア
ドレス割り付けの演算を正確に行う。

つぎに、第９図に示すように、図形コードを解析して、
ビットパターンデータｙ方向の初期値ｙ上端カウンタ４
２とｙ下端カウンタ４３にセットする。

これらのｙ上端カウンタ４２とｙ下端カウンタ４３はプ
リセット可能なアップダウンカウンタで構成する。

基本図形の記録形式は、第７図と第８図に例示したとお
りで、第９図で図形コードが［三角形■」ならばｙ上端
・下端とも初期値はｙであり、図形コードがｒ三角形（
４）」ならばｙ上端・下端とも初期値は３ｒ＋Ｌ、とな
る０図形コードが「三角形■」ならばｙ上端カウンタ４
２にはｙ＋Ｌ、をセットし。

ｙ下端カウンタ４３にはｙを初期値としてセットする。

第６図の例の■の要素図形は図形コード＝１で、ｙ上端
・下端とも初期値はｙである。

第９図のＸカウンタ４１の初期値は、Ｘ座標レジスタ２
８の値をそのままプリセットする。要素図形のＸ方向の
長さはＬ□て、Ｘカウンタ４１は初期値からＬユたけカ
ウントしたら停止し、ひとつの要素図形についての処理
が完了することになる。

ビット展開処理は、Ｘカウンタ４１の進行に同期とて、
そのＸ位置におけるｙ方向並列データの上端・下端輪郭
ビットを求めながら行なう、三角形の傾面は一定の規則
に基づいて勾配の演算を行いながら求めていくが、ここ
では勾配を算出する手段・規則は特定のものである必要
はなく、周知のあらゆる方式が採用できる。

図形データは基本図形単位に分割する際に、第１０図に
示すように、複数の基本図形が重なった状態で表現する
可能性がある。これに対応するため、ビットパターンメ
モリに展開データを書き込む際には、当該アドレスのデ
ータを一度読みだして、書き込むべきデータと論理演算
を施して、再書き込みする（ｒｅａｄ−ｍｏｄｉｆｙ−
ｗｒｉｔｅ）処理を行う。

この実施例ではビットパターンメモリ３３は必須要素で
はなく、ダイレクトに出力−してもよい、その際パラメ
ータコンディショナ２７は、各レジスタ２８乃至３１に
ビットパターンメモリ３３のメモリアドレスではなく、
出力光の必要なアドレスに変換演算してビットパターン
展開処理する。

次に１本発明のビットパターン展開回路の第２の実施例
を第１１図を用いて説明する。要素図形の存在する位置
は必ずしもビットの量子化単位のアドレスと一致せず、
第１１図（ａ）のようにビットの中間に要素図形の輪郭
が通ることがある。この場合に単に切り捨て演算で要素
図形をビットパターンに割り当てると第１１図（ｂ）に
なる、ところが、第１１図（ａ）のＳで示した画素をセ
ンサで観測すれば、黒い部分が少なく白い部分が大半を
占めるので、観測値は白に近い値になる。そのまま、設
計基準データと比較すると設計基準データは黒の画素な
ので欠陥と判定することになる。そこで、ビット単位に
量子化する際に１ビツト未満の端数を四捨五入する補正
をした、第１１図（ｃ）を発生するよう、パラメータコ
ンディショナで処理する。こうすれば、観測値に対応す
る設計基準データは白の画素なので適正な比較ができる
。ここで発生したビットパターンメモリに書き込む手法
は、上記第１の実施例の場合と同様に、展開済み図形と
の重なりを考慮しておく。

また、上記四捨五入処理補正を行なうかわりに、次のよ
うな処理を施してもよい。

つまり、第１１図（ａ）で示したビットの中間に輪郭が
位置する場合に、それらのビットを全てサブ画素に分割
する。すなわち第１２図に示すように１ビツトの中（例
えば図中Ｓで示される画素について示す）をさらに分数
のサブ画素５０（例えば５×５）に分割し、それらサブ
画素５０の白い部分と黒い部分の多数決をとることによ
り輪郭部分の補正が四捨五入の場合と同様に適切に行な
える。

次に本発明のビットパターン展開回路の第３の実施例に
ついて説明する・この実施例では、要素図形に分割する際の要素図形同士
の境界部分に注目している。

第６図の■と■のように要素図形が接続されている場合
に、それぞれの要素図形単位でビットパターン展開処理
してしまうので、つながりに相当する部分が双方で切り
捨てられる可能性がある。

この場合、データ上つながっているはずの図形に１ビツ
トの隙間が入ることになる。そこで、この対策を施した
第３の実施例として、第１３図に示す回路構成をとる。

ビットパターンメモリ３３のデータ長を、アレイセンサ
１画素につき２［ｂｉ’ｔ１割り当てる。２　［ｂｉｔ
］で４つの状態を表現できるが、従来どおりビットなし
を“０”、ビットありをＲ１ｔｊ　　１ビツト未満の端
数を切り捨てた場合にはそのビットを“２”として３つ
の状態で表現する。これにより、第１４図（ａ）の図形
は、第１４図（ｂ）に示すように表現される。上記第２
の実施例とは、メモリのデータ長は１ビツトで、１ビツ
ト未満の端数を切り捨てた場合に、そのビットを“０”
として表現していたことが異なる。上記第２の実施例で
は、Ｘカウンタ４１とＸカウンタ４２．４３の値からビ
ットパターンメモリ３３のアドレスを求め、そのままデ
ータを書き込んでいた。

第１３図に示す、第３の実施例では、メモリ書き込みに
先立ってビットパターンメモリの当該アドレスのデータ
を読みだして、すでに図形が描かれているかを確認して
、論理回路５１で論理和（ＯＲ）をとりながら、追記し
ていく。つまり、前回のゴツトパターン展開でデータが
“１”　（ビットあり）になっていれば、新たに“Ｏ”
か“１”を書き込んでも結果は、′１”のままになり、
前回のビットパターン展開でデータが“０”　（ビット
なし）になっていれば、新たに１”を書き込んだときに
結果が“１”になる。さらに、データ“２”つまり、前
回のビットパターン展開で切り捨てを行っていた場合に
、新たにデータ“２”を追記する場合は１通常のデータ
“１”にして取り扱うことにする。これら、新旧データ
の関係を第１５図に示すにの処理を施したことにより、
本来つながっているべき図形を基本図形単独で処理した
ために、１ビツトの隙間が生じることを解決できる。

このように第２．第３の実施例はビットパターンメモリ
３３を設けて、ビットパターンメモリ３３とビットパタ
ーン展開処理回路３２の相方向のデータ移動が実行でき
るようになっていればよい。

また、以上のビットパターン発生回路の第１の実施例の
説明ではアレイセンサの画素寸法と設計データの量子化
寸法を、一致させる場合について示したが、設計データ
の分割をセンサ１画素に対して整数倍のビット数に割り
当てることでこの実施例のそれぞれの構成を実現しても
この発明は有効に作用する。

さらに、以上のビットパターン発生回路の発明で処理し
たビット展開結果の用途は、デイスプレィ装置で表示す
る、または、印刷出力して提示に供する。さらに、前述
したパターン欠陥検査装置などで比較検査する設計値の
データベースとして引用するなど、あらゆる応用に際し
ても有効に作用する。

次に再びパターン欠陥検査装置の他の実施例について説
明する。

前述したパターン欠陥検査装置は、センサ画素寸法が一
定であり、設計データの画素寸法をそれに一致させるか
あるいは、設計データの画素寸法さらに細分化してその
整数倍がセンサ画素寸法と一致するように、設計データ
の画素寸法を可変としている。

一方、センサ画素がら得られた出方に基づいて計算上細
分割して、見かけ上センサ画素を細かくしたようにして
比較を行なう方法が従来提案されている。「例えば、電
子情報通信学会論文誌Ｄ−ｍ　Ｖｏｌ、　Ｊ　７２−　
Ｄ−ＩＩＮｏ、１２　ｐｐ、２０４１〜２０５０１９８
９年１２月「局所摂動パターンマツチング法によるＬＳＩウェーハ
パターンの精密外観検査」松山他、」このような方式と
、本発明の方式を組合せて用いることもできる。つまり
、最終的に比較されるセンサ画素寸法（この場合は、細
分化された寸法）と設計データから得られる画素寸法と
が一致あるいは整数倍となっていればよい。

次にさらにパターン欠陥検査装置の別な実施例を示す。

従来、基本毎に検査装置の検査精度を粗モードおよび精
モードと変化させて実施する場合があった。これは基板
毎に精度が異なる（例えばマスクあるいレチクルであれ
ばＩＣの最小線幅が異なる）からで、精粗モードの変更
には対物レンズの倍率を変更して行なう。ただし、対物
レンズの倍率゛変更誤差を伴なうため従来技術の欄に記
載したような問題点を有するが、基本的には基本毎に設
計データも対応しているため、基本毎に検査精度を変化
させることは可能であった。

しかし、−枚の基板内の検査において検査精度を変化さ
せることは従来困難であった。つまり。

検査精度を精粗に変化させる場合、対物レンズの倍率を
変化させるか、あるいは先の文献で示した例のように内
挿法的な考えにより見かけ上センサ画素寸法を変化させ
るが、設計データの画素寸法をそれに対応して変化させ
る手段がなかったために、結局１枚の基板内で検査モー
ドを変化させて検査することは困難であった。つまり１
枚の基板内で同一モード検査を行なっていた。

ところが１本発明のごとく設計データのビット寸法を任
意に変化させることが可能である場合には、１枚の基板
内で検査精度を精モードで実行する時にはそれに対応さ
せて設計データビット寸法を細かくし、粗モードで実行
する時にはビット寸法を粗くすることが可能となる。そ
れらは例えば投影倍率の変更に対応して行なわれる。

これにより、従来検査精度を上げるために精モードで１
枚の基板全面を検査すると、精度が粗くてもよい領域も
精モードで検査してしまい検査時間が大幅にかかり、ま
た逆のケースでは検査時間は短縮されるが、欠陥の検査
精度が悪化するといった欠点を全て解決でき、検査精度
も確保され検査時間も短縮される。

このように１枚の基板内で検査モードを変更する方法は
１例えば基板の周縁部は精モードで、内部回路部は精モ
ードで検査したりＡＳＩＣのように１枚の基板内に種々
の寸法精度のＩＣが混在しているようなものにも適用で
き、その効果も絶大である。

〔発明の効果〕以上詳述したように本発明によれば、ビットパターンに
展開する際に１画素寸法を任意に設定でき、特にパター
ン欠陥検査に利用した時には疑似欠陥の検出がなく、検
査精度が大幅に向上する。

また、ビットパターンに展開する際に１画素未満の端数
を生じるビットを所定の条件で補正することで１元の図
形に最も近い形で展開でき、特にパターン欠陥検査に利
用した時には疑似欠陥の検出がなく、検査精度が大幅に
向上する。

また、ビットパターンに展開する際に図形情報が連結さ
れている境界部分で双方の端数が共に切り捨てられるこ
とが防止でき、特にパターン欠陥検査に利用した時には
疑似欠陥の検出がなく、検査精度が大幅に向上する。

また、検査精度を１枚の基板内で変化させた時には必要
な検査精度を確保しつつ、検査時間の大幅な短縮が実現
できる。

【図面の簡単な説明】

第１図は、本発明のパターン欠陥検査装置の一実施例を
示す概略構成図、第２図と第３図は、本発明のビットパ
ターン展開回路の実施例を示す概略回路図、第４図は、
本発明に係りビットパターン展開の作用を説明するため
の説明図、第５図は、本発明のビットパターン展開回路
の一実施例を示す概略図、第６図は、本発明に係りビッ
トパターン展開の作用を説明するための説明図、第７図
と第８図は、本発明に係り基本図形の記録形式を示す説
明図、第９図は、本発明のビットパターン展開回路の一
実施例を示す概略図、第１０図は、本発明に係る図形の
重なりを説明するための説明図、第１１図と第１２図は
、本発明に係り１画素未満の端数を生じるビットを説明
するための説明図、第１３図は、本発明のビットパター
ン展開回路の一実施例を示す概略図、第１４図と第１５
図は、本発明に係り図形の輪郭部分の処理の方法を説明
するための説明図、第１６図は、従来のパターン欠陥検
査装置の一実施例を示す概略構成図、第１７図は、比較
の方法を説明するための原理頭、第１８図は、ビット展
開の説明図、第１９図乃至第２１図は、疑似欠陥の説明
図である。１・・・光源（照明手段）２・・・ホトダイオードアレイ（検出手段）３・・・デ
ータ比較回路（比較手段）４・・・試料台　　　　　５・・・センサ回路６・・・
ＣＰＵ７・・・ビットパターン発生回路８・・・テーブル制御回路９・・・パラメータコンディショナ２１・・・ベクトルデータ２２、２３．２４．２５・・・レジスタ２６・・・図形
コードレジスタ２７・・・パラメータコンディショナ代理人　弁理士　則　近　憲　佑第図第図＞　−６− 第図第図ＦＩＣ− 第図ｎ鵠図Ｕコ一第図（ａ）七１４形（１））　　　ネ南５Ｌ情１拳送つきヒ“ットパターンテ＝ヌ第図第図第図 →ｎ　＝　０．６　ｐｍ第図ＦＩ５３１力Ｎｖたビット第図欠陥具い１；むＷ力１５［１第図

Claims

【特許請求の範囲】

（１）任意図形を所定の図形情報に基づいて有限個の画
素から構成されるビットパターンイメージとして量子化
し展開するビットパターン展開方法において、前記量子化する際の画素の１画素寸法を任意に設定可能
としたことを特徴とするビットパターン展開方法。
（２）任意図形を所定の図形情報に基づいて有限個の画
素から構成されるビットパターンイメージとして展開す
るビットパターン展開方法において、ビットパターンデータに量子化する際に生じる１画素未
満の端数は四捨五入により処理を決定してビットパター
ンに割り当てることを特徴とするビットパターン展開方
法。
（３）任意図形を所定の図形情報に基づいて有限個の画
素から構成されるビットパターンイメージとして展開す
るビットパターン展開方法において、ビットパターンデータに量子化する際に１画素未満の端
数を生じる画素は、その画素内を複数のサブ画素に分割
し、そのサブ画素の多数決により処理を決定してビット
パターンに割り当てることを特徴とするビットパターン
展開方法。
（４）任意図形を所定の図形情報に基づいて有限個の画
素から構成されるビットパターンイメージとして展開す
るビットパターン展開方法において、ビットパターンデータに量子化する際に１画素未満の端
数を生じる画素は、所定の条件にしたがって切り捨てる
かあるいは切り上げるかを判断することを特徴とするビ
ットパターン展開方法。
（５）任意図形を所定の図形情報に基づいて有限個の画
素から構成されるビットパターンイメージとして展開す
るビットパターン展開方法において、前記所定の図形情報が連結される境界部分をビットパタ
ーンデータに量子化する際に、それぞれの図形情報毎に
１画素未満の画素が切り捨てられたことを考慮して境界
部分に空白ビットが生じないように補正しながらビット
パターンに展開することを特徴とするビットパターン展
開方法。
（６）任意図形を所定の図形情報に基づいて有限個の画
素から構成されるビットパターンイメージとして量子化
し展開するビットパターン展開装置において、前記量子化する際の画素の１画素寸法を任意に設定可能
とするためのパラメータコンディショナを設けたことを
特徴とするビットパターン展開装置。
（７）任意図形を所定の図形情報に基づいて有限個の画
素から構成されるビットパターンイメージとして展開す
るビットパターン展開装置において、ビットパターンデータに量子化する際に生じる１画素未
満の端数は四捨五入により処理を決定してビットパター
ンに割り当てるための輪郭画素処理手段を設けたことを
特徴とするビットパターン展開装置。
（８）任意図形を所定の図形情報に基づいて有限個の画
素から構成されるビットパターンイメージとして展開す
るビットパターン展開装置において、ビットパターンデータに量子化する際に１画素未満の端
数を生じる画素は、その画素内を複数のサブ画素に分割
し、そのサブ画素の多数決により処理を決定してビット
パターンに割り当てる輪郭画素処理手段を設けたことを
特徴とするビットパターン展開装置。
（９）任意図形を所定の図形情報に基づいて有限個の画
素から構成されるビットパターンイメージとして展開す
るビットパターン展開装置において、ビットパターンデータに量子化する際に１画素未満の端
数を生じる画素は、所定の条件にしたがって切り捨てる
かあるいは切り上げるかを判断する輪郭画素処理手段を
設けたことを特徴とするビットパターン展開装置。
（１０）任意図形を所定の図形情報に基づいて有限個の
画素から構成されるビットパターンイメージとして展開
するビットパターン展開装置において、前記所定の図形情報が連結される境界部分をビットパタ
ーンデータに量子化する際に、それぞれの図形情報毎に
１画素未満の画素が切り捨てられたことを考慮して境界
部分に空白ビットが生じないように補正する境界画素処
理手段を設けたことを特徴とするビットパターン展開装
置。
（１１）任意のパターンが描かれた基板を照明手段で、
照明してこのパターン像を検出手段で検出し、前記パタ
ーンの設計データに基づいて発生させたビートパターン
データと前記検出手段からの出力データとを比較するこ
とによって前記基板上のパターンの欠陥を検査するパタ
ーン欠陥検査方法において、前記ビットパターンデータを量子化して展開する際の１
画素寸法を前記検出手段の１画素寸法とほぼ等しいかあ
るいは、その整数倍が前記検出手段の１画素寸法にほぼ
等しくして検査を行うことを特徴とするパターン欠陥検
査方法。
（１２）任意のパターンが描かれた基板を照明手段で照
明してこのパターン像を検出手段で検出し、前記パター
ンの設計データに基づいて発生させたビットパターンデ
ータと前記検出手段からの出力データとを比較すること
によって前記基板上のパターンの欠陥を検査するパター
ン欠陥検査方法において、前記ビットパターンデータに量子化する際に生じる１画
素未満の端数は四捨五入による処理を決定してビットパ
ターンに割り当てることを特徴とするパターン欠陥検査
方法。
（１３）任意のパターンが描かれた基板を照明手段で照
明してこのパターン像を検出手段で検出し、前記パター
ンの設計データに基づいて発生させたビットパターンデ
ータと前記検出手段からの出力データとを比較すること
によって前記基板上のパターンの欠陥を検査するパター
ン欠陥検査方法において、前記ビットパターンデータに量子化する際に１画素未満
の端数を生じる画素は、その画素内を複数のサブ画素に
分割し、そのサブ画素の多数決により処理を決定してビ
ットパターンに割り当てることを特徴とするパターン欠
陥検査方法。
（１４）任意のパターンが描かれた基板を照明手段で照
明してこのパターン像を検出手段で検出し、前記パター
ンの設計データに基づいて発生させたビットパターンデ
ータと前記検出手段からの出力データとを比較すること
によって前記基板上のパターンの欠陥を検査するパター
ン欠陥検査方法において、ビットパターンデータに量子化する際に１画素未満の端
数を生じる画素は、所定の条件にしたがって切り捨てる
かあるいは切り上げるかを判断することを特徴とするパ
ターン欠陥検査方法。
（１５）任意のパターンが描かれた基板を照明手段で、
照明してこのパターン像が検出手段で検出し、前記パタ
ーンの設計データを所定の図形情報に基づいて発生させ
たビットパターンデータと前記検出手段からの出力デー
タとを比較することによって前記基板上のパターンの欠
陥を検査するパターン欠陥検査方法において、前記所定の図形情報が連結される境界部分をビットパタ
ーンデータに量子化する際に、それぞれの図形情報毎に
１画素未満の画素が切り捨てられたことを考慮して境界
部分に空白ビットが生じなすように補正しながらビット
パターンに展開することを特徴とするパターン欠陥検査
方法。
（１６）任意のパターンが描かれた基板を照明する照明
手段と、前記照明手段により照明されたパターン像を検出する検
出手段と、前記パターンの設計データを所定の図形情報に基づいて
有限個の画素から構成されるビットパターンイメージと
して量子化し展開するビットパターン展開手段と、前記検出手段と前記ビットパターン展開手段との双方の
データを比較することで前記基板上の欠陥を検出する比
較手段と、を備えたパターン欠陥検査装置において、前記ビットパターンデータとして量子化される画素の１
画素寸法を任意に設定可能とするためのパラメータコン
ディショナを設けたことを特徴とするパターン欠陥検査
装置。
（１７）任意のパターンが描かれた基板を照明する照明
手段と、前記照明手段により照明されたパターン像を検出する検
出手段と、前記パターンの設計データを所定の図形情報に基づいて
有限個の画素から構成されるビットパターンイメージと
して展開するビットパターン展開手段と、前記検出手段と前記ビットパターン展開手段との双方の
データを比較することで前記基板上の欠陥を検出する比
較手段と、を備えたパターン欠陥検査装置において、ビットパターンデータに量子化する際に生じる１画素未
満の端数は四捨五入により処理を決定してビットパター
ンに割り当てるための輪郭画素処理手段を設けたことを
特徴とするパターン欠陥検査装置。
（１８）任意のパターンが描かれた基板を照明する照明
手段と、前記照明手段により照明されたパターン像を検出する検
出手段と、前記パターンの設計データを所定の図形情報に基づいて
有限個の画素から構成されるビットパターンイメージと
して展開するビットパターン展開手段と、前記検出手段と前記ビットパターン展開手段との双方の
データを比較することで前記基板上の検陥を検出する比
較手段と、を備えたパターン欠陥検査装置において、ビットパターンデータに量子化する際に１画素未満の端
数を生じる画素は、その画素内を複数のサブ画素に分割
し、そのサブ画素の多数決により処理を決定してビット
パターンに割り当てる輪郭画素処理手段を設けたことを
特徴とするパターン欠陥検査装置。
（１９）任意のパターンが描かれた基板を照明する照明
手段と、前記照明手段により照明されたパターン像を検出する検
出手段と、前記パターンの設計データを所定の図形情報に基づいて
有限個の画素から構成されるビットパターンイメージと
して展開するビットパターン展開手段と、前記検出手段と前記ビットパターン展開手段との双方の
データを比較することで前記基板上の欠陥を検出する比
較手段と、を備えたパターン欠陥検査装置において、ビットパターンデータに量子化する際に１画素未満の端
数を生じる画素は、所定の条件にしたがって切り捨てる
かあるいは切り上げるかを判断する輪郭画素処理手段を
設けたことを特徴とするパターン欠陥検査装置。
（２０）任意のパターンが描かれた基板を照明する照明
手段と、前記照明手段により照明されたパターン像を検出する検
出手段と、前記パターンの設計データを所定の図形情報に基づいて
有限個の画素から構成されるビットパターンイメージと
して展開するビットパターン展開手段と、前記検出手段と前記ビットパターン展開手段との双方の
データを比較することで前記基板上の欠陥を検出する比
較手段と、を備えたパターン欠陥検査装置において、前記所定の図形情報が連結される境界部分をビットパタ
ーンデータに量子化する際に、それぞれの図形情報に１
画素未満の画素が切り捨てられたことを考慮して境界部
分に空白ビットが生じないように補正する境界画素処理
手段を設けたことを特徴とするパターン欠陥検査装置。
（２１）任意のパターンが描かれた基板を照明手段で照
明してこのパターン像を検出手段で検出し、前記パター
ンの設計データを所定の図形情報に基づいて発生させた
ビットパターンデータと前記検出手段からの出力データ
とを比較することによって前記基板上のパターンの欠陥
を検査するパターン欠陥検査方法において、１枚の基板を検査精度を変化させて検査することを特徴
とするパターン欠陥検査方法。
（２２）前記１画素寸法は、パターン像を前記検出手段
に投影する倍率の変更あるいは、前記パターンが製作さ
れた時のスケーリング値あるいは、投影倍率の誤差等に
起因する寸法差にそれぞれ合わせて分割あるいは変更さ
れることを特徴とする請求項１１記載のパターン欠陥検
査装置。
（２３）前記パラメータコンディショナは、前記パター
ン像を前記検出手段に投影する倍率の変更あるいは、前
記パターンが製作された時のスケーリング値あるいは、
投影倍率の誤差等に起因する寸法差にそれぞれ合わせて
前記１画素寸法を分割あるいは変更することを特徴とす
る請求項１６記載のパターン欠陥検査装置。
（２４）前記パターン欠陥検査装置は、前記投影倍率の
変更値、前記スケーリング値、前記投影倍率の誤差等に
起因する寸法値を入力するための入力手段を有している
ことを特徴とする請求項２３記載のパターン欠陥検査装
置。
（２５）前記検出手段の出力値を信号処理することによ
って細分化できることを特徴とする請求項１１、請求項
１２、請求項１３、請求項１４あるいは請求項１５のい
ずれに記載のパターン欠陥検査方法。
（２６）前記検出手段の出力値を信号処理することによ
って細分化できる画素細分化信号処理手段をさらに備え
ていることを特徴とする請求項１６、請求項１７、請求
項１８、請求項１９あるいは請求項２０のいずれかに記
載のパターン欠陥検査装置。
（２７）前記検査精度の変更が行われた時に前記ビット
パターンデータの１画素寸法がそれに合わせて変更され
、それによってビットパターンデータの１画素寸法を前
記検出手段の１画素寸法とほぼ等しいかあるいは、その
整数倍が前記検出手段の１画素寸法にほぼ等しくして検
査を行うことを特徴とする請求項２１記載のパターン欠
陥検査方法。
（２８）前記検査精度の変更は、前記検出手段への前記
パターン像投影倍率の変更によって行われることを特徴
とする請求項２１記載のパターン欠陥検査方法。
（２９）前記検査精度の変更は、前記検出手段の出力値
を信号処理することによって細分化することによって行
われることを特徴とする請求項２１記載のパターン欠陥
検査方法。
（３０）前記ビットパターンデータは、少なくとも一時
的に一定量メモリ手段に記憶されることを特徴とする請
求項２、請求項３、請求項４あるいは請求項５のいずれ
かに記載のビットパターン展開方法あるいは、請求項１
２、請求項１３、請求項１４あるいは請求項１５のいず
れかに記載のパターン欠陥検査方法。
（３１）前記ビットパターンデータを少なくとも一時的
に一定量記憶するための記憶手段をさらに備えているこ
とを特徴とする請求項７、請求項８、請求項９あるいは
請求項１０のいずれかに記載のビットパターン展開装置
あるいは、請求項１７、請求項１８、請求項１９あるい
は請求項２０のいずれかに記載のパターン欠陥検査装置
。
（３２）前記１画素未満の画素が切り捨てられた場合に
は、切り捨てた旨の情報を付加し、この情報が付加され
ている場合には切り捨て処理を実行せずパターン有りの
データとして、その後切り捨てた旨の付加情報を除去す
ることを特徴とする請求項５記載のビットパターン展開
方法あるいは、請求項１０記載のビットパターン展開装
置あるいは、請求項１５記載のパターン欠陥検査方法あ
るいは、請求項２０記載のパターン欠陥検査方法。