JPH11136632A - クロック生成装置 - Google Patents
クロック生成装置Info
- Publication number
- JPH11136632A JPH11136632A JP9312590A JP31259097A JPH11136632A JP H11136632 A JPH11136632 A JP H11136632A JP 9312590 A JP9312590 A JP 9312590A JP 31259097 A JP31259097 A JP 31259097A JP H11136632 A JPH11136632 A JP H11136632A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- reference information
- clock
- control signal
- pcr
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】 オフセット調整を行わなくても、基準クロッ
クを生成するためのレファレンス情報の入力開始時にお
けるＰＬＬ回路の位相ロック動作を迅速に行うことを可
能としたクロック生成装置を提供する。 【解決手段】 基準クロック生成のためのレファレンス
情報としてのＰＣＲ信号が入力されているときは、ＰＣ
Ｒ検出器１０２でＰＣＲ信号が抽出され、ＰＣＲ信号
と、電圧制御発振器（ＶＣＯ）１０６の出力信号との比
較結果に応じた制御電圧ＶＰＬＬがＶＣＯ１０６に供給
されるとともに、この制御電圧ＶＰＬＬがＡ／Ｄ変換さ
れてメモリ１１１に記憶される。これにより、ＶＣＯ１
０６は、その出力信号がＰＣＲ信号に位相ロックするよ
うに制御される。ＰＣＲ信号が入力されないときは、メ
モリ１１１に記憶した制御電圧ＶＰＬＬＭがＶＣＯ１０
６に供給される。
クを生成するためのレファレンス情報の入力開始時にお
けるＰＬＬ回路の位相ロック動作を迅速に行うことを可
能としたクロック生成装置を提供する。 【解決手段】 基準クロック生成のためのレファレンス
情報としてのＰＣＲ信号が入力されているときは、ＰＣ
Ｒ検出器１０２でＰＣＲ信号が抽出され、ＰＣＲ信号
と、電圧制御発振器（ＶＣＯ）１０６の出力信号との比
較結果に応じた制御電圧ＶＰＬＬがＶＣＯ１０６に供給
されるとともに、この制御電圧ＶＰＬＬがＡ／Ｄ変換さ
れてメモリ１１１に記憶される。これにより、ＶＣＯ１
０６は、その出力信号がＰＣＲ信号に位相ロックするよ
うに制御される。ＰＣＲ信号が入力されないときは、メ
モリ１１１に記憶した制御電圧ＶＰＬＬＭがＶＣＯ１０
６に供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル放送で
使用されているＭＰＥＧ２トランスポートパケット等の
ビットストリームに含まれるレファレンス情報の応じて
基準クロックを生成するクロック生成装置に関する。
使用されているＭＰＥＧ２トランスポートパケット等の
ビットストリームに含まれるレファレンス情報の応じて
基準クロックを生成するクロック生成装置に関する。
【０００２】
【従来の技術】ディジタル放送においては、多数の番組
に関する映像、音声などの各種信号をビットストリーム
として多重して伝送する。これを受信するためには、受
信側で基準クロックとしてのシステムクロックを生成す
る必要がある。そこで、システムクロックを生成するた
めのレファレンス情報をビットストリーム内に適当な間
隔で挿入し、受信側でこれを検出して、受信側発振器を
検出したレファレンス情報と位相ロックさせる位相ロッ
クループ回路（ＰＬＬ回路）を用いてシステムクロック
を得ることが従来より行われている。
に関する映像、音声などの各種信号をビットストリーム
として多重して伝送する。これを受信するためには、受
信側で基準クロックとしてのシステムクロックを生成す
る必要がある。そこで、システムクロックを生成するた
めのレファレンス情報をビットストリーム内に適当な間
隔で挿入し、受信側でこれを検出して、受信側発振器を
検出したレファレンス情報と位相ロックさせる位相ロッ
クループ回路（ＰＬＬ回路）を用いてシステムクロック
を得ることが従来より行われている。
【０００３】ビットストリームとしてMPEG2トランスポ
ートストリームを用いる場合には、以下に述べる様なレ
ファレンス情報であるプログラムクロックレファレンス
レファレンス（PCR：Program Clock Reference、以下
「ＰＣＲ」という）信号が伝送され、これを基準に受信
側で27MHzのシステムクロックが生成される。図３は、M
PEG2のトランスポートストリームの構造を示す図であ
り、188バイトのトランスポートパケットのうち、先頭
の４バイト（32ビット）はヘッダである。ヘッダ内のア
ダプテーションフィールド制御フィールドＦ７により、
アダプテーションフィールドＦ９の有無が示される。ア
ダプテーションフィールドＦ９が無いことが示される
と、ヘッダの後には直ちにペイロードＦ１０が続く。こ
のペイロードＦ１０にビデオやオーディオ等のデータが
挿入されて送られる。アダプテーションフィールドＦ９
の存在が示されると、ヘッダの後にはアダプテーション
フィールドＦ９が続き、残りの部分がペイロードＦ１０
となる。アダプテーションフィールドＦ９の後に続くペ
イロードＦ１０にはビデオ等のデータを入れても良い
が、他と違う長さのペイロードにデータを入れるのが処
理を複雑にすることを避けたい場合には、このペイロー
ドには「スタッフィングデータ」（場所を詰めるために
入れるデータで、内容的には意味のないデータ）を挿入
すればよい。
ートストリームを用いる場合には、以下に述べる様なレ
ファレンス情報であるプログラムクロックレファレンス
レファレンス（PCR：Program Clock Reference、以下
「ＰＣＲ」という）信号が伝送され、これを基準に受信
側で27MHzのシステムクロックが生成される。図３は、M
PEG2のトランスポートストリームの構造を示す図であ
り、188バイトのトランスポートパケットのうち、先頭
の４バイト（32ビット）はヘッダである。ヘッダ内のア
ダプテーションフィールド制御フィールドＦ７により、
アダプテーションフィールドＦ９の有無が示される。ア
ダプテーションフィールドＦ９が無いことが示される
と、ヘッダの後には直ちにペイロードＦ１０が続く。こ
のペイロードＦ１０にビデオやオーディオ等のデータが
挿入されて送られる。アダプテーションフィールドＦ９
の存在が示されると、ヘッダの後にはアダプテーション
フィールドＦ９が続き、残りの部分がペイロードＦ１０
となる。アダプテーションフィールドＦ９の後に続くペ
イロードＦ１０にはビデオ等のデータを入れても良い
が、他と違う長さのペイロードにデータを入れるのが処
理を複雑にすることを避けたい場合には、このペイロー
ドには「スタッフィングデータ」（場所を詰めるために
入れるデータで、内容的には意味のないデータ）を挿入
すればよい。
【０００４】アダプテーションフィールドＦ９の構造は
同図（ｃ）、（ｄ）に示すようになっており、この中で
ＰＣＲ信号を含むフィールドＦ１１が定義されている。
ＰＣＲ信号は、実データが42ビットのデータで、これを
含んだトランスポートパケットが各番組毎に0.1秒以下
の周期で伝送される。ＰＣＲ信号の中での所定位置（例
えば最終バイトの先頭）が時刻の標準化位置と規定さ
れ、受信機側ではこの位置の到着時点でＰＣＲ信号の示
す値に従ってクロックを修正することが求められる。
同図（ｃ）、（ｄ）に示すようになっており、この中で
ＰＣＲ信号を含むフィールドＦ１１が定義されている。
ＰＣＲ信号は、実データが42ビットのデータで、これを
含んだトランスポートパケットが各番組毎に0.1秒以下
の周期で伝送される。ＰＣＲ信号の中での所定位置（例
えば最終バイトの先頭）が時刻の標準化位置と規定さ
れ、受信機側ではこの位置の到着時点でＰＣＲ信号の示
す値に従ってクロックを修正することが求められる。
【０００５】以下、図４を用いてＭＰＥＧ２トランスポ
ートストリームのディジタル放送を受信する受信機にお
けるシステムクロック生成ＰＬＬ回路の構成を述べる。
まず、受信したディジタル信号から、ＰＣＲ検出器１０
２により当該番組のパケットからＰＣＲ信号を抽出す
る。ＰＣＲ検出器１０２により検出されたＰＣＲ信号の
時刻標準化位置においてＰＣＲ検出器１０２内で発生さ
れるラッチパルスにより、電圧制御発振器（以下「ＶＣ
Ｏ」という）１０６の出力をカウントするカウンタ１０
７のカウント値をラッチする。ＰＣＲ信号のデータはＰ
ＣＲ検出器１０２により解読され、比較回路１０３の一
方の入力に供給される。比較回路１０３の他方の入力に
はカウンタ１０７のラッチされた出力が供給され、両者
が比較される。比較結果は、例えばＰＷＭ信号（パルス
幅変調信号）に変換され、ローパスフィルタ１０４によ
り平滑化されてスイッチ１０５を介してＶＣＯ１０５に
供給される。ここで、ＰＣＲ信号が入力されているとき
は、スイッチ１０５の可動接片はＢ側に保持される。Ｖ
ＣＯ１０６の出力は、システムクロックとして出力端子
１０８を介して、例えばＭＰＥＧ２トランスポートスト
リームの記録再生装置に供給される。
ートストリームのディジタル放送を受信する受信機にお
けるシステムクロック生成ＰＬＬ回路の構成を述べる。
まず、受信したディジタル信号から、ＰＣＲ検出器１０
２により当該番組のパケットからＰＣＲ信号を抽出す
る。ＰＣＲ検出器１０２により検出されたＰＣＲ信号の
時刻標準化位置においてＰＣＲ検出器１０２内で発生さ
れるラッチパルスにより、電圧制御発振器（以下「ＶＣ
Ｏ」という）１０６の出力をカウントするカウンタ１０
７のカウント値をラッチする。ＰＣＲ信号のデータはＰ
ＣＲ検出器１０２により解読され、比較回路１０３の一
方の入力に供給される。比較回路１０３の他方の入力に
はカウンタ１０７のラッチされた出力が供給され、両者
が比較される。比較結果は、例えばＰＷＭ信号（パルス
幅変調信号）に変換され、ローパスフィルタ１０４によ
り平滑化されてスイッチ１０５を介してＶＣＯ１０５に
供給される。ここで、ＰＣＲ信号が入力されているとき
は、スイッチ１０５の可動接片はＢ側に保持される。Ｖ
ＣＯ１０６の出力は、システムクロックとして出力端子
１０８を介して、例えばＭＰＥＧ２トランスポートスト
リームの記録再生装置に供給される。
【０００６】
【発明が解決しようとする課題】ディジタル放送を受信
しているときには、入力端子１０１に受信ディジタル信
号が供給され、上記の様にスイッチ１０５の可動接片が
Ｂ側に保持され、システムクロック生成ＰＬＬ回路が、
その出力信号をＰＣＲ信号に位相ロックさせるようにＶ
ＣＯ１０６に制御電圧ＶＰＬＬが供給され、２７ＭＨｚ
のシステムクロックが得られる。一方、ディジタル放送
からのＰＣＲ信号の非受信時、例えばディジタル放送受
信機一体型記録再生装置における再生時には、スイッチ
１０５の可動接片がＡ側に切り換えられ、定電圧回路１
０９から一定の電圧ＶＣＳＴがＶＣＯ１０６に供給され
る。この場合、再生から放送受信に切り換えた時にＰＬ
Ｌ回路が素早く位相ロックするためには、非受信時のＶ
ＣＯ１０６の制御電圧ＶＣＳＴがロック時の制御電圧Ｖ
ＰＬＬに近い事が望ましい。
しているときには、入力端子１０１に受信ディジタル信
号が供給され、上記の様にスイッチ１０５の可動接片が
Ｂ側に保持され、システムクロック生成ＰＬＬ回路が、
その出力信号をＰＣＲ信号に位相ロックさせるようにＶ
ＣＯ１０６に制御電圧ＶＰＬＬが供給され、２７ＭＨｚ
のシステムクロックが得られる。一方、ディジタル放送
からのＰＣＲ信号の非受信時、例えばディジタル放送受
信機一体型記録再生装置における再生時には、スイッチ
１０５の可動接片がＡ側に切り換えられ、定電圧回路１
０９から一定の電圧ＶＣＳＴがＶＣＯ１０６に供給され
る。この場合、再生から放送受信に切り換えた時にＰＬ
Ｌ回路が素早く位相ロックするためには、非受信時のＶ
ＣＯ１０６の制御電圧ＶＣＳＴがロック時の制御電圧Ｖ
ＰＬＬに近い事が望ましい。
【０００７】しかし、ＶＣＯ１０６を含めたＰＬＬ回路
には製造上のバラツキがあるので、ＶＣＯ制御電圧のオ
フセットは個々に調整が必要となり、製造コストが増え
るという問題点があった。
には製造上のバラツキがあるので、ＶＣＯ制御電圧のオ
フセットは個々に調整が必要となり、製造コストが増え
るという問題点があった。
【０００８】本発明は、この点に着目してなされたもの
であり、オフセット調整を行わなくても、基準クロック
を生成するためのレファレンス情報の入力開始時におけ
るＰＬＬ回路の位相ロック動作を迅速に行うことを可能
としたクロック生成装置を提供することを目的とする。
であり、オフセット調整を行わなくても、基準クロック
を生成するためのレファレンス情報の入力開始時におけ
るＰＬＬ回路の位相ロック動作を迅速に行うことを可能
としたクロック生成装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
請求項１に記載の発明は、入力ディジタル信号に含まれ
るレファレンス情報を抽出するレファレンス情報抽出手
段と、該抽出したレファレンス情報に応じて制御信号を
生成する制御信号生成手段と、前記制御信号に応じて発
振周波数が制御される発振手段とを備え、前記レファレ
ンス情報に位相ロックした基準クロックを生成するクロ
ック生成装置において、前記入力ディジタル信号がディ
ジタル放送受信信号であって、かつ前記基準クロックが
前記レファレンス情報に位相ロックしているときに、前
記制御信号を記憶する記憶手段を備え、前記入力ディジ
タル信号がディジタル放送受信信号でないときは、前記
記憶手段に記憶した制御信号に応じて前記発振手段を制
御することを特徴とする。
請求項１に記載の発明は、入力ディジタル信号に含まれ
るレファレンス情報を抽出するレファレンス情報抽出手
段と、該抽出したレファレンス情報に応じて制御信号を
生成する制御信号生成手段と、前記制御信号に応じて発
振周波数が制御される発振手段とを備え、前記レファレ
ンス情報に位相ロックした基準クロックを生成するクロ
ック生成装置において、前記入力ディジタル信号がディ
ジタル放送受信信号であって、かつ前記基準クロックが
前記レファレンス情報に位相ロックしているときに、前
記制御信号を記憶する記憶手段を備え、前記入力ディジ
タル信号がディジタル放送受信信号でないときは、前記
記憶手段に記憶した制御信号に応じて前記発振手段を制
御することを特徴とする。
【００１０】請求項２に記載の発明は、入力ディジタル
信号に含まれるレファレンス情報を抽出するレファレン
ス情報抽出手段と、該抽出したレファレンス情報に応じ
て制御信号を生成する制御信号生成手段と、前記制御信
号に応じて発振周波数が制御される発振手段とを備え、
前記レファレンス情報に位相ロックした基準クロックを
生成するクロック生成装置において、前記基準クロック
が前記レファレンス情報に位相ロックしているときに、
前記制御信号を記憶する記憶手段を備え、前記レファレ
ンス情報を使用しないときは、前記記憶手段に記憶した
制御信号に応じて前記発振手段を制御し、前記記憶手段
は、前記レファレンス情報の精度が低いときは、前記制
御信号の記憶を行わないことを特徴とする。
信号に含まれるレファレンス情報を抽出するレファレン
ス情報抽出手段と、該抽出したレファレンス情報に応じ
て制御信号を生成する制御信号生成手段と、前記制御信
号に応じて発振周波数が制御される発振手段とを備え、
前記レファレンス情報に位相ロックした基準クロックを
生成するクロック生成装置において、前記基準クロック
が前記レファレンス情報に位相ロックしているときに、
前記制御信号を記憶する記憶手段を備え、前記レファレ
ンス情報を使用しないときは、前記記憶手段に記憶した
制御信号に応じて前記発振手段を制御し、前記記憶手段
は、前記レファレンス情報の精度が低いときは、前記制
御信号の記憶を行わないことを特徴とする。
【００１１】
【発明の実施の形態】以下本発明の実施の形態を図面を
参照して説明する。図１は、本発明の一実施形態にかか
るディジタル放送受信機一体型記録再生装置の構成を示
すブロック図であり、この装置は、アンテナからの信号
が入力され、周波数変換、誤り訂正などの所定の処理を
施してベースバンド信号（ディジタル放送受信信号）を
出力する受信処理回路１２１と、スイッチ１１４と、デ
ィジタル放送受信信号の記録再生を行う記録再生部１２
３と、ＭＰＥＧトランスポートストリームをデコードし
てビデオ信号及びオーディオ信号を出力するＭＰＥＧデ
コーダ１２２と、記録再生部１２３及びＭＰＥＧデコー
ダ１２２に２７ＭＨｚシステムクロックを供給するクロ
ック生成部１００とを備えている。記録再生部１２３
は、例えばＤ−ＶＨＳ（登録商標）方式に準拠したＶＴ
Ｒ（ビデオテープレコーダ）によって構成され、クロッ
ク生成部１００から供給されるシステムクロックを使用
して記録再生時の信号処理を行う。記録再生部１２３の
出力は、外部ディジタル信号入力端子１１３を介して、
スイッチ１１４に入力される。
参照して説明する。図１は、本発明の一実施形態にかか
るディジタル放送受信機一体型記録再生装置の構成を示
すブロック図であり、この装置は、アンテナからの信号
が入力され、周波数変換、誤り訂正などの所定の処理を
施してベースバンド信号（ディジタル放送受信信号）を
出力する受信処理回路１２１と、スイッチ１１４と、デ
ィジタル放送受信信号の記録再生を行う記録再生部１２
３と、ＭＰＥＧトランスポートストリームをデコードし
てビデオ信号及びオーディオ信号を出力するＭＰＥＧデ
コーダ１２２と、記録再生部１２３及びＭＰＥＧデコー
ダ１２２に２７ＭＨｚシステムクロックを供給するクロ
ック生成部１００とを備えている。記録再生部１２３
は、例えばＤ−ＶＨＳ（登録商標）方式に準拠したＶＴ
Ｒ（ビデオテープレコーダ）によって構成され、クロッ
ク生成部１００から供給されるシステムクロックを使用
して記録再生時の信号処理を行う。記録再生部１２３の
出力は、外部ディジタル信号入力端子１１３を介して、
スイッチ１１４に入力される。
【００１２】ディジタル放送の受信時は、スイッチ１１
４の可動接片は、図に示すようにＡ側に保持され、クロ
ック生成部１００、ＭＰＥＧデコーダ１２２及び記録再
生部１２３には、ディジタル放送受信信号が供給され
る。一方、記録再生部１２３の再生時には、スイッチ１
１４の可動接片は、Ｂ側に保持され、再生ディジタル信
号がクロック生成部１００及びＭＰＥＧデコーダ１２２
に供給される。 図２は、クロック生成部１００の構成
を示すブロック図であり、同図において、図４と同様の
部分については同一の番号を付して示している。
４の可動接片は、図に示すようにＡ側に保持され、クロ
ック生成部１００、ＭＰＥＧデコーダ１２２及び記録再
生部１２３には、ディジタル放送受信信号が供給され
る。一方、記録再生部１２３の再生時には、スイッチ１
１４の可動接片は、Ｂ側に保持され、再生ディジタル信
号がクロック生成部１００及びＭＰＥＧデコーダ１２２
に供給される。 図２は、クロック生成部１００の構成
を示すブロック図であり、同図において、図４と同様の
部分については同一の番号を付して示している。
【００１３】すなわち、クロック生成部１００は、受信
したディジタル信号中の当該番組のパケットからＰＣＲ
信号を抽出するＰＣＲ検出器１０２と、ＶＣＯ１０６
と、ＶＣＯ１０６の出力をカウントし、ＰＣＲ検出器１
０２により検出されたＰＣＲ信号の時刻標準化位置にお
いてＰＣＲ検出器１０２内で発生されるラッチパルスに
より、カウント値がラッチされるカウンタ１０７と、Ｐ
ＣＲ検出器１０２により解読されたＰＣＲ信号のデータ
と、カウンタ１０７のラッチ出力とを比較し、その比較
結果を例えばＰＷＭ信号（パルス幅変調信号）に変換し
て出力する比較回路１０３と、比較回路１０３の出力信
号を平滑化するローパスフィルタ１０４と、ローパスフ
ィルタ１０４の出力信号をディジタル信号に変換するＡ
／Ｄ変換器１１０と、Ａ／Ｄ変換器１１０の出力ディジ
タル信号を記憶するメモリ１１１と、メモリ１１１から
読み出したディジタル信号をアナログ信号に変換するＤ
／Ａ変換器１１２と、スイッチ１０５とを備えている。
すなわち、このクロック生成部１００は、図４の従来の
装置に、Ａ／Ｄ変換器１１０、メモリ１１１、及びＤ／
Ａ変換器１１２が追加された構成を有する。
したディジタル信号中の当該番組のパケットからＰＣＲ
信号を抽出するＰＣＲ検出器１０２と、ＶＣＯ１０６
と、ＶＣＯ１０６の出力をカウントし、ＰＣＲ検出器１
０２により検出されたＰＣＲ信号の時刻標準化位置にお
いてＰＣＲ検出器１０２内で発生されるラッチパルスに
より、カウント値がラッチされるカウンタ１０７と、Ｐ
ＣＲ検出器１０２により解読されたＰＣＲ信号のデータ
と、カウンタ１０７のラッチ出力とを比較し、その比較
結果を例えばＰＷＭ信号（パルス幅変調信号）に変換し
て出力する比較回路１０３と、比較回路１０３の出力信
号を平滑化するローパスフィルタ１０４と、ローパスフ
ィルタ１０４の出力信号をディジタル信号に変換するＡ
／Ｄ変換器１１０と、Ａ／Ｄ変換器１１０の出力ディジ
タル信号を記憶するメモリ１１１と、メモリ１１１から
読み出したディジタル信号をアナログ信号に変換するＤ
／Ａ変換器１１２と、スイッチ１０５とを備えている。
すなわち、このクロック生成部１００は、図４の従来の
装置に、Ａ／Ｄ変換器１１０、メモリ１１１、及びＤ／
Ａ変換器１１２が追加された構成を有する。
【００１４】ディジタル放送受信時においては、ＰＣＲ
検出器１０２には、上述したようにディジタル放送受信
信号が入力される。このとき、スイッチ１０５の可動接
片はＢ側に保持され、ＰＬＬ回路は、図４の装置と同様
に動作する。そして、ＰＬＬ回路が位相ロックしたこと
が検出されると、ローパスフィルタ１０４の出力の電圧
値ＶＰＬＬは、Ａ／Ｄ変換器１１０を介してメモリ１１
１に蓄積される。位相ロックしたことの検出は、例えば
Ａ／Ｄ変換器１１０出力のディジタル値をマイクロコン
ピュータで監視し、その変動が所定量よりも少なくなっ
たことをもって位相ロックしたと判定する等の方法で行
う。
検出器１０２には、上述したようにディジタル放送受信
信号が入力される。このとき、スイッチ１０５の可動接
片はＢ側に保持され、ＰＬＬ回路は、図４の装置と同様
に動作する。そして、ＰＬＬ回路が位相ロックしたこと
が検出されると、ローパスフィルタ１０４の出力の電圧
値ＶＰＬＬは、Ａ／Ｄ変換器１１０を介してメモリ１１
１に蓄積される。位相ロックしたことの検出は、例えば
Ａ／Ｄ変換器１１０出力のディジタル値をマイクロコン
ピュータで監視し、その変動が所定量よりも少なくなっ
たことをもって位相ロックしたと判定する等の方法で行
う。
【００１５】一方記録再生部１２３の再生時には、スイ
ッチ１０５の可動接片をＢ側とした状態でＰＬＬ回路が
位相ロックすれば、スイッチ１０５はそのまま保持さ
れ、ＶＣＯ１０６は、ＬＰＦ１０４の出力信号で制御さ
れる。ただし、その場合でも、再生されたＰＣＲ信号の
精度は十分ではないので、電圧値ＶＰＬＬの、Ａ／Ｄ変
換器１１０を介したメモリ１１１への書き込みは行わな
いようにする。また、スイッチ１０５の可動接片をＢ側
とした状態でＰＬＬ回路が位相ロックしないときは、ス
イッチ１０５の可動接片はＡ側に切り換えられ、ディジ
タル放送を受信していた時にメモリ１１１に蓄積された
電圧値の情報がＤ／Ａ変換されてアナログ電圧ＶＰＬＬ
Ｍとされ、ＶＣＯ１０６に供給される。
ッチ１０５の可動接片をＢ側とした状態でＰＬＬ回路が
位相ロックすれば、スイッチ１０５はそのまま保持さ
れ、ＶＣＯ１０６は、ＬＰＦ１０４の出力信号で制御さ
れる。ただし、その場合でも、再生されたＰＣＲ信号の
精度は十分ではないので、電圧値ＶＰＬＬの、Ａ／Ｄ変
換器１１０を介したメモリ１１１への書き込みは行わな
いようにする。また、スイッチ１０５の可動接片をＢ側
とした状態でＰＬＬ回路が位相ロックしないときは、ス
イッチ１０５の可動接片はＡ側に切り換えられ、ディジ
タル放送を受信していた時にメモリ１１１に蓄積された
電圧値の情報がＤ／Ａ変換されてアナログ電圧ＶＰＬＬ
Ｍとされ、ＶＣＯ１０６に供給される。
【００１６】これにより、再生動作からディジタル放送
受信状態への移行時、すなわちＰＣＲ信号の入力開始時
において、ＰＬＬ回路の位相ロックを迅速に行わせるこ
とが可能となる。
受信状態への移行時、すなわちＰＣＲ信号の入力開始時
において、ＰＬＬ回路の位相ロックを迅速に行わせるこ
とが可能となる。
【００１７】上述した動作は、ディジタル放送の受信信
号であって周波数変換、誤り訂正などの所定の処理が施
された信号が、入力端子１０１を介して入力される場合
のものであるが、外部ディジタル入力端子１１３を介し
て、記録再生部１２３の再生信号ではなく、例えばディ
ジタルインターフェイス経由で外部から（ディジタル放
送受信信号以外の）ディジタル信号が供給されるように
構成してもよい。その場合には、たとえＰＣＲ信号がデ
ィジタル信号の中に入っていたとしても、ＰＣＲ信号の
精度が十分でない事も考えられる。したがって、このよ
うなことが想定されるときには、スイッチ１１４の可動
接片がＢ側に接続されて外部入力からのディジタル信号
を受けているときには、スイッチ１０５の可動接片はＢ
側に切り換えられ、ＰＬＬ回路は入力信号に入っている
ＰＣＲ信号に位相ロックする様に動作するが、Ａ／Ｄ変
換器１１０を介してのメモリ１１１への書き込みは行わ
ないようにする。こうすることにより、十分信頼性のあ
る放送受信信号についてのみ制御電圧ＶＰＬＬの記憶が
行われ、再生状態から放送受信状態への切り換え時に迅
速な引き込み動作を実現することができる。
号であって周波数変換、誤り訂正などの所定の処理が施
された信号が、入力端子１０１を介して入力される場合
のものであるが、外部ディジタル入力端子１１３を介し
て、記録再生部１２３の再生信号ではなく、例えばディ
ジタルインターフェイス経由で外部から（ディジタル放
送受信信号以外の）ディジタル信号が供給されるように
構成してもよい。その場合には、たとえＰＣＲ信号がデ
ィジタル信号の中に入っていたとしても、ＰＣＲ信号の
精度が十分でない事も考えられる。したがって、このよ
うなことが想定されるときには、スイッチ１１４の可動
接片がＢ側に接続されて外部入力からのディジタル信号
を受けているときには、スイッチ１０５の可動接片はＢ
側に切り換えられ、ＰＬＬ回路は入力信号に入っている
ＰＣＲ信号に位相ロックする様に動作するが、Ａ／Ｄ変
換器１１０を介してのメモリ１１１への書き込みは行わ
ないようにする。こうすることにより、十分信頼性のあ
る放送受信信号についてのみ制御電圧ＶＰＬＬの記憶が
行われ、再生状態から放送受信状態への切り換え時に迅
速な引き込み動作を実現することができる。
【００１８】なお本発明は上述した実施形態に限るもの
ではなく、種々の変形が可能である。例えば、ＶＣＯ１
０６の制御情報の記憶は、上記の例の様にローパスフィ
ルタ１０４の出力を記憶する方法に限らず、比較器１０
３に入力される２つの入力について放送受信時の典型的
な値を記憶して、非受信時にはそれらの値に応じた信号
を比較器１０３に供給し続ける方法や、比較器１０３の
出力のＰＷＭ信号等についてパルス幅などのパラメータ
の情報を記憶する等の方法を用いてもよい。
ではなく、種々の変形が可能である。例えば、ＶＣＯ１
０６の制御情報の記憶は、上記の例の様にローパスフィ
ルタ１０４の出力を記憶する方法に限らず、比較器１０
３に入力される２つの入力について放送受信時の典型的
な値を記憶して、非受信時にはそれらの値に応じた信号
を比較器１０３に供給し続ける方法や、比較器１０３の
出力のＰＷＭ信号等についてパルス幅などのパラメータ
の情報を記憶する等の方法を用いてもよい。
【００１９】
【発明の効果】以上詳述したように請求項１に記載した
発明によれば、基準クロックが、ディジタル放送受信信
号から抽出されたレファレンス情報に位相ロックしてい
るときに、発振手段の制御信号が記憶され、入力信号が
ディジタル放送受信信号でないときは、前記記憶した制
御信号に応じて発振手段が制御されるので、オフセット
調整を行わなくても、基準クロックを生成するためのレ
ファレンス情報の入力開始時における発振手段の位相ロ
ック動作を迅速に行うことが可能となる。
発明によれば、基準クロックが、ディジタル放送受信信
号から抽出されたレファレンス情報に位相ロックしてい
るときに、発振手段の制御信号が記憶され、入力信号が
ディジタル放送受信信号でないときは、前記記憶した制
御信号に応じて発振手段が制御されるので、オフセット
調整を行わなくても、基準クロックを生成するためのレ
ファレンス情報の入力開始時における発振手段の位相ロ
ック動作を迅速に行うことが可能となる。
【００２０】請求項２に記載した発明によれば、レファ
レンス情報の精度が低いときは、前記制御信号の記憶は
行われないので、不正確なレファレンス情報によってオ
フセットがずれることを防止することができる。
レンス情報の精度が低いときは、前記制御信号の記憶は
行われないので、不正確なレファレンス情報によってオ
フセットがずれることを防止することができる。
【図１】本発明の一実施形態にかかるディジタル放送受
信機一体型記録再生装置の構成を示すブロック図であ
る。
信機一体型記録再生装置の構成を示すブロック図であ
る。
【図２】図１の装置のクロック生成部の構成を示すブロ
ック図である。
ック図である。
【図３】ＭＰＥＧ２トランスポートストリームの構成を
説明するための図である。
説明するための図である。
【図４】従来のクロック生成装置の構成を示す図であ
る。
る。
１０２ ＰＣＲ検出器（レファレンス情報抽出手段） １０３ 比較器（制御信号生成手段） １０４ ローパスフィルタ（制御信号生成手段） １０５ スイッチ １０６ 電圧制御発振器（発振手段） １０７ カウンタ（制御信号生成手段） １１０ Ａ／Ｄ変換器 １１１ メモリ（記憶手段） １１２ Ｄ／Ａ変換器
Claims (2)
- 【請求項１】 入力ディジタル信号に含まれるレファレ
ンス情報を抽出するレファレンス情報抽出手段と、該抽
出したレファレンス情報に応じて制御信号を生成する制
御信号生成手段と、前記制御信号に応じて発振周波数が
制御される発振手段とを備え、前記レファレンス情報に
位相ロックした基準クロックを生成するクロック生成装
置において、 前記入力ディジタル信号がディジタル放送受信信号であ
って、かつ前記基準クロックが前記レファレンス情報に
位相ロックしているときに、前記制御信号を記憶する記
憶手段を備え、前記入力ディジタル信号がディジタル放
送受信信号でないときは、前記記憶手段に記憶した制御
信号に応じて前記発振手段を制御することを特徴とする
クロック生成装置。 - 【請求項２】 入力ディジタル信号に含まれるレファレ
ンス情報を抽出するレファレンス情報抽出手段と、該抽
出したレファレンス情報に応じて制御信号を生成する制
御信号生成手段と、前記制御信号に応じて発振周波数が
制御される発振手段とを備え、前記レファレンス情報に
位相ロックした基準クロックを生成するクロック生成装
置において、 前記基準クロックが前記レファレンス情報に位相ロック
しているときに、前記制御信号を記憶する記憶手段を備
え、前記レファレンス情報を使用しないときは、前記記
憶手段に記憶した制御信号に応じて前記発振手段を制御
し、前記記憶手段は、前記レファレンス情報の精度が低
いときは、前記制御信号の記憶を行わないことを特徴と
するクロック生成装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09312590A JP3092701B2 (ja) | 1997-10-29 | 1997-10-29 | クロック生成装置 |
| US09/177,633 US6345079B1 (en) | 1997-10-29 | 1998-10-23 | Clock signal generation apparatus |
| CN200410055890.2A CN1282356C (zh) | 1997-10-29 | 1998-10-27 | 时钟生成装置 |
| CNB981235425A CN1169293C (zh) | 1997-10-29 | 1998-10-27 | 时钟生成装置 |
| EP98120402A EP0914010A3 (en) | 1997-10-29 | 1998-10-28 | Clock signal generation apparatus |
| US10/025,583 US6643347B2 (en) | 1997-10-29 | 2001-12-26 | Clock signal generation apparatus |
| US10/059,172 US20020080900A1 (en) | 1997-10-29 | 2002-01-31 | Clock signal generation apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09312590A JP3092701B2 (ja) | 1997-10-29 | 1997-10-29 | クロック生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11136632A true JPH11136632A (ja) | 1999-05-21 |
| JP3092701B2 JP3092701B2 (ja) | 2000-09-25 |
Family
ID=18031038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09312590A Expired - Lifetime JP3092701B2 (ja) | 1997-10-29 | 1997-10-29 | クロック生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3092701B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7876653B2 (en) | 2005-06-16 | 2011-01-25 | Hitachi, Ltd. | Recording and reproducing apparatus and receiving apparatus |
| JP2013055479A (ja) * | 2011-09-02 | 2013-03-21 | Nippon Hoso Kyokai <Nhk> | 通信コンテンツ生成装置および通信コンテンツ生成プログラム |
-
1997
- 1997-10-29 JP JP09312590A patent/JP3092701B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7876653B2 (en) | 2005-06-16 | 2011-01-25 | Hitachi, Ltd. | Recording and reproducing apparatus and receiving apparatus |
| JP2013055479A (ja) * | 2011-09-02 | 2013-03-21 | Nippon Hoso Kyokai <Nhk> | 通信コンテンツ生成装置および通信コンテンツ生成プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3092701B2 (ja) | 2000-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6345079B1 (en) | Clock signal generation apparatus | |
| EP1129580B1 (en) | Clock recovery | |
| US6574225B2 (en) | Clock recovery in a packet-based data network | |
| US6970526B2 (en) | Controlling the system time clock of an MPEG decoder | |
| JPH09247619A (ja) | ディジタル信号記録装置および再生装置 | |
| KR100367636B1 (ko) | 디지털 방송 신호를 복조하는 복조기 | |
| US7876653B2 (en) | Recording and reproducing apparatus and receiving apparatus | |
| JPH10334615A (ja) | 基準クロック再生装置および記録装置 | |
| JP3024599B2 (ja) | Ａａｌ５ジッタ低減方法及び装置 | |
| JP3092701B2 (ja) | クロック生成装置 | |
| US5497202A (en) | Automatic digital frequency control circuit | |
| US7528891B2 (en) | Digital signal transmission system and method, transmission apparatus and method, and reception apparatus and method | |
| JP3092702B2 (ja) | クロック生成装置 | |
| JP2661736B2 (ja) | キード型同期検波回路 | |
| US5923707A (en) | Reproducing apparatus capable of generating clock signal synchronized in phase with reproduced data | |
| US20060092983A1 (en) | Clock generating apparatus | |
| JP2578693B2 (ja) | インターフェイス回路 | |
| JPH11191759A (ja) | 標本化クロック再生回路 | |
| JP3617918B2 (ja) | 自動周波数同調回路 | |
| KR100234243B1 (ko) | 위상 동기 루프회로 | |
| KR100196866B1 (ko) | 고주파 신호의 자동 이득 조정 방법 및 장치 | |
| JP2002152736A (ja) | 位相同期発振回路 | |
| WO2000036824A1 (fr) | Circuit de synchronisation horizontale | |
| JP2005072820A (ja) | レートクロック再生装置 | |
| JPH10320916A (ja) | 基準クロック再生装置および記録装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000629 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080728 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080728 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090728 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090728 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100728 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110728 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120728 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120728 Year of fee payment: 12 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120728 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120728 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130728 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |