JPH11127303A

JPH11127303A - 画像読取装置

Info

Publication number: JPH11127303A
Application number: JP9290697A
Authority: JP
Inventors: Kazue Taguchi; 和重田口
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1997-10-23
Filing date: 1997-10-23
Publication date: 1999-05-11
Anticipated expiration: 2017-10-23
Also published as: JP3631597B2

Abstract

(57)【要約】【課題】光電変換手段に対する駆動クロックのタイミ
ングが変更になっても、その位相の遅れた状態或いは位
相の進んだ状態を、ハードウェアの変更やハードウェア
上での処理操作を伴わずに行えるようにする。【解決手段】タイミング信号発生手段４１が、制御手
段３２に基づき位相調整データが書き込まれる位相調整
レジスタと、この位相調整レジスタに書き込まれた位相
調整データに基づき光電変換手段２４に対するタイミン
グ信号（ＣＣＤＲＢ，ＣＣＤＣＬＢ）の位相を調整す
る位相調整手段６１とを備えることで、光電変換手段２
４に対する駆動クロックのタイミングの変更が必要な場
合、制御手段３２を通じて位相調整レジスタに位相調整
データを書き込み、その位相調整データに応じて位相調
整手段６１によりタイミング調整された駆動クロックを
光電変換手段２４に対して出力させればよく、ハードウ
ェア上の変更等を要しない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、イメージスキャ
ナ、デジタル複写機のスキャナ部等のライン状の光電変
換素子を用いて原稿画像を読み取る画像読取装置に関す
る。

【０００２】

【従来の技術】一般に、この種の画像読取装置で用いら
れるＣＣＤ固体撮像素子等の光電変換素子から良好なる
アナログ信号を取り出すためには、適切な駆動クロック
をタイミング信号として与える必要がある。このため、
従来では、駆動クロックを発生させるタイミング発生器
（所謂、ＣＣＤ駆動用タイミング発生ＬＳＩ）は、出力
される駆動クロックの出力タイミングの修正及び変更を
可能にするため、ＲＯＭを内蔵して構成されている。こ
のようなタイミング発生器によれば、ＲＯＭに格納され
ているデータを書換えるだけで簡単に駆動クロックの出
力タイミングを修正・変更でき、プロセス的には、ＲＯ
Ｍのデータが記されているマスク（マスクプログラム）
を修正・変更するという作業で済む。

【０００３】ところが、タイミング発生器のタイミング
仕様は、ＬＳＩの開発期間が長いため、比較的開発の初
期の段階で決める必要があった。特に、ＬＳＩの製造過
程において、ＲＯＭデータが記されているマスクをプロ
セスの最初の方で使用してＲＯＭを作製するため、タイ
ミングの変更を行う場合には、予め未変更のプロセスを
流しておくことができず、殆ど全てのプロセスを通さな
ければならず、試作期間が非常に長くかかってしまう問
題がある。

【０００４】この点、製品の開発の後半で、駆動クロッ
クのタイミングを微妙に遅らせたり、進めたりする必要
が生じた場合、ディレイラインを入れる等のハードウェ
アの変更で対処することは可能ではあるが、このような
ハードウェアの変更による対応は非常に煩わしい。

【０００５】このような事情を考慮し、特開平５−９１
４２３号公報によれば、ＣＣＤ駆動用のタイミング発生
器における駆動パルスの位相調整をプロセスの最終段階
である配線形成工程で行う手法が開示されている。これ
によれば、駆動パルスの出力タイミングを変更してもマ
スク修正から行う必要がなく、注文から製品納入までの
期間を短縮し得る。

【０００６】

【発明が解決しようとする課題】ところが、特開平５−
９１４２３号公報によるタイミング発生器の場合にも、
最終的には、所定の配線層の交差部分を選択的に接続す
ることで、駆動パルスのタイミングが特定されるもの
で、ハードウェア上の処理操作を要し、非常に煩わし
い。また、実使用上でのタイミングの変更には対処でき
ない。

【０００７】そこで、本発明は、光電変換手段に対する
駆動クロックのタイミングが変更になっても、その位相
の遅れた状態或いは位相の進んだ状態を、ハードウェア
の変更やハードウェア上での処理操作を伴わずに行える
画像読取装置を提供することを目的とする。

【０００８】本発明は、現実の読取データの出力状態に
基づき駆動クロックの位相調整を適正に行える画像読取
装置を提供することを目的とする。

【０００９】本発明は、上記目的を安価に実現し得る画
像読取装置を提供することを目的とする。

【００１０】本発明は、駆動クロックの周波数が高くな
ると出力遅延時間が長くなる傾向にあるＣＣＤ固体撮像
素子の場合に十分な位相調整を行える画像読取装置を提
供することを目的とする。

【００１１】本発明は、遅延量が積算されることにより
正確な位相調整が行えなくなってしまう不都合を回避し
得る画像読取装置を提供することを目的とする。

【００１２】本発明は、位相調整を位相の遅れ方向、進
み方向何れについても行い得る画像読取装置を提供する
ことを目的とする。

【００１３】

【課題を解決するための手段】請求項１記載の発明は、
光像を受光して受光量に応じたアナログ信号を出力する
ライン状の光電変換手段と、原稿画像を露光してその原
稿画像に応じた光像を前記光電変換素子へ導く光学系
と、前記光電変換手段からアナログ信号を出力させるタ
イミング信号を発生させるタイミング信号発生手段と、
前記光電変換手段から出力されたアナログ信号をデジタ
ル信号に変換するＡ／Ｄ変換手段と、前記タイミング信
号発生手段にバス接続された制御手段とを備えた画像読
取装置において、前記タイミング信号発生手段は、前記
制御手段に基づき位相調整データが書き込まれる位相調
整レジスタと、この位相調整レジスタに書き込まれた位
相調整データに基づき前記光電変換手段に対するタイミ
ング信号の位相を調整する位相調整手段とを備える。

【００１４】従って、光電変換手段に対する駆動クロッ
クのタイミングの変更が必要な場合、制御手段を通じて
タイミング発生手段中の位相調整レジスタに位相調整デ
ータを書き込むだけで、ハードウェア上の変更等を要せ
ず、位相調整によりタイミングを変更し得る。

【００１５】請求項２記載の発明は、光像を受光して受
光量に応じたアナログ信号を出力するライン状の光電変
換手段と、原稿画像を露光してその原稿画像に応じた光
像を前記光電変換素子へ導く光学系と、前記光電変換手
段からアナログ信号を出力させるタイミング信号を発生
させるタイミング信号発生手段と、前記光電変換手段か
ら出力されたアナログ信号をデジタル信号に変換するＡ
／Ｄ変換手段と、前記タイミング信号発生手段にバス接
続された制御手段とを備えた画像読取装置において、前
記制御手段にバス接続されて前記Ａ／Ｄ変換手段から出
力されたデジタルデータを検出して保存するデジタル検
出手段を備え、前記タイミング信号発生手段は、前記デ
ジタル検出手段に保存されたデジタルデータの状態に応
じて前記制御手段により決定された位相調整データに基
づき前記光電変換手段に対するタイミング信号の位相を
調整する位相調整手段を備える。

【００１６】従って、光電変換手段により実際に読み取
って得られた読取データの状態に基づき、この光電変換
手段に入力されている駆動クロックのタイミングが適正
であるか否かを判断し、適正でない場合には位相調整デ
ータを与えてタイミング信号の位相を調整するので、適
正な駆動クロックによる駆動の下に画像読取りを行え
る。

【００１７】請求項３記載の発明は、請求項２記載の画
像読取装置において、デジタル検出手段は、シェーディ
ング補正手段であり、そのシェーディング補正用メモリ
をデジタルデータの保存に共用する。従って、デジタル
検出手段がシェーディング補正手段を利用しており、シ
ェーディング補正用メモリも活用しているので、位相調
整のために専用の処理、メモリを要せず、低コストにて
実現できる。

【００１８】請求項４記載の発明は、請求項１，２又は
３記載の画像読取装置において、光電変換手段は、ＣＣ
Ｄ固体撮像素子である。従って、駆動クロックの周波数
が高くなると出力遅延時間が長くなる傾向にあるＣＣＤ
固体撮像素子の場合に十分な位相調整を行える。

【００１９】請求項５記載の発明は、請求項１，２，３
又は４記載の画像読取装置において、位相調整手段は、
その位相調整のステップが画像クロック周波数の１／整
数なる周期を１クロック周期として設定されている。従
って、遅延量が積算して正確な位相調整ができなくなる
ような不都合が回避される。ここに、画像クロック周波
数の１／整数なる周期を１クロック周期とするステップ
は、ＰＬＬ回路の逓倍回路を用いることにより簡単に実
現できる。

【００２０】請求項６記載の発明は、請求項１，２，
３，４又は５記載の画像読取装置において、位相調整手
段は、その位相調整幅が位相調整されるタイミング信号
の１周期分に渡って設定されている。従って、１周期分
の位相調整が可能なため、遅れ方向の位相調整だけでな
く進み方向の位相調整も行える。

【００２１】

【発明の実施の形態】本発明の第一の実施の形態を図１
ないし図７に基づいて説明する。まず、図１に基づいて
本実施の形態が適用されるデジタル複写機１の概略構成
について説明する。このデジタル複写機１は、原稿から
画像を読み取る画像読取装置であるスキャナ部２と、印
刷用紙に画像を形成するプリンタ部３とを有する。

【００２２】このプリンタ部３は、内部上方に配置され
た感光ドラム４の周囲に、トナークリーナ５、帯電チャ
ージャ６、レーザスキャナ７、４個の現像器８、転写ベ
ルト９等が配置されており、この転写ベルト９や定着器
１０が用紙搬送路１１に配置されることにより電子写真
機構１２が形成されている。

【００２３】また、この電子写真機構１２に前記用紙搬
送路１１で連通する位置には、サイズや方向が相違する
印刷用紙を供給する複数の給紙カセット１３や手差給紙
手段である手差トレー１４が設けられており、これらの
手差トレー１４や給紙カセット１３にセットされた印刷
用紙を駆動制御機構（図示せず）が前記電子写真機構１
２に供給する。なお、本実施の形態のデジタル複写機１
のプリンタ部３は、前記電子写真機構１２により印刷用
紙にフルカラーで画像を形成するので、４個の現像器８
の各々には、ＹＭＣＫ(Ｙellow，Ｍagenta，Ｃyanide，
Ｂlack）のカラートナー（図示せず）が個々に収納され
ている。

【００２４】また、前記スキャナ部２は、本体ハウジン
グ１５の上面にコンタクトガラス１６が設けられてお
り、このコンタクトガラス１６の上面に原稿が載置され
る。そして、このコンタクトガラス１６に対向する位置
に第１の走査ユニット１７が移動自在に支持されてお
り、この第１の走査ユニット１７と対向する位置に第２
の走査ユニット１８が移動自在に支持されている。ここ
で、前記第一の走査ユニット１７は、ハロゲンランプ１
９と反射面が４５°に傾斜した反射ミラー２０とで形成
されており、前記第２の走査ユニット１８は、各々４５
°に傾斜して内角９０°で対向する一対の反射ミラー２
１，２２で形成されている。なお、第１の走査ユニット
１７の移動可能な範囲内であって原稿画像域外となる位
置に相当するコンタクトガラス１６部分には白基準板
（図示せず）が設けられている。

【００２５】そして、この第２の走査ユニット１８の前
記反射ミラー２２と対向する位置には、結像光学系２３
を介して光電変換手段であってＣＣＤ固体撮像素子であ
る３ラインＣＣＤ２４が固定的に配置されており、この
３ラインＣＣＤ２４には、ＣＣＤアレイからなりＢ光と
Ｇ光とＲ光とを各々読み取るＢラインとＧラインとＲラ
イン（何れも図示せず）とが、数ラインの間隔で連設さ
れている。

【００２６】ここで、前記第１，２の走査ユニット１
７，１８の走査速度は２対１に設定されているので、前
記コンタクトガラス１６から前記第１，２の走査ユニッ
ト１７，１８を介して前記３ラインＣＣＤ２４まで連通
する光学系の結像光路の光路長は、前記第１，２の走査
ユニット１７，１８が移動しても一定である。そして、
このような一定長の結像光路により、前記コンタクトガ
ラス１６に載置されて前記ハロゲンランプ１９により照
明された読取原稿の反射光を、前記３ラインＣＣＤ２４
が画像データに光電変換する。

【００２７】次に、前記３ラインＣＣＤ２４により光電
変換されて得られる画像データを処理するスキャナＩＰ
Ｕ（Ｉmage Ｐrocessing Ｕnit）３１関連のハードウェ
ア構成をその作用とともに図２を参照して説明する。こ
のスキャナＩＰＵ３１の制御部上の制御手段であるＣＰ
Ｕ３２は、ＲＯＭ３３に格納されたプログラムを実行
し、ＲＡＭ３４にデータ等を書き込むことで、スキャナ
ＩＰＵ３１の全体を制御する。このＣＰＵ３２はデジタ
ル複写機１の全体に対するシステム制御部３５側とシリ
アル通信により接続されており、コマンド及びデータの
送受信により指令された動作を実行する。さらに、シス
テム制御部３５は操作表示部３６とシリアル通信により
接続されており、ユーザからのキー入力指示により動作
モード等を設定する。

【００２８】また、前記ＣＰＵ３２にはＩ／Ｏ（原稿検
知センサ、ホームポジションセンサ、原稿圧板開閉セン
サ、冷却ファン等）３７が接続されており、Ｉ／Ｏ３７
の検知及びオン／オフの制御がなされる。モータドライ
バ３８は、ＣＰＵ３２からのＰＷＭ出力によりドライブ
されることで励磁パルスシーケンスを発生し、第１，２
の走査ユニット１７，１８をスキャニング駆動させるパ
ルスモータ３９を駆動する。ハロゲンランプ１９を点灯
させるランプレギュレータ４０もＣＰＵ３２に接続され
ている。

【００２９】また、前記スキャナＩＰＵ３１上には３ラ
インＣＣＤ２４から出力される画像データを順次処理す
る各種の処理回路等が設けられている。まず、３ライン
ＣＣＤ２４はスキャナＩＰＵ３１の制御部上のタイミン
グ回路（タイミング信号発生手段）４１によってタイミ
ング信号として各駆動クロックが与えられており、所定
タイミングで各ＲＧＢのodd （偶数）、even（奇数）の
アナログ信号をエミッタフォロワ回路４２_R，４２_G，
４２_Bに出力する。これらのエミッタフォロワ回路４２
_R，４２_G，４２_Bからアナログ処理回路４３_R，４３
_G，４３_Bへ入力されたアナログ信号は、減算法ＣＤＳ
（相関二重サンプリング）法によるサンプリング処理を
受け、３ラインＣＣＤ２４のオプティカルブラック部で
ラインクランプを実施し、odd、even 間の出力差を補正
することで、各々の系統毎のアンプゲインの調整を行
う。ゲイン調整後は、odd、even の２系統がマルチプレ
クサにより時系列的に合成されて１系統のアナログ信号
となり、最終的に、ＤＣレベルのオフセット調整を受け
た後、Ａ／Ｄコンバータ（Ａ／Ｄ変換器）４４_R，４４
_G，４４_Bに入力される。

【００３０】Ａ／Ｄコンバータ４４_R，４４_G，４４_B
に入力されアナログ信号は、デジタル信号に変換された
後、シェーディング補正回路（シェーディング補正手
段）４５に入力されてシェーディング補正処理を受け
る。即ち、照明系の光量不均一や３ラインＣＣＤ２４の
画素出力（感度）のばらつきがシェーディング補正処理
により補正される。シェーディング補正回路４５により
シェーディング補正された画像データ（デジタルデー
タ）のうち、Ｇ，Ｒ用の画像データはライン間補正メモ
リ４６_G，４６_Rへ入力されて、３ラインＣＣＤ２４上
におけるＲＧＢ用のライン間のライン数分だけ遅延させ
ることでライン上の位置合わせを行わせる処理を行い、
ドット補正回路４７へ入力される。ドット補正回路４７
では、ライン間補正メモリ４６_G，４６_Rから出力され
たＧ，Ｒ用の画像データとシェーディング補正回路４５
から出力されたＢ用の画像データに関して、１ライン以
内のドットずれの補正処理が行われる。次いで、スキャ
ナγ補正回路４８では反射率リニアデータをルックアッ
プテーブル方式により補正する。スキャナγ補正回路４
８により補正されたデジタルデータは、自動原稿色判定
回路４９と自動画像分離回路５０とディレーメモリ５１
とを介してＲＧＢフィルタ・色変換処理・変倍処理・ク
リエイト回路５２、プリンタγ補正、書込処理回路５３
に入力される。

【００３１】自動原稿色判定回路４９では、ＡＣＳ（有
彩／無彩判定）処理を行う。このＡＣＳ処理では、黒／
灰色の判定が行われる。自動画像分離回路５０では、像
域分離処理として、エッジ判定（白画素と黒画素の連続
性により判定）、網点判定（画像中の山／谷ピーク画素
の繰返しパターンにより判定）、写真判定（文字・網点
外で画像データのある場合）を行うことで、文字及び印
刷部（網点部）、写真部の領域を判定してＣＰＵ３２に
伝え、後段のＲＧＢフィルタ・色変換、プリンタγ補
正、ＹＭＣＫフィルタ、階調処理でパラメータや係数の
切換えに使用される。

【００３２】ＲＧＢフィルタでは、ＲＧＢのＭＴＦ補
正、平滑化、エッジ強調、スルー等のフィルタ係数を、
先の領域判定結果に応じて切換え設定する。色変換処理
では、ＲＧＢのデジタルデータから、ＹＭＣＫ変換、Ｕ
ＣＲ、ＵＣＡ処理を行う。変倍処理回路では、画像デー
タの主走査方向に対して拡大／縮小処理を行う。ＲＧＢ
フィルタ・色変換処理・変倍処理・クリエイト回路５２
に対しては画像表示部５４が接続されており、拡大／縮
小処理後のデジタルデータの表示が可能とされている。
クリエイト回路では、クリエイト編集、カラー加工を行
う。クリエイト編集では、斜体、ミラー、影付け、中抜
き処理等を行い、カラー加工ではカラー変換、指定色消
去、アンダーカラー処理等を行う。プリンタγ補正、書
込処理回路５３では、先の領域判定結果に基づいてプリ
ンタγ変換とフィルタ係数の設定を行う。階調処理で
は、ディザ処理を行い、ビデオコントロールでは書込タ
イミング設定や画像領域、白抜き領域の設定やグレース
ケールやカラーパッチ等のテストパターン発生を行うこ
とができ、最終画像データを書き込み処理でレーザスキ
ャナ７中のレーザダイオード（ＬＤ）へ出力できるよう
に処理する。

【００３３】このような各機能処理は、ＣＰＵ３２に接
続されておりＲＯＭ３３に格納されたプログラムにより
各処理の設定と動作とをシステム制御部３５の指示によ
り実行される。

【００３４】ここで、３ラインＣＣＤ２４の駆動に関し
て説明する。３ラインＣＣＤ２４に対してタイミング回
路４１からは、図３に示すように、ＣＣＤＴＧ信号（移送ゲート信号）ＣＣＤ１信号（シフトレジスタクロック１）ＣＣＤ２信号（シフトレジスタクロック２）ＣＣＤ１Ｌ信号（最終段シフトレジスタクロック）ＣＣＤＲＢ信号（リセットクロック）ＣＣＤＣＬＢ信号（クランプクロック）なる駆動クロックが出力されるように設定されている。
３ラインＣＣＤ２４はこれらの駆動クロックに基づき、
図５のタイムチャートに示すようなタイミング波形にて
ＲＧＢ各々につきodd ，even別のアナログ信号を出力す
る。この他、タイミング回路４１はアナログ処理回路４
３_R，４３_G，４３_B、Ａ／Ｄコンバータ４４_R，４４
_G，４４_B、シェーディング補正回路４５等に対して
も、アナログ処理、ＡＤＣ、シェーディング補正用の各
種の駆動クロックも出力している。

【００３５】このような基本構成の下、本実施の形態で
は、３ラインＣＣＤ２４に対する位相調整クロックを上
記各信号中のリセットクロック（ＣＣＤＲＢ）信号、
クランプクロック（ＣＣＤＣＬＢ）信号とするものと
する。本実施の形態のタイミング回路４１は図３に示す
ように構成されている。まず、前記ＣＰＵ３２等に対し
てアドレスバス／データバス等のバスライン５５を介し
て接続されたバスＩ／Ｆ（インタフェース）５６を有し
ており、前記ＣＰＵ３２にこのバスＩ／Ｆ５６を介して
接続されたレジスタ・設定部・コントロール回路５７が
設けられている。また、タイミング回路４１は発振器５
８から入力される発振出力を基本クロックとし、その周
波数をスキャナ画像ＣＬＫ（画像クロック）の周波数と
するものであり、タイミング回路４１からの発振出力が
入力されるＰＬＬ回路５９が設けられている。このＰＬ
Ｌ回路５９は４逓倍回路（図示せず）を有しており、画
像クロックを４逓倍したクロックである４逓倍ＣＬＫを
生成・出力する機能を有している。また、レジスタ・設
定部・コントロール回路５７からのコントロール信号に
基づき３ラインＣＣＤ２４に対して前述した各タイミン
グ信号を出力するＣＣＤクロック発生論理回路６０が設
けられている。このうち、リセットクロック（ＣＣＤ
ＲＢ）信号、クランプクロック（ＣＣＤＣＬＢ）信号
との２つのタイミング信号に関しては位相調整回路（位
相調整手段）６１が介在されている。この位相調整回路
６１にはスキャナ画像ＣＬＫと４逓倍ＣＬＫとがともに
入力されている。

【００３６】ここで、前記レジスタ・設定部・コントロ
ール回路５７はＣＰＵ３２によってリセットクロック
（ＣＣＤＲＢ）信号、クランプクロック（ＣＣＤＣ
ＬＢ）信号に関する位相調整のための位相調整データが
書き込まれる位相調整レジスタ６２（図４参照）を備え
ている。この位相調整レジスタ６２はＤ７〜Ｄ０の８ビ
ット構成のもので、下位側のＤ０〜Ｄ２の３ビット分に
リセットクロック（ＣＣＤＲＢ）信号用の位相調整デ
ータが割当てられ、上位側のＤ４〜Ｄ６の３ビット分に
クランプクロック（ＣＣＤＣＬＢ）信号用の位相調整
データが割当てられている。特に、本実施の形態では、
スキャナ画像ＣＬＫに対して４逓倍ＣＬＫを使用してい
るので、これらのリセットクロック（ＣＣＤＲＢ）信
号、クランプクロック（ＣＣＤＣＬＢ）信号なるタイ
ミング信号の位相調整は、スキャナ画像ＣＬＫの１クロ
ック周期内において８パターンの設定が可能とされてい
る。逆にいえば、ＰＬＬ回路５９の逓倍回路の逓倍数を
変更（例えば、８逓倍、１６逓倍等）することにより、
位相調整の分解能ビット数も変更し得ることを意味す
る。

【００３７】このような構成において、３ラインＣＣＤ
２４に対する駆動クロックの位相調整の指示はＣＰＵ３
２よりバスライン５５を介してタイミング回路４１のバ
スＩ／Ｆ５２を通して位相調整レジスタ６２に位相調整
データを書き込むことで行われる。レジスタ・設定部・
コントロール回路５７からはその位相調整レジスタ６２
中に書き込まれたリセットクロック（ＣＣＤＲＢ）信
号、クランプクロック（ＣＣＤＣＬＢ）信号用の位相
調整データに基づくコントロール信号がＣＣＤクロック
発生論理回路６０に出力され、位相調整回路６１では位
相調整データに基づくコントロール信号と４逓倍ＣＬＫ
とに応じて位相調整されたリセットクロック（ＣＣＤ
ＲＢ）信号、クランプクロック（ＣＣＤＣＬＢ）信号
が３ラインＣＣＤ２４に対して出力される。３ラインＣ
ＣＤ２４では位相調整されたリセットクロック（ＣＣＤ
ＲＢ）信号、クランプクロック（ＣＣＤＣＬＢ）信
号とに同期する位相タイミングで残りの駆動クロック
（ＣＣＤＴＧ，ＣＣＤ１，ＣＣＤ２，ＣＣＤ１
Ｌ）が入力されて、動作タイミングが制御される。

【００３８】ここに、リセットクロック（ＣＣＤＲ
Ｂ）信号用の位相調整データは、シフト０なる初期値と
してはｘ０ｈに設定され、以下、位相調整データとして
シフト１（１パルスの遅れ）に相当する設定値ｘ１ｈ、
シフト２（２パルスの遅れ）に相当する設定値ｘ２ｈ、
〜、シフト７（７パルスの遅れ＝１パルスの進み）に相
当する設定値ｘ７ｈが用意されており、位相調整データ
を変更した場合にリセットクロック（ＣＣＤＲＢ）信
号のタイミングが変更される様子を図６のタイムチャー
トに示す。クランプクロック（ＣＣＤＣＬＢ）信号用
の位相調整データも同様に、シフト０なる初期値として
はｘ０ｈに設定され、以下、位相調整データとしてシフ
ト１（１パルスの遅れ）に相当する設定値ｘ１ｈ、シフ
ト２（２パルスの遅れ）に相当する設定値ｘ２ｈ、〜、
シフト７（７パルスの遅れ＝１パルスの進み）に相当す
る設定値ｘ７ｈが用意されており、位相調整データを変
更した場合にクランプクロック（ＣＣＤＣＬＢ）信号
のタイミングが変更される様子を図７のタイムチャート
に示す。

【００３９】従って、本実施の形態によれば、３ライン
ＣＣＤ２４に対するリセットクロック（ＣＣＤＲＢ）
信号、クランプクロック（ＣＣＤＣＬＢ）信号のタイ
ミングの変更が必要な場合、ＣＰＵ３２を通じて位相調
整レジスタ６２に位相調整データを書き込み、その位相
調整データに応じて位相調整回路６１によりタイミング
調整されたリセットクロック（ＣＣＤＲＢ）信号、ク
ランプクロック（ＣＣＤＣＬＢ）信号を３ラインＣＣ
Ｄ２４に対して出力させればよく、ハードウェア上の変
更等を要せず、位相調整によりタイミングを変更するこ
とができる。特に、本実施の形態のように、光電変換素
子として駆動クロックの周波数が高くなると出力遅延時
間が長くなる傾向にある３ラインＣＣＤ２４を用いてい
る場合に、その位相調整を十分に行うことができ、良好
なる画像読取りを行わせることができる。また、本実施
の形態では、リセットクロック（ＣＣＤＲＢ）信号、
クランプクロック（ＣＣＤＣＬＢ）信号に関する位相
調整のステップがスキャナ画像ＣＬＫの周波数の１／４
なる周期を１クロック周期として設定され、３ビット＝
８パターン分の位相調整データの設定が可能とされてい
るので、３ラインＣＣＤ２４におけるゲートの遅延量が
積算して正確な位相調整ができなくなるような不都合も
回避することができる。さらには、リセットクロック
（ＣＣＤＲＢ）信号、クランプクロック（ＣＣＤＣ
ＬＢ）信号に関する位相調整の位相調整幅が位相調整さ
れるタイミング信号（スキャナ画像ＣＬＫ）の１周期分
に渡って設定されており、１周期分の位相調整が可能な
ため、遅れ方向の位相調整だけでなく進み方向の位相調
整も行うことができる。

【００４０】ところで、ＣＰＵ３２による制御の下に行
われる位相調整レジスタ６２への位相調整データの設定
は、電源投入に伴うＣＰＵ３２のソフトウェア実行の初
期設定時に行われる。この場合には、位相調整の変更の
ためにソフトウェアの変更が必要となるが、ハードウェ
アの変更は要しない。もっとも、ソフトウェアを変更せ
ずに位相調整を行わせることも可能であり、この場合に
はスキャナＩＰＵ３１の制御部上のディップスイッチの
切換えや操作表示部３６上のＳＰモード（特殊モード）
から変更することができるように構成してもよい。操作
表示部３６からの変更の場合には、操作表示部３６から
入力された位相調整データはシステム制御部３５を介し
てスキャナＩＰＵ３１の制御部のＣＰＵ３２へシリアル
通信データとして送信させることにより、位相調整が行
われる。

【００４１】本発明の第二の実施の形態を図３、図８及
び図９に基づいて説明する。本実施の形態では、バスラ
イン５５を介してＣＰＵ３２に接続されたシェーディン
グ補正回路４５をＣＣＤ位相調整モード時にはデジタル
値検出回路（デジタル検出手段）として兼用させるよう
に構成されている。ＣＣＤ位相調整モードは操作表示部
３６上のＳＰモードにおいてＣＣＤ位相調整キー（図示
せず）を押下することにより設定される。ここに、シェ
ーディング補正回路４５はシェーディング補正処理を行
うためのシェーディング演算回路７１、白メモリ７２、
黒メモリ７３の他に、レジスタ・設定部・コントロール
回路７４が設けられ、バスＩ／Ｆ７５、バスライン５５
を介してＣＰＵ３２に接続されている。そして、ＣＣＤ
位相調整モードに設定された場合、ＣＰＵ３２はシェー
ディング補正回路４５に対してバスＩ／Ｆ７５を介して
レジスタ・設定部・コントロール回路７４にＣＣＤ位相
調整モードに移行したことを通知する。これにより、通
常のシェーディング補正用メモリとして利用している白
メモリ７２が３ラインＣＣＤ２４により読み取られてＡ
／Ｄ変換されたデジタルデータの１ドット毎の平均値を
保存するためのメモリとして使用される。

【００４２】このような構成において、まず、ＣＣＤ位
相調整モードの処理制御の概要を図８に示すフローチャ
ートを参照して説明する。まず、操作表示部３６を通じ
てＣＣＤ位相調整モードに設定されると、デジタル値検
出回路（シェーディング補正回路４５）中のモードレジ
スタ（レジスタ・設定部・コントロール回路７４）にＣ
ＣＤ位相調整モードへ移行したことが通知される。その
後、白基準板の読取位置にキャリッジ（第１，２の走査
ユニット１７，１８）を移動させて停止させるととも
に、ハロゲンランプ１９を点灯させて、３ラインＣＣＤ
２４により白基準板の読取りを行う。この白基準板の読
取りにより３ラインＣＣＤ２４から得られＡ／Ｄ変換さ
れたデジタルデータに基づき、リセットクロック（ＣＣ
ＤＲＢ）信号の位相調整処理、クランプクロック（Ｃ
ＣＤＣＬＢ）信号の位相調整処理を順次行う。これら
の位相調整処理が終了すると、ハロゲンランプ１９を消
灯させるとともにキャリッジをホームポジションへ移動
させて待機させる。その後、デジタル値検出回路（シェ
ーディング補正回路４５）中のモードレジスタに設定さ
れたＣＣＤ位相調整モードが解除され、ＣＣＤ位相調整
モードの処理が全て終了し、通常のスキャナとしての待
機状態となる。

【００４３】ここで、図８中に示すリセットクロック
（ＣＣＤＲＢ）信号の位相調整処理を図９に示すサブ
ルーチンを参照して説明する。まず、ＣＰＵ３２により
タイミング回路４１中の位相調整レジスタ６２に設定値
＝ｘ０ｈ（初期値）を書き込む。この状態で白基準板に
関して１０ライン分の画像読取りを行い、その読取りデ
ータをＡ／Ｄ変換した後のデジタルデータに関して１ド
ット毎の平均値を白メモリ７２に格納する。１０ライン
分に相当する一定時間が経過すると、ＣＰＵ３２は白メ
モリ７２より平均値化されたデジタルデータを読出す。
そして、読出したデジタルデータより標準偏差を計算す
るとともに、odd／even 間の差を計算し、その計算結果
をＲＡＭ３４中に格納する。このときの計算結果をと
する。

【００４４】次いで、ＣＰＵ３２によりタイミング回路
４１中の位相調整レジスタ６２に設定値＝ｘ１ｈを書き
込む。つまり、初期値に対してシフト１（１パルス遅
れ）の状態とし、この状態で白基準板に関して１０ライ
ン分の画像読取りを行い、その読取りデータをＡ／Ｄ変
換した後のデジタルデータに関して１ドット毎の平均値
を白メモリ７２に格納する。１０ライン分に相当する一
定時間が経過すると、ＣＰＵ３２は白メモリ７２より平
均値化されたデジタルデータを読出す。そして、読出し
たデジタルデータより標準偏差を計算するとともに、od
d／even 間の差を計算し、その計算結果をＲＡＭ３４中
に格納する。このときの計算結果をとする。

【００４５】さらに、ＣＰＵ３２によりタイミング回路
４１中の位相調整レジスタ６２に設定値＝ｘ７ｈを書き
込む。つまり、初期値に対してシフト７（１パルス進
み）の状態とし、この状態で白基準板に関して１０ライ
ン分の画像読取りを行い、その読取りデータをＡ／Ｄ変
換した後のデジタルデータに関して１ドット毎の平均値
を白メモリ７２に格納する。１０ライン分に相当する一
定時間が経過すると、ＣＰＵ３２は白メモリ７２より平
均値化されたデジタルデータを読出す。そして、読出し
たデジタルデータより標準偏差を計算するとともに、od
d／even 間の差を計算し、その計算結果をＲＡＭ３４中
に格納する。このときの計算結果をとする。

【００４６】これらの処理において、標準偏差、odd／e
ven 間の差を計算するのは、位相調整の指針としてＳ／
Ｎ比のデータ化と、odd／even の２系統間の出力のばら
つきを用いるためである。

【００４７】このようにして計算されてＲＡＭ３４中に
格納された計算結果に関して、相互比較を行い、
標準偏差値の最小値なる計算結果を選択し、その計算結
果を生じた設定値を決定し、最終的にその設定値を位相
調整データの確定値として位相調整レジスタ６２中のビ
ットｄ０〜ｄ２に設定する。タイミング回路４１におい
ては位相調整レジスタ６２に確定値として設定された位
相調整データを用いて３ラインＣＣＤ２４に対するリセ
ットクロック（ＣＣＤＲＢ）信号の位相調整がなされ
る。

【００４８】特に図示しないが、クランプクロック（Ｃ
ＣＤＣＬＢ）信号の位相調整処理も、リセットクロッ
ク（ＣＣＤＲＢ）信号の位相調整処理の場合と同様に
行われる。

【００４９】従って、本実施の形態によれば、３ライン
ＣＣＤ２４からのアナログ信号をデジタルデータに変換
し、このデジタルデータをデジタル値検出回路（シェー
ディング補正回路４５）において検出することで、３ラ
インＣＣＤ２４に対してリセットクロック（ＣＣＤＲ
Ｂ）信号、クランプクロック（ＣＣＤＣＬＢ）信号が
適切な駆動クロックとして入力されているか否かを判断
し、現実に得られるデジタルデータが良好となるように
これらの駆動クロックの位相を調整することができる。
この結果、例えばスキャナの読取線速（副走査密度）が
読取モードによって変更されるようなことがあっても、
その状況に応じて適正な駆動クロックを用いることがで
きるように位相調整される。特に、本実施の形態では、
シェーディング補正回路４５をデジタル値検出回路とし
て用い、白メモリ７２をＣＣＤ位相調整モード時のデジ
タルデータ保存用に用いているので、高価なメモリを位
相調整のためだけに用いることがなく、既存かつ必須の
シェーディング補正回路４５及びその白メモリ７２を有
効活用できる。

【００５０】なお、本実施の形態では、位相調整データ
を確定するために、初期値＝ｘ０ｈ，設定値ｘ１ｈ，ｘ
７ｈの３パターンによる読取結果を用いるようにした
が、初期値に対する位相の遅れ、進みを２パルス、或い
は３パルス分とった設定値を用いて、それらの読取結果
も用いて、実際に使用する位相調整データを確定するよ
うにしてもよい。この場合の１パルスによる遅れ、進み
量を規定する逓倍回路の逓倍数も４逓倍に限らず、８逓
倍、１６逓倍のようにさらに細分化して位相調整の分解
能を上げるようにしてもよい。また、良好なる位相調整
を行うための指針として、データ化されたＳ／Ｎ比を提
示する標準偏差や、２系統間の出力ばらつきを提示する
odd／even 間の差を用いるものに限らず、要は、位相調
整の適正化の判断要素となる事象であればよい。

【００５１】

【発明の効果】請求項１記載の発明によれば、光電変換
手段に対する駆動クロックのタイミングの変更が必要な
場合、制御手段を通じてタイミング発生手段中の位相調
整レジスタに位相調整データを書き込むだけで、ハード
ウェア上の変更等を要せず、位相調整によりタイミング
を適正に変更することができる。

【００５２】請求項２記載の発明によれば、光電変換手
段により実際に読み取って得られた読取データの状態に
基づき、この光電変換手段に入力されている駆動クロッ
クのタイミングが適正であるか否かを判断し、適正でな
い場合には位相調整データを与えてタイミング信号の位
相を調整するようにしたので、適正なタイミングの駆動
クロックによる駆動の下に画像読取りを良好に行わせる
ことができる。

【００５３】請求項３記載の発明によれば、デジタル検
出手段がシェーディング補正手段を利用しており、シェ
ーディング補正用メモリも活用しているので、請求項２
記載の発明に関して、位相調整のために専用の処理、メ
モリを要せず、低コストにて実現することができる。

【００５４】請求項４記載の発明によれば、駆動クロッ
クの周波数が高くなると出力遅延時間が長くなる傾向に
あるＣＣＤ固体撮像素子の場合に十分な位相調整を行わ
せることができる。

【００５５】請求項５記載の発明によれば、位相調整の
ステップが画像クロック周波数の１／整数なる周期を１
クロック周期として設定されているので、遅延量が積算
して正確な位相調整ができなくなるような不都合を回避
することができる。

【００５６】請求項６記載の発明によれば、位相調整幅
が位相調整されるタイミング信号の１周期分に渡って設
定されており、１周期分の位相調整が可能なため、遅れ
方向の位相調整だけでなく進み方向の位相調整も行うこ
とができ、調整の適正化を図りやすくすることができ
る。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態を示すデジタル複写
機の概略構成図である。

【図２】スキャナＩＰＵ関連のハードウェア構成を示す
ブロック図である。

【図３】タイミング回路等の詳細を含めて示すシェーデ
ィング補正回路までのハードウェア構成を示すブロック
図である。

【図４】位相調整レジスタ構成を示す説明図である。

【図５】３ラインＣＣＤに関する駆動クロックの基本的
なタイミングを示すタイムチャートである。

【図６】位相調整データを変更した場合にＣＣＤＲＢ
信号のタイミングが変更される様子を示すタイムチャー
トである。

【図７】位相調整データを変更した場合にＣＣＤＣＬ
Ｂ信号のタイミングが変更される様子を示すタイムチャ
ートである。

【図８】本発明の第二の実施の形態を示すＣＣＤ位相調
整モードの概略フローチャートである。

【図９】ＣＣＤＲＢ信号の位相調整処理なるサブルー
チンを示すフローチャートである。

【符号の説明】

２４光電変換手段、ＣＣＤ固体撮像素子３２制御手段４１タイミング信号発生手段４４Ａ／Ｄ変換手段４５シェーディング補正手段、デジタル検出手段６１位相調整手段６２位相調整レジスタ７２シェーディング補正用メモリ

Claims

【特許請求の範囲】

【請求項１】光像を受光して受光量に応じたアナログ
信号を出力するライン状の光電変換手段と、原稿画像を
露光してその原稿画像に応じた光像を前記光電変換素子
へ導く光学系と、前記光電変換手段からアナログ信号を
出力させるタイミング信号を発生させるタイミング信号
発生手段と、前記光電変換手段から出力されたアナログ
信号をデジタル信号に変換するＡ／Ｄ変換手段と、前記
タイミング信号発生手段にバス接続された制御手段とを
備えた画像読取装置において、前記タイミング信号発生手段は、前記制御手段に基づき
位相調整データが書き込まれる位相調整レジスタと、こ
の位相調整レジスタに書き込まれた位相調整データに基
づき前記光電変換手段に対するタイミング信号の位相を
調整する位相調整手段とを備えることを特徴とする画像
読取装置。
【請求項２】光像を受光して受光量に応じたアナログ
信号を出力するライン状の光電変換手段と、原稿画像を
露光してその原稿画像に応じた光像を前記光電変換素子
へ導く光学系と、前記光電変換手段からアナログ信号を
出力させるタイミング信号を発生させるタイミング信号
発生手段と、前記光電変換手段から出力されたアナログ
信号をデジタル信号に変換するＡ／Ｄ変換手段と、前記
タイミング信号発生手段にバス接続された制御手段とを
備えた画像読取装置において、前記制御手段にバス接続されて前記Ａ／Ｄ変換手段から
出力されたデジタルデータを検出して保存するデジタル
検出手段を備え、前記タイミング信号発生手段は、前記デジタル検出手段
に保存されたデジタルデータの状態に応じて前記制御手
段により決定された位相調整データに基づき前記光電変
換手段に対するタイミング信号の位相を調整する位相調
整手段を備えることを特徴とする画像読取装置。
【請求項３】デジタル検出手段は、シェーディング補
正手段であり、そのシェーディング補正用メモリをデジ
タルデータの保存に共用することを特徴とする請求項２
記載の画像読取装置。
【請求項４】光電変換手段は、ＣＣＤ固体撮像素子で
あることを特徴とする請求項１，２又は３記載の画像読
取装置。
【請求項５】位相調整手段は、その位相調整のステッ
プが画像クロック周波数の１／整数なる周期を１クロッ
ク周期として設定されていることを特徴とする請求項
１，２，３又は４記載の画像読取装置。
【請求項６】位相調整手段は、その位相調整幅が位相
調整されるタイミング信号の１周期分に渡って設定され
ていることを特徴とする請求項１，２，３，４又は５記
載の画像読取装置。