JPH11121715A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH11121715A JPH11121715A JP9286580A JP28658097A JPH11121715A JP H11121715 A JPH11121715 A JP H11121715A JP 9286580 A JP9286580 A JP 9286580A JP 28658097 A JP28658097 A JP 28658097A JP H11121715 A JPH11121715 A JP H11121715A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- forming
- gate electrode
- memory cell
- mis transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ＤＲＡＭを有する半導体集積回路装置におい
て、メモリセル選択用ＭＩＳトランジスタのソース・ド
レイン領域下に電界緩和用の半導体領域を形成する際の
欠陥発生を抑制しながら、電界緩和能力を向上させる。 【解決手段】 メモリセル選択用ＭＯＳ・ＦＥＴのゲー
ト電極１４Ａを形成した後であってゲート電極１４Ａの
側面にサイドウォールスペーサを形成する前に、半導体
基板１においてソース・ドレイン用のｎ型半導体領域１
９の下層に、電界緩和用の半導体領域ＦＭを形成するた
めの不純物イオンを打ち込む。
て、メモリセル選択用ＭＩＳトランジスタのソース・ド
レイン領域下に電界緩和用の半導体領域を形成する際の
欠陥発生を抑制しながら、電界緩和能力を向上させる。 【解決手段】 メモリセル選択用ＭＯＳ・ＦＥＴのゲー
ト電極１４Ａを形成した後であってゲート電極１４Ａの
側面にサイドウォールスペーサを形成する前に、半導体
基板１においてソース・ドレイン用のｎ型半導体領域１
９の下層に、電界緩和用の半導体領域ＦＭを形成するた
めの不純物イオンを打ち込む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ＤＲＡＭ（DynamicRandom
Access Memory）を有する半導体集積回路装置の製造技
術に適用して有効な技術に関するものである。
置の製造技術に関し、特に、ＤＲＡＭ（DynamicRandom
Access Memory）を有する半導体集積回路装置の製造技
術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、１つのメモリ
セル選択用ＭＩＳトランジスタと、それに直列に接続さ
れたキャパシタとから構成されている。このため、集積
度が高く、ビット当たりの単価を安くすることができる
等から大容量のメモリを必要とする各種コンピュータの
メイン・メモリや通信機器等に広く使用されている。
セル選択用ＭＩＳトランジスタと、それに直列に接続さ
れたキャパシタとから構成されている。このため、集積
度が高く、ビット当たりの単価を安くすることができる
等から大容量のメモリを必要とする各種コンピュータの
メイン・メモリや通信機器等に広く使用されている。
【０００３】しかし、ＤＲＡＭでは、情報を記憶する素
子としてキャパシタを用いているので、そのまま放置し
ておくと情報の記憶に用いられる信号電荷が時間の経過
とともにリークしてしまい記憶内容が失われてしまう。
そこで、ＤＲＡＭでは、メモリセルの情報を記憶し続け
るために、記憶内容を定期的に再生する、いわゆるリフ
レッシュ動作が必要である。
子としてキャパシタを用いているので、そのまま放置し
ておくと情報の記憶に用いられる信号電荷が時間の経過
とともにリークしてしまい記憶内容が失われてしまう。
そこで、ＤＲＡＭでは、メモリセルの情報を記憶し続け
るために、記憶内容を定期的に再生する、いわゆるリフ
レッシュ動作が必要である。
【０００４】このため、ＤＲＡＭを有する半導体集積回
路装置においては、ＤＲＡＭ全体の動作速度の向上を図
るとともに、このリフレッシュ特性の向上を図るべく、
種々の構造上および回路上の研究および技術開発が行わ
れている。このリフレッシュ特性を向上させる技術とし
て、ＤＲＡＭのメモリセルにおけるメモリセル選択用Ｍ
ＩＳトランジスタのソース・ドレイン領域の下方に、ソ
ース・ドレイン領域形成用の不純物と同一導電形の不純
物を導入することで形成される電界緩和用の半導体領域
を設ける技術がある。
路装置においては、ＤＲＡＭ全体の動作速度の向上を図
るとともに、このリフレッシュ特性の向上を図るべく、
種々の構造上および回路上の研究および技術開発が行わ
れている。このリフレッシュ特性を向上させる技術とし
て、ＤＲＡＭのメモリセルにおけるメモリセル選択用Ｍ
ＩＳトランジスタのソース・ドレイン領域の下方に、ソ
ース・ドレイン領域形成用の不純物と同一導電形の不純
物を導入することで形成される電界緩和用の半導体領域
を設ける技術がある。
【０００５】この種の技術については、例えば特開平６
−６１４８６号公報に記載があり、この文献には、ＤＲ
ＡＭのメモリセルにおけるメモリセル選択用ＭＯＳトラ
ンジスタを覆う層間絶縁膜に、メモリセル選択用ＭＯＳ
トランジスタのソース・ドレイン領域が露出するような
接続孔を開口した後に、その接続孔を通じて、すなわ
ち、メモリセル選択用ＭＯＳトランジスタのゲート電極
の側面に形成されたサイドウォールをマスクとして、そ
のソース・ドレイン領域の下方に電界緩和用の不純物を
導入する技術等が開示されている。
−６１４８６号公報に記載があり、この文献には、ＤＲ
ＡＭのメモリセルにおけるメモリセル選択用ＭＯＳトラ
ンジスタを覆う層間絶縁膜に、メモリセル選択用ＭＯＳ
トランジスタのソース・ドレイン領域が露出するような
接続孔を開口した後に、その接続孔を通じて、すなわ
ち、メモリセル選択用ＭＯＳトランジスタのゲート電極
の側面に形成されたサイドウォールをマスクとして、そ
のソース・ドレイン領域の下方に電界緩和用の不純物を
導入する技術等が開示されている。
【０００６】
【発明が解決しようとする課題】ところが、上記電界緩
和用の半導体領域の形成技術においては、以下の課題が
あることを本発明者は見出した。
和用の半導体領域の形成技術においては、以下の課題が
あることを本発明者は見出した。
【０００７】すなわち、電界緩和用の不純物を、ゲート
電極の側面に形成されたサイドウォールをマスクとして
打ち込むと、打ち込み時の不純物の横方向広がりと熱処
理による不純物の拡散とによって実効的な打ち込み量が
減少し、電界緩和能力が不充分となる問題である。
電極の側面に形成されたサイドウォールをマスクとして
打ち込むと、打ち込み時の不純物の横方向広がりと熱処
理による不純物の拡散とによって実効的な打ち込み量が
減少し、電界緩和能力が不充分となる問題である。
【０００８】また、ＤＲＡＭのメモリ容量は益々増大す
る傾向にあり、それに伴ってＤＲＡＭのメモリセルの集
積度を増大させる観点からメモリセルの専有面積も益々
縮小せざるを得ない方向に進んでいるが、上記した電界
緩和能力が不充分となる問題は、素子の微細化に伴って
益々顕著となる。したがって、これを防ぐためには、当
該電界緩和用の不純物の打ち込み量を増やす必要が生じ
る。しかし、当該不純物の打ち込み量を増やすと、電界
緩和能力は向上するが、半導体基板における残留欠陥が
増加するためこの欠陥に起因する接合リーク電流が増
え、リフレッシュ特性が劣化する問題が生じる。
る傾向にあり、それに伴ってＤＲＡＭのメモリセルの集
積度を増大させる観点からメモリセルの専有面積も益々
縮小せざるを得ない方向に進んでいるが、上記した電界
緩和能力が不充分となる問題は、素子の微細化に伴って
益々顕著となる。したがって、これを防ぐためには、当
該電界緩和用の不純物の打ち込み量を増やす必要が生じ
る。しかし、当該不純物の打ち込み量を増やすと、電界
緩和能力は向上するが、半導体基板における残留欠陥が
増加するためこの欠陥に起因する接合リーク電流が増
え、リフレッシュ特性が劣化する問題が生じる。
【０００９】本発明の目的は、ＤＲＡＭを有する半導体
集積回路装置において、メモリセル選択用ＭＩＳトラン
ジスタのソース・ドレイン領域下に電界緩和用の半導体
領域を形成する際の欠陥発生を抑制しながら、電界緩和
能力を向上させることのできる技術を提供することにあ
る。
集積回路装置において、メモリセル選択用ＭＩＳトラン
ジスタのソース・ドレイン領域下に電界緩和用の半導体
領域を形成する際の欠陥発生を抑制しながら、電界緩和
能力を向上させることのできる技術を提供することにあ
る。
【００１０】また、本発明の目的は、ＤＲＡＭを有する
半導体集積回路装置において、ＤＲＡＭのメモリセルの
微細化による電界緩和用の半導体領域における実効的な
不純物濃度の低下を問題とすることなく、ＤＲＡＭのリ
フレッシュ特性を維持することのできる技術を提供する
ことにある。
半導体集積回路装置において、ＤＲＡＭのメモリセルの
微細化による電界緩和用の半導体領域における実効的な
不純物濃度の低下を問題とすることなく、ＤＲＡＭのリ
フレッシュ特性を維持することのできる技術を提供する
ことにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】本発明の半導体集積回路装置の製造方法
は、メモリセル選択用ＭＩＳトランジスタと、これに直
列に接続された情報蓄積用容量素子とで構成されるＤＲ
ＡＭのメモリセルを半導体基板に複数設けている半導体
集積回路装置の製造方法であって、（ａ）前記半導体基
板上にゲート絶縁膜を形成した後、そのゲート絶縁膜上
に前記メモリセル選択用ＭＩＳトランジスタを含むＭＩ
Ｓトランジスタのゲート電極を形成する工程と、（ｂ）
前記ゲート電極形成後であって前記ゲート電極の側面に
側壁絶縁膜部を形成する前の半導体基板における前記メ
モリセルの形成領域に、前記ゲート電極をマスクとし
て、前記メモリセル選択用ＭＩＳトランジスタのソース
・ドレイン領域形成用の不純物を導入する工程と、
（ｃ）前記ゲート電極形成後であって前記ゲート電極の
側面に側壁絶縁膜部を形成する前の半導体基板における
前記メモリセルの形成領域に、前記ゲート電極をマスク
として、前記メモリセル選択用ＭＩＳトランジスタのソ
ース・ドレイン領域と同一導電形の電界緩和用の不純物
を導入する工程とを有するものである。
は、メモリセル選択用ＭＩＳトランジスタと、これに直
列に接続された情報蓄積用容量素子とで構成されるＤＲ
ＡＭのメモリセルを半導体基板に複数設けている半導体
集積回路装置の製造方法であって、（ａ）前記半導体基
板上にゲート絶縁膜を形成した後、そのゲート絶縁膜上
に前記メモリセル選択用ＭＩＳトランジスタを含むＭＩ
Ｓトランジスタのゲート電極を形成する工程と、（ｂ）
前記ゲート電極形成後であって前記ゲート電極の側面に
側壁絶縁膜部を形成する前の半導体基板における前記メ
モリセルの形成領域に、前記ゲート電極をマスクとし
て、前記メモリセル選択用ＭＩＳトランジスタのソース
・ドレイン領域形成用の不純物を導入する工程と、
（ｃ）前記ゲート電極形成後であって前記ゲート電極の
側面に側壁絶縁膜部を形成する前の半導体基板における
前記メモリセルの形成領域に、前記ゲート電極をマスク
として、前記メモリセル選択用ＭＩＳトランジスタのソ
ース・ドレイン領域と同一導電形の電界緩和用の不純物
を導入する工程とを有するものである。
【００１４】また、本発明の半導体集積回路装置の製造
方法は、メモリセル選択用ＭＩＳトランジスタと、これ
に直列に接続された情報蓄積用容量素子とで構成される
ＤＲＡＭのメモリセルを半導体基板に複数設けている半
導体集積回路装置の製造方法であって、（ａ）前記半導
体基板上にゲート絶縁膜を形成した後、そのゲート絶縁
膜上に前記メモリセル選択用ＭＩＳトランジスタを含む
ＭＩＳトランジスタのゲート電極を形成する工程と、
（ｂ）前記ゲート電極形成後であって前記ゲート電極の
側面に側壁絶縁膜部を形成する前の半導体基板における
前記メモリセルの形成領域に、前記ゲート電極をマスク
として、前記メモリセル選択用ＭＩＳトランジスタのソ
ース・ドレイン領域形成用の不純物を導入する工程と、
（ｃ）前記ソース・ドレイン領域形成用の不純物導入工
程後に、前記ゲート電極の側面に側壁絶縁膜部を形成す
る工程と、（ｄ）前記ゲート電極の側面に側壁絶縁膜部
を形成した後の半導体基板における前記メモリセルの形
成領域に、前記ゲート電極および側壁絶縁膜部をマスク
として、前記メモリセル選択用ＭＩＳトランジスタのソ
ース・ドレイン領域と同一導電形の電界緩和用の不純物
を、前記半導体基板の主面に対して斜め方向から導入す
る工程とを有することを特徴とする半導体集積回路装置
の製造方法。
方法は、メモリセル選択用ＭＩＳトランジスタと、これ
に直列に接続された情報蓄積用容量素子とで構成される
ＤＲＡＭのメモリセルを半導体基板に複数設けている半
導体集積回路装置の製造方法であって、（ａ）前記半導
体基板上にゲート絶縁膜を形成した後、そのゲート絶縁
膜上に前記メモリセル選択用ＭＩＳトランジスタを含む
ＭＩＳトランジスタのゲート電極を形成する工程と、
（ｂ）前記ゲート電極形成後であって前記ゲート電極の
側面に側壁絶縁膜部を形成する前の半導体基板における
前記メモリセルの形成領域に、前記ゲート電極をマスク
として、前記メモリセル選択用ＭＩＳトランジスタのソ
ース・ドレイン領域形成用の不純物を導入する工程と、
（ｃ）前記ソース・ドレイン領域形成用の不純物導入工
程後に、前記ゲート電極の側面に側壁絶縁膜部を形成す
る工程と、（ｄ）前記ゲート電極の側面に側壁絶縁膜部
を形成した後の半導体基板における前記メモリセルの形
成領域に、前記ゲート電極および側壁絶縁膜部をマスク
として、前記メモリセル選択用ＭＩＳトランジスタのソ
ース・ドレイン領域と同一導電形の電界緩和用の不純物
を、前記半導体基板の主面に対して斜め方向から導入す
る工程とを有することを特徴とする半導体集積回路装置
の製造方法。
【００１５】さらに、本発明の半導体集積回路装置の製
造方法は、前記ゲート電極形成後であって前記ゲート電
極の側面に側壁絶縁膜部を形成する前の半導体基板にお
ける前記メモリセルの形成領域に、前記メモリセル選択
用ＭＩＳトランジスタにおけるソース・ドレイン領域間
のパンチスルー抑制用の不純物を導入する工程を有する
ものである。
造方法は、前記ゲート電極形成後であって前記ゲート電
極の側面に側壁絶縁膜部を形成する前の半導体基板にお
ける前記メモリセルの形成領域に、前記メモリセル選択
用ＭＩＳトランジスタにおけるソース・ドレイン領域間
のパンチスルー抑制用の不純物を導入する工程を有する
ものである。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
【００１７】（実施の形態１）図１〜図１９は本発明の
一実施の形態である半導体集積回路装置の製造工程中に
おける要部断面図、図２０は各使用のリフレッシュ時間
の累積度数分布を比較した結果を示すグラフ図、図２１
は各仕様のメモリセル選択用ＭＩＳトランジスタのパン
チスルー耐圧を比較した結果を示すグラフ図、図２２は
本発明者が検討した技術であって電界緩和用の半導体領
域を形成するための不純物イオンをゲート電極の側面に
サイドウォールを形成した後に打ち込む場合の半導体集
積回路装置の部分断面図、図２３はスリット幅を変えた
場合の電界緩和用の半導体領域の不純物濃度分布を示す
グラフ図、図２４はスリット幅と電界緩和用の半導体領
域の不純物濃度との関係を示すグラフ図である。
一実施の形態である半導体集積回路装置の製造工程中に
おける要部断面図、図２０は各使用のリフレッシュ時間
の累積度数分布を比較した結果を示すグラフ図、図２１
は各仕様のメモリセル選択用ＭＩＳトランジスタのパン
チスルー耐圧を比較した結果を示すグラフ図、図２２は
本発明者が検討した技術であって電界緩和用の半導体領
域を形成するための不純物イオンをゲート電極の側面に
サイドウォールを形成した後に打ち込む場合の半導体集
積回路装置の部分断面図、図２３はスリット幅を変えた
場合の電界緩和用の半導体領域の不純物濃度分布を示す
グラフ図、図２４はスリット幅と電界緩和用の半導体領
域の不純物濃度との関係を示すグラフ図である。
【００１８】まず、本実施の形態１を説明する前に、本
発明者が検討したＤＲＡＭのメモリセルにおける電界緩
和用の半導体領域の形成技術およびその問題点について
説明する。
発明者が検討したＤＲＡＭのメモリセルにおける電界緩
和用の半導体領域の形成技術およびその問題点について
説明する。
【００１９】図２２は、例えば６４Ｍ・ＤＲＡＭ（Dyna
mic Random Access Memory）におけるメモリセル領域の
要部断面図を示している。半導体基板１００は、例えば
ｐ形のシリコン単結晶からなる。半導体基板１００の上
部には、素子分離用のフィールド絶縁膜１０１が形成さ
れている。このフィールド絶縁膜１０１は、例えば酸化
シリコン等からなり、このフィールド絶縁膜１０１で囲
まれる活性領域に、メモリセル選択用ＭＯＳ・ＦＥＴ１
０２が形成されている。
mic Random Access Memory）におけるメモリセル領域の
要部断面図を示している。半導体基板１００は、例えば
ｐ形のシリコン単結晶からなる。半導体基板１００の上
部には、素子分離用のフィールド絶縁膜１０１が形成さ
れている。このフィールド絶縁膜１０１は、例えば酸化
シリコン等からなり、このフィールド絶縁膜１０１で囲
まれる活性領域に、メモリセル選択用ＭＯＳ・ＦＥＴ１
０２が形成されている。
【００２０】このメモリセル選択用ＭＯＳ・ＦＥＴ１０
２は、半導体基板１００の上部の一対の半導体領域１０
３, １０３と、半導体基板１００上のゲート絶縁膜１０
４と、その上のゲート電極１０５とを有している。ゲー
ト電極１０５はワード線ＷＬ0 の一部でもある。このゲ
ート電極１０５の上面および側面には、キャップ絶縁膜
１０６およびサイドウォール１０７が形成されている。
このキャップ絶縁膜１０６およびサイドウォール１０７
は、例えば窒化シリコン膜からなる。
２は、半導体基板１００の上部の一対の半導体領域１０
３, １０３と、半導体基板１００上のゲート絶縁膜１０
４と、その上のゲート電極１０５とを有している。ゲー
ト電極１０５はワード線ＷＬ0 の一部でもある。このゲ
ート電極１０５の上面および側面には、キャップ絶縁膜
１０６およびサイドウォール１０７が形成されている。
このキャップ絶縁膜１０６およびサイドウォール１０７
は、例えば窒化シリコン膜からなる。
【００２１】半導体基板１００上には、例えば酸化シリ
コン膜からなる層間絶縁膜１０８が形成されており、メ
モリセル選択用ＭＯＳ・ＦＥＴ１０２、キャップ絶縁膜
１０６およびサイドウォール１０７が被覆されている。
この層間絶縁膜１０８には、半導体領域１０３に達する
ような接続孔１０９が穿孔されている。この接続孔１０
９は、キャップ絶縁膜１０６およびサイドウォール１０
７によって自己整合的に形成されている。
コン膜からなる層間絶縁膜１０８が形成されており、メ
モリセル選択用ＭＯＳ・ＦＥＴ１０２、キャップ絶縁膜
１０６およびサイドウォール１０７が被覆されている。
この層間絶縁膜１０８には、半導体領域１０３に達する
ような接続孔１０９が穿孔されている。この接続孔１０
９は、キャップ絶縁膜１０６およびサイドウォール１０
７によって自己整合的に形成されている。
【００２２】この半導体領域１０３の直下には電界緩和
用の半導体領域１１０が形成されている。この電界緩和
用の半導体領域１１０は、接続孔１０９を穿孔した後
に、電界緩和用の半導体領域１１０を形成するための不
純物を、接続孔１０９を通じて、すなわち、サイドウォ
ール１０７をマスクとして、半導体基板１００にイオン
打ち込みすることで形成されている。この場合は、接続
孔１０９の直径がスリット幅となる。
用の半導体領域１１０が形成されている。この電界緩和
用の半導体領域１１０は、接続孔１０９を穿孔した後
に、電界緩和用の半導体領域１１０を形成するための不
純物を、接続孔１０９を通じて、すなわち、サイドウォ
ール１０７をマスクとして、半導体基板１００にイオン
打ち込みすることで形成されている。この場合は、接続
孔１０９の直径がスリット幅となる。
【００２３】図２３にスリット幅を変えた場合の電界緩
和用の半導体領域１１０の不純物濃度分布を示す。この
不純物濃度は、不純物イオン打ち込み時の不純物の横方
向広がりと熱処理による不純物の広がりとによって低下
している。特に、スリット幅Ｗが狭くなるほど不純物濃
度は低くなっている。
和用の半導体領域１１０の不純物濃度分布を示す。この
不純物濃度は、不純物イオン打ち込み時の不純物の横方
向広がりと熱処理による不純物の広がりとによって低下
している。特に、スリット幅Ｗが狭くなるほど不純物濃
度は低くなっている。
【００２４】この不純物濃度の低下を実効的な打ち込み
量と考えると、図２４に示すように、実効的なイオン打
ち込み量は、スリット幅が、例えば０. ３μｍ以下にな
ると減少する。その結果、スリット幅が、０. ３μｍの
時に最適化した打ち込み量を用いて、０. ２μｍのスリ
ット幅で打ち込むと、接合電界は０. ２４ＭＶ／ｃｍか
ら０. ２８ＭＶ／ｃｍに増大してしまい、リフレッシュ
特性が劣化する。
量と考えると、図２４に示すように、実効的なイオン打
ち込み量は、スリット幅が、例えば０. ３μｍ以下にな
ると減少する。その結果、スリット幅が、０. ３μｍの
時に最適化した打ち込み量を用いて、０. ２μｍのスリ
ット幅で打ち込むと、接合電界は０. ２４ＭＶ／ｃｍか
ら０. ２８ＭＶ／ｃｍに増大してしまい、リフレッシュ
特性が劣化する。
【００２５】これを防止するためには、不純物イオンの
打ち込み量を２倍程度にする必要がある。今後、このス
リット幅は、例えば０. ０５μｍ以下になる。例えばワ
ード線ＷＬ0 間隔を0.１μｍとすると、サイドウォール
１０７の幅は経験的にワード線ＷＬ0 間隔の１／３程度
なので、サイドウォール１０７の幅は0.０３３μｍとな
り、実効的な不純物イオンの打ち込み量は、図２４から
１０％程度となる。このようにスリット幅が0.０５μｍ
以下の場合に、電界緩和を実現するための不純物イオン
の打ち込み量は、１×１０14／ｃｍ2 以上の打ち込み量
が必要となる。
打ち込み量を２倍程度にする必要がある。今後、このス
リット幅は、例えば０. ０５μｍ以下になる。例えばワ
ード線ＷＬ0 間隔を0.１μｍとすると、サイドウォール
１０７の幅は経験的にワード線ＷＬ0 間隔の１／３程度
なので、サイドウォール１０７の幅は0.０３３μｍとな
り、実効的な不純物イオンの打ち込み量は、図２４から
１０％程度となる。このようにスリット幅が0.０５μｍ
以下の場合に、電界緩和を実現するための不純物イオン
の打ち込み量は、１×１０14／ｃｍ2 以上の打ち込み量
が必要となる。
【００２６】このような不純物イオンの打ち込み量で
は、熱処理後でも結晶欠陥が残留するため、接合の空乏
層にも欠陥が含まれる。その結果、現状の方式では電界
緩和は実現できるものの、欠陥起因のリーク電流が増え
てリフレッシュ特性が劣化してしまう。
は、熱処理後でも結晶欠陥が残留するため、接合の空乏
層にも欠陥が含まれる。その結果、現状の方式では電界
緩和は実現できるものの、欠陥起因のリーク電流が増え
てリフレッシュ特性が劣化してしまう。
【００２７】そこで、本発明の実施の形態１において
は、次のようにする。以下、本実施の形態１の半導体集
積回路装置の製造方法の一例を図１〜図１９によって説
明する。なお、本実施の形態１においては、例えば２５
６Ｍ・ＤＲＡＭの製造方法に本発明を適用した場合を例
として説明する。
は、次のようにする。以下、本実施の形態１の半導体集
積回路装置の製造方法の一例を図１〜図１９によって説
明する。なお、本実施の形態１においては、例えば２５
６Ｍ・ＤＲＡＭの製造方法に本発明を適用した場合を例
として説明する。
【００２８】まず、図１に示すように、例えばｐ型で比
抵抗が１０Ωcm程度の半導体基板１をウェット酸化して
その表面に薄い酸化シリコン膜２を形成した後、この酸
化シリコン膜２の上部にＣＶＤ（Chemical Vapor Depos
ition ）法で窒化シリコン膜３を堆積する。酸化シリコ
ン膜２は、後の工程で素子分離溝の内部に埋め込まれる
酸化シリコン膜をシンタリング（焼き締め）するとき等
に半導体基板１に加わるストレスを緩和するために形成
される。窒化シリコン膜３は酸化され難い性質を持つの
で、その下部（活性領域）の基板表面の酸化を防止する
マスクとして利用される。
抵抗が１０Ωcm程度の半導体基板１をウェット酸化して
その表面に薄い酸化シリコン膜２を形成した後、この酸
化シリコン膜２の上部にＣＶＤ（Chemical Vapor Depos
ition ）法で窒化シリコン膜３を堆積する。酸化シリコ
ン膜２は、後の工程で素子分離溝の内部に埋め込まれる
酸化シリコン膜をシンタリング（焼き締め）するとき等
に半導体基板１に加わるストレスを緩和するために形成
される。窒化シリコン膜３は酸化され難い性質を持つの
で、その下部（活性領域）の基板表面の酸化を防止する
マスクとして利用される。
【００２９】続いて、図２に示すように、フォトレジス
ト膜４をマスクにして窒化シリコン膜３、酸化シリコン
膜２および半導体基板１をドライエッチングすることに
より、素子分離領域の半導体基板１に深さ２００〜５０
０ｎｍ、好ましくは３５０ｎｍ程度の溝５ａを形成す
る。この溝５ａの別の形成方法として、フォトレジスト
膜４をマスクにして窒化シリコン膜３をドライエッチン
グし、次いでフォトレジスト膜４を除去した後、窒化シ
リコン膜３をマスクにして酸化シリコン膜２および半導
体基板１をドライエッチングしても良い。
ト膜４をマスクにして窒化シリコン膜３、酸化シリコン
膜２および半導体基板１をドライエッチングすることに
より、素子分離領域の半導体基板１に深さ２００〜５０
０ｎｍ、好ましくは３５０ｎｍ程度の溝５ａを形成す
る。この溝５ａの別の形成方法として、フォトレジスト
膜４をマスクにして窒化シリコン膜３をドライエッチン
グし、次いでフォトレジスト膜４を除去した後、窒化シ
リコン膜３をマスクにして酸化シリコン膜２および半導
体基板１をドライエッチングしても良い。
【００３０】その後、フォトレジスト膜４を除去した
後、図３に示すように、前記エッチングで溝５ａの内壁
に生じたダメージ層を除去するために、半導体基板１を
ウェット酸化して溝５ａの内壁に薄い酸化シリコン膜６
を形成した後、図４に示すように、半導体基板１上に酸
化シリコン膜７を堆積し、次いで半導体基板１をウェッ
ト酸化することにより、溝５ａに埋め込んだ酸化シリコ
ン膜７の膜質を改善するためのシンタリング（焼き締
め）を行う。酸化シリコン膜７は、例えばオゾン
（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。
後、図３に示すように、前記エッチングで溝５ａの内壁
に生じたダメージ層を除去するために、半導体基板１を
ウェット酸化して溝５ａの内壁に薄い酸化シリコン膜６
を形成した後、図４に示すように、半導体基板１上に酸
化シリコン膜７を堆積し、次いで半導体基板１をウェッ
ト酸化することにより、溝５ａに埋め込んだ酸化シリコ
ン膜７の膜質を改善するためのシンタリング（焼き締
め）を行う。酸化シリコン膜７は、例えばオゾン
（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。
【００３１】次に、図５に示すように、酸化シリコン膜
７の上部にＣＶＤ法で窒化シリコン膜８を堆積した後、
図６に示すように、フォトレジスト膜９をマスクにして
窒化シリコン膜８をドライエッチングすることにより、
例えばメモリアレイと周辺回路の境界部のように、相対
的に広い面積の溝５ａの上部のみに窒化シリコン膜８を
残す。溝５ａの上部に残った窒化シリコン膜８は、次の
工程で酸化シリコン膜７を化学的機械研磨(Chemical Me
chanical Polishing; ＣＭＰ) 法で研磨して平坦化する
際、相対的に広い面積の溝５ａの内部の酸化シリコン膜
７が相対的に狭い面積の溝５ａの内部の酸化シリコン膜
７に比べて深く研磨される現象（ディッシング；dishin
g ）を防止するために形成される。
７の上部にＣＶＤ法で窒化シリコン膜８を堆積した後、
図６に示すように、フォトレジスト膜９をマスクにして
窒化シリコン膜８をドライエッチングすることにより、
例えばメモリアレイと周辺回路の境界部のように、相対
的に広い面積の溝５ａの上部のみに窒化シリコン膜８を
残す。溝５ａの上部に残った窒化シリコン膜８は、次の
工程で酸化シリコン膜７を化学的機械研磨(Chemical Me
chanical Polishing; ＣＭＰ) 法で研磨して平坦化する
際、相対的に広い面積の溝５ａの内部の酸化シリコン膜
７が相対的に狭い面積の溝５ａの内部の酸化シリコン膜
７に比べて深く研磨される現象（ディッシング；dishin
g ）を防止するために形成される。
【００３２】続いて、フォトレジスト膜９を除去した
後、図７に示すように、窒化シリコン膜３、８をストッ
パに用いたＣＭＰ法で酸化シリコン膜７を研磨して溝５
ａの内部に残すことにより、溝形の素子分離部５を形成
する。
後、図７に示すように、窒化シリコン膜３、８をストッ
パに用いたＣＭＰ法で酸化シリコン膜７を研磨して溝５
ａの内部に残すことにより、溝形の素子分離部５を形成
する。
【００３３】次に、熱リン酸を用いたウェットエッチン
グで窒化シリコン膜３、８を除去した後、図８に示すよ
うに、メモリセルを形成する領域（メモリアレイ）の半
導体基板１にｎ型半導体領域１０すべくｎ型不純物、例
えばリンをイオン打ち込みする。このｎ型半導体領域１
０はメモリセル領域のウエルに基板ノイズが侵入するの
を防止するための領域であり、当該領域を形成するため
のイオン打ち込みエネルギーは、例えば１ＭｅＶ程度、
ドーズ量は、例えば１×１０13個／ｃｍ2 程度である。
グで窒化シリコン膜３、８を除去した後、図８に示すよ
うに、メモリセルを形成する領域（メモリアレイ）の半
導体基板１にｎ型半導体領域１０すべくｎ型不純物、例
えばリンをイオン打ち込みする。このｎ型半導体領域１
０はメモリセル領域のウエルに基板ノイズが侵入するの
を防止するための領域であり、当該領域を形成するため
のイオン打ち込みエネルギーは、例えば１ＭｅＶ程度、
ドーズ量は、例えば１×１０13個／ｃｍ2 程度である。
【００３４】続いて、メモリアレイと周辺回路の一部
（ｎチャネル型ＭＯＳ・ＦＥＴを形成する領域）にｐ型
高濃度領域１１ａを形成すべく、ｐ型不純物、例えばホ
ウ素をイオン打ち込みする。このｐ型高濃度領域１１ａ
は、ラッチアップおよびソフトエラー防止用の領域であ
り、当該領域を形成するためのイオン打ち込みエネルギ
ーは、例えば２５０ｋｅＶ、ドーズ量は、例えば１×１
０13／ｃｍ2 程度である。
（ｎチャネル型ＭＯＳ・ＦＥＴを形成する領域）にｐ型
高濃度領域１１ａを形成すべく、ｐ型不純物、例えばホ
ウ素をイオン打ち込みする。このｐ型高濃度領域１１ａ
は、ラッチアップおよびソフトエラー防止用の領域であ
り、当該領域を形成するためのイオン打ち込みエネルギ
ーは、例えば２５０ｋｅＶ、ドーズ量は、例えば１×１
０13／ｃｍ2 程度である。
【００３５】続いて、メモリアレイと周辺回路の一部
（ｎチャネル型ＭＯＳ・ＦＥＴを形成する領域）にｐ型
ウエル１１ｂを形成すべくｐ型不純物、例えばホウ素を
イオン打ち込みする。このｐ型ウエル１１ｂを形成する
ためのイオン打ち込みエネルギーは、例えば１２０ｋｅ
Ｖおよび３０ｋｅＶで、それぞのドーズ量は、例えば２
×１０12／ｃｍ2 程度である。
（ｎチャネル型ＭＯＳ・ＦＥＴを形成する領域）にｐ型
ウエル１１ｂを形成すべくｐ型不純物、例えばホウ素を
イオン打ち込みする。このｐ型ウエル１１ｂを形成する
ためのイオン打ち込みエネルギーは、例えば１２０ｋｅ
Ｖおよび３０ｋｅＶで、それぞのドーズ量は、例えば２
×１０12／ｃｍ2 程度である。
【００３６】続いて、周辺回路の他の一部（ｐチャネル
型ＭＯＳ・ＦＥＴを形成する領域）にｎ型ウエル１２を
形成すべく、ｎ型不純物、例えばリンをイオン打ち込み
する。
型ＭＯＳ・ＦＥＴを形成する領域）にｎ型ウエル１２を
形成すべく、ｎ型不純物、例えばリンをイオン打ち込み
する。
【００３７】その後、半導体基板１に対して、例えば１
０００℃、１０分程度の熱処理を施すことにより、ｎ型
半導体領域１０、ｐ型高濃度領域１１ａ、ｐ型ウエル１
１ｂおよびｎ型ウエル１２を形成する。
０００℃、１０分程度の熱処理を施すことにより、ｎ型
半導体領域１０、ｐ型高濃度領域１１ａ、ｐ型ウエル１
１ｂおよびｎ型ウエル１２を形成する。
【００３８】次に、このようなイオン打ち込みに続い
て、ＭＯＳ・ＦＥＴのしきい値電圧を調整するための不
純物、例えばフッ化ホウ素をｐ型ウエル１１およびｎ型
ウエル１２にイオン打ち込みする。この際のイオン打ち
込みエネルギーは、例えば１０ｋｅＶ程度、ドーズ量
は、例えば５×１０12個／ｃｍ2 程度である。
て、ＭＯＳ・ＦＥＴのしきい値電圧を調整するための不
純物、例えばフッ化ホウ素をｐ型ウエル１１およびｎ型
ウエル１２にイオン打ち込みする。この際のイオン打ち
込みエネルギーは、例えば１０ｋｅＶ程度、ドーズ量
は、例えば５×１０12個／ｃｍ2 程度である。
【００３９】次に、ｐ型ウエル１１およびｎ型ウエル１
２の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗
浄液を使って除去した後、半導体基板１をウェット酸化
してｐ型ウエル１１およびｎ型ウエル１２の各表面に膜
厚７〜１０ｎｍ程度の清浄なゲート酸化膜１３を形成す
る。
２の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗
浄液を使って除去した後、半導体基板１をウェット酸化
してｐ型ウエル１１およびｎ型ウエル１２の各表面に膜
厚７〜１０ｎｍ程度の清浄なゲート酸化膜１３を形成す
る。
【００４０】特に限定はされないが、上記ゲート酸化膜
１３を形成した後、半導体基板１をＮＯ（酸化窒素）あ
るいはＮ2 Ｏ（亜酸化窒素）雰囲気中で熱処理すること
によって、ゲート酸化膜１３と半導体基板１との界面に
窒素を偏析させてもよい（酸窒化処理）。ゲート酸化膜
１３が７ｎｍ程度まで薄くなると、半導体基板１との熱
膨張係数差に起因して両者の界面に生じる歪みが顕在化
し、ホットキャリアの発生を誘発する。半導体基板１と
の界面に偏析した窒素はこの歪みを緩和するので、上記
の酸窒化処理は、極薄のゲート酸化膜１３の信頼性を向
上できる。
１３を形成した後、半導体基板１をＮＯ（酸化窒素）あ
るいはＮ2 Ｏ（亜酸化窒素）雰囲気中で熱処理すること
によって、ゲート酸化膜１３と半導体基板１との界面に
窒素を偏析させてもよい（酸窒化処理）。ゲート酸化膜
１３が７ｎｍ程度まで薄くなると、半導体基板１との熱
膨張係数差に起因して両者の界面に生じる歪みが顕在化
し、ホットキャリアの発生を誘発する。半導体基板１と
の界面に偏析した窒素はこの歪みを緩和するので、上記
の酸窒化処理は、極薄のゲート酸化膜１３の信頼性を向
上できる。
【００４１】次に、図９に示すように、ゲート酸化膜１
３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成す
る。ゲート電極１４Ａは、メモリセル選択用ＭＯＳ・Ｆ
ＥＴの一部を構成し、活性領域以外の領域ではワード線
ＷＬとして機能する。このゲート電極１４Ａ（ワード線
ＷＬ）の幅、すなわちゲート長は、メモリセル選択用Ｍ
ＯＳ・ＦＥＴの短チャネル効果を抑制して、しきい値電
圧を一定値以上に確保できる許容範囲内の最小寸法（例
えば０. ２μｍ程度）で構成される。また、隣接する２
本のゲート電極１４Ａ（ワード線ＷＬ）の間隔は、フォ
トリソグラフィの解像限界で決まる最小寸法（例えば
０. ２μｍ程度）で構成される。ゲート電極１４Ｂおよ
びゲート電極１４Ｃは、周辺回路のｎチャネル型ＭＯＳ
・ＦＥＴおよびｐチャネル型ＭＯＳ・ＦＥＴの各一部を
構成する。
３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成す
る。ゲート電極１４Ａは、メモリセル選択用ＭＯＳ・Ｆ
ＥＴの一部を構成し、活性領域以外の領域ではワード線
ＷＬとして機能する。このゲート電極１４Ａ（ワード線
ＷＬ）の幅、すなわちゲート長は、メモリセル選択用Ｍ
ＯＳ・ＦＥＴの短チャネル効果を抑制して、しきい値電
圧を一定値以上に確保できる許容範囲内の最小寸法（例
えば０. ２μｍ程度）で構成される。また、隣接する２
本のゲート電極１４Ａ（ワード線ＷＬ）の間隔は、フォ
トリソグラフィの解像限界で決まる最小寸法（例えば
０. ２μｍ程度）で構成される。ゲート電極１４Ｂおよ
びゲート電極１４Ｃは、周辺回路のｎチャネル型ＭＯＳ
・ＦＥＴおよびｐチャネル型ＭＯＳ・ＦＥＴの各一部を
構成する。
【００４２】ゲート電極１４Ａ（ワード線ＷＬ）および
ゲート電極１４Ｂ、１４Ｃは、例えばリンなどのｎ型不
純物がドープされた多結晶シリコン膜を半導体基板１上
にＣＶＤ法で堆積し、次いでその上部にＷＮ（タングス
テンナイトライド）膜と膜厚１００ｎｍ程度のＷ膜とを
スパッタリング法で堆積し、さらにその上部に膜厚１５
０ｎｍ程度の窒化シリコン膜１５をＣＶＤ法で堆積した
後、フォトレジスト膜１６をマスクにしてこれらの膜を
パターニングすることにより形成する。ＷＮ膜は、高温
熱処理時にタングステン膜と多結晶シリコン膜とが反応
して両者の界面に高抵抗のシリサイド層が形成されるの
を防止するバリア層として機能する。バリア層には、Ｗ
Ｎ膜の他、ＴｉＮ（チタンナイトライド）膜などを使用
することもできる。
ゲート電極１４Ｂ、１４Ｃは、例えばリンなどのｎ型不
純物がドープされた多結晶シリコン膜を半導体基板１上
にＣＶＤ法で堆積し、次いでその上部にＷＮ（タングス
テンナイトライド）膜と膜厚１００ｎｍ程度のＷ膜とを
スパッタリング法で堆積し、さらにその上部に膜厚１５
０ｎｍ程度の窒化シリコン膜１５をＣＶＤ法で堆積した
後、フォトレジスト膜１６をマスクにしてこれらの膜を
パターニングすることにより形成する。ＷＮ膜は、高温
熱処理時にタングステン膜と多結晶シリコン膜とが反応
して両者の界面に高抵抗のシリサイド層が形成されるの
を防止するバリア層として機能する。バリア層には、Ｗ
Ｎ膜の他、ＴｉＮ（チタンナイトライド）膜などを使用
することもできる。
【００４３】ゲート電極１４Ａ（ワード線ＷＬ）の一部
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２〜２. ５Ω／□程度にまで低減できるので、ワ
ード線遅延を低減することができる。このため、１つの
ワード線ＷＬに接続可能なメモリセルの数を増やすこと
ができるので、ＤＲＡＭチップのサイズ縮小を推進する
ことが可能となっている。また、ゲート電極１４（ワー
ド線ＷＬ）をＡｌ配線などで裏打ちしなくともワード線
遅延を低減できるので、メモリセルの上部に形成される
配線層の数を１層減らすことができる。
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２〜２. ５Ω／□程度にまで低減できるので、ワ
ード線遅延を低減することができる。このため、１つの
ワード線ＷＬに接続可能なメモリセルの数を増やすこと
ができるので、ＤＲＡＭチップのサイズ縮小を推進する
ことが可能となっている。また、ゲート電極１４（ワー
ド線ＷＬ）をＡｌ配線などで裏打ちしなくともワード線
遅延を低減できるので、メモリセルの上部に形成される
配線層の数を１層減らすことができる。
【００４４】次に、フォトレジスト膜１６を除去した
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電
極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜１３
が削られると同時に、ゲート側壁下部のゲート酸化膜１
３も等方的にエッチングされてアンダーカットが生じる
ため、そのままではゲート酸化膜１３の耐圧が低下す
る。そこで、半導体基板１を酸化することによって、削
れたゲート酸化膜１３の膜質を改善する。
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電
極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜１３
が削られると同時に、ゲート側壁下部のゲート酸化膜１
３も等方的にエッチングされてアンダーカットが生じる
ため、そのままではゲート酸化膜１３の耐圧が低下す
る。そこで、半導体基板１を酸化することによって、削
れたゲート酸化膜１３の膜質を改善する。
【００４５】次に、フォトレジスト膜１６を除去した
後、図１０および図１１に示すように、半導体基板１に
対して、例えばｐ形不純物のホウ素を、半導体基板１の
主面に対して垂直にイオン打ち込みし、パンチスルー抑
制のためのパンチスルーストッパ領域ＰＳを形成する。
この際のイオン打ち込みエネルギーは、例えば４０ｋｅ
Ｖ程度、ドーズ量は、例えば２×１０12個／ｃｍ2 程度
である。この不純物導入工程は、後述するように、本実
施の形態１においては電界緩和用の半導体領域を形成す
るが、その領域を形成するとメモリセル選択用ＭＯＳ・
ＦＥＴにおいてパンチスルーが生じ易くなるので、それ
を考慮して行われている。したがって、パンチスルース
トッパ領域ＰＳは、半導体基板１において電界緩和用の
半導体領域が形成される深さ位置に形成されている。
後、図１０および図１１に示すように、半導体基板１に
対して、例えばｐ形不純物のホウ素を、半導体基板１の
主面に対して垂直にイオン打ち込みし、パンチスルー抑
制のためのパンチスルーストッパ領域ＰＳを形成する。
この際のイオン打ち込みエネルギーは、例えば４０ｋｅ
Ｖ程度、ドーズ量は、例えば２×１０12個／ｃｍ2 程度
である。この不純物導入工程は、後述するように、本実
施の形態１においては電界緩和用の半導体領域を形成す
るが、その領域を形成するとメモリセル選択用ＭＯＳ・
ＦＥＴにおいてパンチスルーが生じ易くなるので、それ
を考慮して行われている。したがって、パンチスルース
トッパ領域ＰＳは、半導体基板１において電界緩和用の
半導体領域が形成される深さ位置に形成されている。
【００４６】続いて、ｎ型ウエル１２にｐ型不純物、例
えばＢ（ホウ素）を半導体基板１の主面に対して垂直に
イオン打ち込みしてゲート電極１４Ｃの両側のｎ型ウエ
ル１２にｐ- 型半導体領域１７を形成する。また、ｐ型
ウエル１１ｂにｎ型不純物、例えばＰ（リン）を半導体
基板１の主面に対して垂直にイオン打ち込みしてゲート
電極１４Ｂの両側のｐ型ウエル１１ｂにｎ- 型半導体領
域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル
１１にソース・ドレイン用のｎ型半導体領域１９を形成
する。この際のイオン打ち込みエネルギーは、例えば２
０ｋｅＶ程度、ドーズ量は、例えば１×１０13個／ｃｍ
2 程度である。これにより、メモリアレイにメモリセル
選択用ＭＯＳ・ＦＥＴＱｓが形成される。
えばＢ（ホウ素）を半導体基板１の主面に対して垂直に
イオン打ち込みしてゲート電極１４Ｃの両側のｎ型ウエ
ル１２にｐ- 型半導体領域１７を形成する。また、ｐ型
ウエル１１ｂにｎ型不純物、例えばＰ（リン）を半導体
基板１の主面に対して垂直にイオン打ち込みしてゲート
電極１４Ｂの両側のｐ型ウエル１１ｂにｎ- 型半導体領
域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル
１１にソース・ドレイン用のｎ型半導体領域１９を形成
する。この際のイオン打ち込みエネルギーは、例えば２
０ｋｅＶ程度、ドーズ量は、例えば１×１０13個／ｃｍ
2 程度である。これにより、メモリアレイにメモリセル
選択用ＭＯＳ・ＦＥＴＱｓが形成される。
【００４７】続いて、図１２に示すように、例えばｎ型
不純物のリンを半導体基板１の主面に対して垂直にイオ
ン打ち込みすることにより、ｎ型半導体領域１９の下層
に電界緩和用のｎ型半導体領域ＦＭを形成する。この際
のイオン打ち込みエネルギーは、例えば１００ｋｅＶ、
ドーズ量は、例えば１〜２×１０13個／ｃｍ2 程度であ
る。
不純物のリンを半導体基板１の主面に対して垂直にイオ
ン打ち込みすることにより、ｎ型半導体領域１９の下層
に電界緩和用のｎ型半導体領域ＦＭを形成する。この際
のイオン打ち込みエネルギーは、例えば１００ｋｅＶ、
ドーズ量は、例えば１〜２×１０13個／ｃｍ2 程度であ
る。
【００４８】本実施の形態１においては、電界緩和用の
ｎ型半導体領域ＦＭを形成するための不純物イオンをゲ
ート電極１４Ａ〜１４Ｃの加工後、ゲート電極１４Ａ〜
１４Ｃの側壁にサイドウォールを形成する前に行うこと
により、スリット幅（不純物導入領域の幅であって、半
導体基板が露出している領域の幅）を、例えば０. １μ
ｍ程度にでき、当該不純物イオンをサイドウォール形成
後に打ち込む場合に比べて３倍程度にできるため、不純
物イオンの打ち込み量を、例えば２×１０13個／ｃｍ2
程度にできる。残留欠陥は、イオン打ち込み量が１×１
０14／ｃｍ2 程度で急増するが、５×１０13／ｃｍ2 程
度以下であれば発生しない。このため、ＤＲＡＭのメモ
リセルの微細化が進められても、電界緩和用のｎ型半導
体領域ＦＭを形成する場合に当該不純物イオンの打ち込
みに起因する結晶欠陥を抑えながら電界緩和能力を向上
させることが可能となる。
ｎ型半導体領域ＦＭを形成するための不純物イオンをゲ
ート電極１４Ａ〜１４Ｃの加工後、ゲート電極１４Ａ〜
１４Ｃの側壁にサイドウォールを形成する前に行うこと
により、スリット幅（不純物導入領域の幅であって、半
導体基板が露出している領域の幅）を、例えば０. １μ
ｍ程度にでき、当該不純物イオンをサイドウォール形成
後に打ち込む場合に比べて３倍程度にできるため、不純
物イオンの打ち込み量を、例えば２×１０13個／ｃｍ2
程度にできる。残留欠陥は、イオン打ち込み量が１×１
０14／ｃｍ2 程度で急増するが、５×１０13／ｃｍ2 程
度以下であれば発生しない。このため、ＤＲＡＭのメモ
リセルの微細化が進められても、電界緩和用のｎ型半導
体領域ＦＭを形成する場合に当該不純物イオンの打ち込
みに起因する結晶欠陥を抑えながら電界緩和能力を向上
させることが可能となる。
【００４９】この電界緩和用のｎ型半導体領域ＦＭは半
導体基板１の比較的深い位置に形成されるため横方向広
がりも大きく、当該ｎ型半導体領域ＦＭの深さ位置でＭ
ＯＳ・ＦＥＴがパンチスルーし易くなる。しかし、本実
施の形態１においては、上記したように当該問題を考慮
して、半導体基板１の当該深さ位置にパンチスルー抑制
用のパンチスルーストッパ領域ＰＳを設けているので、
そのような問題が生じない。
導体基板１の比較的深い位置に形成されるため横方向広
がりも大きく、当該ｎ型半導体領域ＦＭの深さ位置でＭ
ＯＳ・ＦＥＴがパンチスルーし易くなる。しかし、本実
施の形態１においては、上記したように当該問題を考慮
して、半導体基板１の当該深さ位置にパンチスルー抑制
用のパンチスルーストッパ領域ＰＳを設けているので、
そのような問題が生じない。
【００５０】次に、図１３に示すように、半導体基板１
上にＣＶＤ法で膜厚８０ｎｍ程度の窒化シリコン膜２０
を堆積した後、図１４に示すように、窒化シリコン膜２
０を異方性エッチングすることにより、ゲート電極１４
Ａ、１４Ｂ、１４Ｃの側壁にサイドウォールスペーサ２
０ａを形成する。このエッチングは、ゲート酸化膜１３
や素子分離部５に埋め込まれた酸化シリコン膜７の削れ
量を最少とするために、酸化シリコン膜に対する窒化シ
リコン膜２０のエッチングレートが大きくなるようなエ
ッチングガスを使用して行う。また、ゲート電極１４
Ａ、１４Ｂ、１４Ｃ上の窒化シリコン膜１５の削れ量を
最少とするために、オーバーエッチング量を必要最小限
にとどめるようにする。
上にＣＶＤ法で膜厚８０ｎｍ程度の窒化シリコン膜２０
を堆積した後、図１４に示すように、窒化シリコン膜２
０を異方性エッチングすることにより、ゲート電極１４
Ａ、１４Ｂ、１４Ｃの側壁にサイドウォールスペーサ２
０ａを形成する。このエッチングは、ゲート酸化膜１３
や素子分離部５に埋め込まれた酸化シリコン膜７の削れ
量を最少とするために、酸化シリコン膜に対する窒化シ
リコン膜２０のエッチングレートが大きくなるようなエ
ッチングガスを使用して行う。また、ゲート電極１４
Ａ、１４Ｂ、１４Ｃ上の窒化シリコン膜１５の削れ量を
最少とするために、オーバーエッチング量を必要最小限
にとどめるようにする。
【００５１】ここで、サイドウォールスペーサ２０ａの
幅を６０ｎｍではなく比較的厚くした理由は、後述する
プラグからの不純物拡散により半導体基板１の上部に形
成される高不純物濃度の半導体領域とゲート電極１４Ａ
との距離を大きくするためであり、これにより、ゲート
電極１４Ａの端部での接合電界の増大を防止できるから
である。この場合、サイドウォールスペーサ２０ａ間の
距離は、例えば４０ｎｍ程度である。
幅を６０ｎｍではなく比較的厚くした理由は、後述する
プラグからの不純物拡散により半導体基板１の上部に形
成される高不純物濃度の半導体領域とゲート電極１４Ａ
との距離を大きくするためであり、これにより、ゲート
電極１４Ａの端部での接合電界の増大を防止できるから
である。この場合、サイドウォールスペーサ２０ａ間の
距離は、例えば４０ｎｍ程度である。
【００５２】次に、図１５に示すように、周辺回路領域
のｎ型ウエル１２にｐ型不純物、例えばＢ（ホウ素）を
イオン打ち込みしてｐチャネル型ＭＯＳ・ＦＥＴのｐ+
型半導体領域２２（ソース、ドレイン）を形成し、周辺
回路領域のｐ型ウエル１１にｎ型不純物、例えばＡｓ
（ヒ素）をイオン打ち込みしてｎチャネル型ＭＯＳ・Ｆ
ＥＴのｎ+ 型半導体領域２３（ソース、ドレイン）を形
成する。これにより、周辺回路領域にｐチャネル型ＭＯ
Ｓ・ＦＥＴＱｐおよびｎチャネル型ＭＯＳ・ＦＥＴＱｎ
が形成される。
のｎ型ウエル１２にｐ型不純物、例えばＢ（ホウ素）を
イオン打ち込みしてｐチャネル型ＭＯＳ・ＦＥＴのｐ+
型半導体領域２２（ソース、ドレイン）を形成し、周辺
回路領域のｐ型ウエル１１にｎ型不純物、例えばＡｓ
（ヒ素）をイオン打ち込みしてｎチャネル型ＭＯＳ・Ｆ
ＥＴのｎ+ 型半導体領域２３（ソース、ドレイン）を形
成する。これにより、周辺回路領域にｐチャネル型ＭＯ
Ｓ・ＦＥＴＱｐおよびｎチャネル型ＭＯＳ・ＦＥＴＱｎ
が形成される。
【００５３】次に、半導体基板１上に膜厚３００nm程度
のＳＯＧ（スピンオングラス）膜２４をスピン塗布した
後、半導体基板１を８００℃、１分程度熱処理してＳＯ
Ｇ膜２４をシンタリング（焼き締め）する。
のＳＯＧ（スピンオングラス）膜２４をスピン塗布した
後、半導体基板１を８００℃、１分程度熱処理してＳＯ
Ｇ膜２４をシンタリング（焼き締め）する。
【００５４】続いて、図１６に示すように、ＳＯＧ膜２
４の上部に膜厚６００ｎｍ程度の酸化シリコン膜２５を
堆積した後、この酸化シリコン膜２５をＣＭＰ法で研磨
してその表面を平坦化する。酸化シリコン膜２５は、例
えばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯ
Ｓ）とをソースガスに用いたプラズマＣＶＤ法で堆積す
る。
４の上部に膜厚６００ｎｍ程度の酸化シリコン膜２５を
堆積した後、この酸化シリコン膜２５をＣＭＰ法で研磨
してその表面を平坦化する。酸化シリコン膜２５は、例
えばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯ
Ｓ）とをソースガスに用いたプラズマＣＶＤ法で堆積す
る。
【００５５】続いて、酸化シリコン膜２５の上部に膜厚
１００nm程度の酸化シリコン膜２６を堆積する。この酸
化シリコン膜２６は、ＣＭＰ法で研磨されたときに生じ
た前記酸化シリコン膜２５の表面の微細な傷を補修する
ために堆積する。酸化シリコン膜２６は、例えばオゾン
（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。酸化シリ
コン膜２５の上部には、酸化シリコン膜２６に代えてＰ
ＳＧ(Phospho Silicate Glass)膜を堆積してもよい。
１００nm程度の酸化シリコン膜２６を堆積する。この酸
化シリコン膜２６は、ＣＭＰ法で研磨されたときに生じ
た前記酸化シリコン膜２５の表面の微細な傷を補修する
ために堆積する。酸化シリコン膜２６は、例えばオゾン
（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。酸化シリ
コン膜２５の上部には、酸化シリコン膜２６に代えてＰ
ＳＧ(Phospho Silicate Glass)膜を堆積してもよい。
【００５６】次に、フォトレジスト膜２７を酸化シリコ
ン膜２６上にパターン形成した後、このフォトレジスト
膜２７をマスクにしたドライエッチングでメモリセル選
択用ＭＯＳ・ＦＥＴＱｓのｎ型半導体領域１９（ソー
ス、ドレイン）の上部の酸化シリコン膜２６、２５およ
びＳＯＧ膜２４を除去することにより、ｎ型半導体領域
１９（ソース、ドレイン）の一方の上部にコンタクトホ
ール２８を形成し、他方の上部にコンタクトホール２９
を形成する。このエッチングは、窒化シリコン膜２０に
対する酸化シリコン膜２６、２５およびＳＯＧ膜２４の
エッチングレートが大きくなるような条件で行う。これ
により、フォトリソグラフィの解像限界以下の微細な径
を有するコンタクトホール２８、２９がゲート電極１４
Ａ（ワード線ＷＬ）に対して自己整合で形成される。
ン膜２６上にパターン形成した後、このフォトレジスト
膜２７をマスクにしたドライエッチングでメモリセル選
択用ＭＯＳ・ＦＥＴＱｓのｎ型半導体領域１９（ソー
ス、ドレイン）の上部の酸化シリコン膜２６、２５およ
びＳＯＧ膜２４を除去することにより、ｎ型半導体領域
１９（ソース、ドレイン）の一方の上部にコンタクトホ
ール２８を形成し、他方の上部にコンタクトホール２９
を形成する。このエッチングは、窒化シリコン膜２０に
対する酸化シリコン膜２６、２５およびＳＯＧ膜２４の
エッチングレートが大きくなるような条件で行う。これ
により、フォトリソグラフィの解像限界以下の微細な径
を有するコンタクトホール２８、２９がゲート電極１４
Ａ（ワード線ＷＬ）に対して自己整合で形成される。
【００５７】続いて、フォトレジスト膜２７を除去した
後、図１８に示すように、コンタクトホール２８、２９
の内部にプラグ３０を形成する。プラグ３０は、酸化シ
リコン膜２６の上部にｎ型不純物（例えばＰ（リン））
をドープした多結晶シリコン膜をＣＶＤ法で堆積した
後、この多結晶シリコン膜をＣＭＰ法で研磨してコンタ
クトホール２８、２９の内部に残すことにより形成す
る。
後、図１８に示すように、コンタクトホール２８、２９
の内部にプラグ３０を形成する。プラグ３０は、酸化シ
リコン膜２６の上部にｎ型不純物（例えばＰ（リン））
をドープした多結晶シリコン膜をＣＶＤ法で堆積した
後、この多結晶シリコン膜をＣＭＰ法で研磨してコンタ
クトホール２８、２９の内部に残すことにより形成す
る。
【００５８】その後、図１９に示すように、酸化シリコ
ン膜２６の上部に酸化シリコン膜３１を堆積した後、半
導体基板１を８００℃程度で熱処理する。酸化シリコン
膜３１は、例えばオゾン（Ｏ3 ）とテトラエトキシシラ
ン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ
法で堆積する。また、この熱処理によって、プラグ３０
を構成する多結晶シリコン膜中のｎ型不純物がコンタク
トホール２８、２９の底部からメモリセル選択用ＭＯＳ
・ＦＥＴＱｓのｎ型半導体領域１９（ソース、ドレイ
ン）に拡散し、ｎ型半導体領域１９が低抵抗化される。
ン膜２６の上部に酸化シリコン膜３１を堆積した後、半
導体基板１を８００℃程度で熱処理する。酸化シリコン
膜３１は、例えばオゾン（Ｏ3 ）とテトラエトキシシラ
ン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ
法で堆積する。また、この熱処理によって、プラグ３０
を構成する多結晶シリコン膜中のｎ型不純物がコンタク
トホール２８、２９の底部からメモリセル選択用ＭＯＳ
・ＦＥＴＱｓのｎ型半導体領域１９（ソース、ドレイ
ン）に拡散し、ｎ型半導体領域１９が低抵抗化される。
【００５９】次に、フォトレジスト膜をマスクにしたド
ライエッチングで前記コンタクトホール２８の上部の酸
化シリコン膜３１を除去してプラグ３０の表面を露出さ
せ、そのフォトレジスト膜を除去した後、別のフォトレ
ジスト膜をマスクにしたドライエッチングで周辺回路領
域の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４お
よびゲート酸化膜１３を除去することにより、ｎチャネ
ル型ＭＯＳ・ＦＥＴＱｎのｎ+ 型半導体領域２３（ソー
ス、ドレイン）の上部にコンタクトホール３４、３５を
形成し、ｐチャネル型ＭＯＳ・ＦＥＴＱｐのｐ+ 型半導
体領域２２（ソース、ドレイン）の上部にコンタクトホ
ール３６、３７を形成する。
ライエッチングで前記コンタクトホール２８の上部の酸
化シリコン膜３１を除去してプラグ３０の表面を露出さ
せ、そのフォトレジスト膜を除去した後、別のフォトレ
ジスト膜をマスクにしたドライエッチングで周辺回路領
域の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４お
よびゲート酸化膜１３を除去することにより、ｎチャネ
ル型ＭＯＳ・ＦＥＴＱｎのｎ+ 型半導体領域２３（ソー
ス、ドレイン）の上部にコンタクトホール３４、３５を
形成し、ｐチャネル型ＭＯＳ・ＦＥＴＱｐのｐ+ 型半導
体領域２２（ソース、ドレイン）の上部にコンタクトホ
ール３６、３７を形成する。
【００６０】続いて、フォトレジスト膜を除去した後、
酸化シリコン膜３１の上部にビット線ＢＬと周辺回路の
第１層配線３８、３９とを形成する。ビット線ＢＬおよ
び第１層配線３８、３９は、例えば酸化シリコン膜３１
の上部にＴｉ膜とのＴｉＮ膜とをスパッタリング法で堆
積し、さらにその上部にＷ膜と窒化シリコン膜４０とを
ＣＶＤ法で堆積した後、フォトレジスト膜をマスクにし
てこれらの膜をパターニングすることにより形成する。
酸化シリコン膜３１の上部にビット線ＢＬと周辺回路の
第１層配線３８、３９とを形成する。ビット線ＢＬおよ
び第１層配線３８、３９は、例えば酸化シリコン膜３１
の上部にＴｉ膜とのＴｉＮ膜とをスパッタリング法で堆
積し、さらにその上部にＷ膜と窒化シリコン膜４０とを
ＣＶＤ法で堆積した後、フォトレジスト膜をマスクにし
てこれらの膜をパターニングすることにより形成する。
【００６１】酸化シリコン膜３１の上部にＴｉ膜を堆積
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜とＳｉ基板とが反応し、ｎチャネル型Ｍ
ＯＳ・ＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ド
レイン）の表面とｐチャネル型ＭＯＳ・ＦＥＴＱｐのｐ
+ 型半導体領域２２（ソース、ドレイン）の表面とに低
抵抗のＴｉＳｉ2 （チタンシリサイド）層４２が形成さ
れる。これにより、ｎ+ 型半導体領域２３およびｐ+ 型
半導体領域２２に接続される配線（ビット線ＢＬ、第１
層配線３８、３９）のコンタクト抵抗を低減することが
できる。また、ビット線ＢＬをＷ膜／ＴｉＮ膜／Ｔｉ膜
で構成することにより、そのシート抵抗を２Ω／□以下
にまで低減できるので、ビット線ＢＬと周辺回路の第１
層配線３８、３９とを同一工程で同時に形成することが
できる。
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜とＳｉ基板とが反応し、ｎチャネル型Ｍ
ＯＳ・ＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ド
レイン）の表面とｐチャネル型ＭＯＳ・ＦＥＴＱｐのｐ
+ 型半導体領域２２（ソース、ドレイン）の表面とに低
抵抗のＴｉＳｉ2 （チタンシリサイド）層４２が形成さ
れる。これにより、ｎ+ 型半導体領域２３およびｐ+ 型
半導体領域２２に接続される配線（ビット線ＢＬ、第１
層配線３８、３９）のコンタクト抵抗を低減することが
できる。また、ビット線ＢＬをＷ膜／ＴｉＮ膜／Ｔｉ膜
で構成することにより、そのシート抵抗を２Ω／□以下
にまで低減できるので、ビット線ＢＬと周辺回路の第１
層配線３８、３９とを同一工程で同時に形成することが
できる。
【００６２】次に、フォトレジスト膜を除去した後、ビ
ット線ＢＬおよび第１層配線３８、３９の側壁にサイド
ウォールスペーサ４３を形成する。サイドウォールスペ
ーサ４３は、ビット線ＢＬおよび第１層配線３８、３９
の上部にＣＶＤ法で窒化シリコン膜を堆積した後、この
窒化シリコン膜を異方性エッチングして形成する。
ット線ＢＬおよび第１層配線３８、３９の側壁にサイド
ウォールスペーサ４３を形成する。サイドウォールスペ
ーサ４３は、ビット線ＢＬおよび第１層配線３８、３９
の上部にＣＶＤ法で窒化シリコン膜を堆積した後、この
窒化シリコン膜を異方性エッチングして形成する。
【００６３】次に、ビット線ＢＬおよび第１層配線３
８、３９の上部にＳＯＧ膜４４をスピン塗布した後、半
導体基板１を熱処理してＳＯＧ膜４４をシンタリング
（焼き締め）した後、ＳＯＧ膜４４の上部に酸化シリコ
ン膜４５を堆積し、さらに、この酸化シリコン膜４５を
ＣＭＰ法で研磨してその表面を平坦化する。酸化シリコ
ン膜４５は、例えばオゾン（Ｏ3 ）とテトラエトキシシ
ラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶ
Ｄ法で堆積する。
８、３９の上部にＳＯＧ膜４４をスピン塗布した後、半
導体基板１を熱処理してＳＯＧ膜４４をシンタリング
（焼き締め）した後、ＳＯＧ膜４４の上部に酸化シリコ
ン膜４５を堆積し、さらに、この酸化シリコン膜４５を
ＣＭＰ法で研磨してその表面を平坦化する。酸化シリコ
ン膜４５は、例えばオゾン（Ｏ3 ）とテトラエトキシシ
ラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶ
Ｄ法で堆積する。
【００６４】続いて、酸化シリコン膜４５の上部に酸化
シリコン膜４６を堆積する。この酸化シリコン膜４６
は、ＣＭＰ法で研磨されたときに生じた前記酸化シリコ
ン膜４５の表面の微細な傷を補修するために堆積する。
酸化シリコン膜４６は、例えばオゾン（Ｏ3 ）とテトラ
エトキシシラン（ＴＥＯＳ）とをソースガスに用いたプ
ラズマＣＶＤ法で堆積する。
シリコン膜４６を堆積する。この酸化シリコン膜４６
は、ＣＭＰ法で研磨されたときに生じた前記酸化シリコ
ン膜４５の表面の微細な傷を補修するために堆積する。
酸化シリコン膜４６は、例えばオゾン（Ｏ3 ）とテトラ
エトキシシラン（ＴＥＯＳ）とをソースガスに用いたプ
ラズマＣＶＤ法で堆積する。
【００６５】次に、フォトレジスト膜をマスクにしたド
ライエッチングでコンタクトホール２９の上部の酸化シ
リコン膜４６、４５、ＳＯＧ膜４４および酸化シリコン
膜３１を除去してプラグ３０の表面に達するスルーホー
ル４８を形成する。このエッチングは、酸化シリコン膜
４６、４５、３１およびＳＯＧ膜４４に対する窒化シリ
コン膜のエッチングレートが大きくなるような条件で行
い、スルーホール４８とビット線ＢＬの合わせずれが生
じた場合でも、ビット線ＢＬの上部の窒化シリコン膜４
０やサイドウォールスペーサ４３が深く削れないように
する。これにより、スルーホール４８がビット線ＢＬに
対して自己整合で形成される。
ライエッチングでコンタクトホール２９の上部の酸化シ
リコン膜４６、４５、ＳＯＧ膜４４および酸化シリコン
膜３１を除去してプラグ３０の表面に達するスルーホー
ル４８を形成する。このエッチングは、酸化シリコン膜
４６、４５、３１およびＳＯＧ膜４４に対する窒化シリ
コン膜のエッチングレートが大きくなるような条件で行
い、スルーホール４８とビット線ＢＬの合わせずれが生
じた場合でも、ビット線ＢＬの上部の窒化シリコン膜４
０やサイドウォールスペーサ４３が深く削れないように
する。これにより、スルーホール４８がビット線ＢＬに
対して自己整合で形成される。
【００６６】続いて、フォトレジスト膜を除去した後、
スルーホール４８の内部にプラグ４９を形成する。プラ
グ４９は、酸化シリコン膜４６の上部にｎ型不純物（例
えばＰ（リン））をドープした多結晶シリコン膜をＣＶ
Ｄ法で堆積した後、この多結晶シリコン膜をエッチバッ
クしてスルーホール４８の内部に残すことにより形成す
る。
スルーホール４８の内部にプラグ４９を形成する。プラ
グ４９は、酸化シリコン膜４６の上部にｎ型不純物（例
えばＰ（リン））をドープした多結晶シリコン膜をＣＶ
Ｄ法で堆積した後、この多結晶シリコン膜をエッチバッ
クしてスルーホール４８の内部に残すことにより形成す
る。
【００６７】その後、酸化シリコン膜４６の上部に窒化
シリコン膜５１をＣＶＤ法で堆積した後、フォトレジス
ト膜をマスクにしたドライエッチングで周辺回路領域の
窒化シリコン膜５１を除去する。メモリアレイに残った
窒化シリコン膜５１は、後述する情報蓄積用容量素子の
下部電極を形成する工程で下部電極の間の酸化シリコン
膜をエッチングする際のエッチングストッパとして利用
される。
シリコン膜５１をＣＶＤ法で堆積した後、フォトレジス
ト膜をマスクにしたドライエッチングで周辺回路領域の
窒化シリコン膜５１を除去する。メモリアレイに残った
窒化シリコン膜５１は、後述する情報蓄積用容量素子の
下部電極を形成する工程で下部電極の間の酸化シリコン
膜をエッチングする際のエッチングストッパとして利用
される。
【００６８】次に、そのフォトレジスト膜を除去した
後、窒化シリコン膜５１の上部に酸化シリコン膜５３を
堆積し、フォトレジスト膜をマスクにしたドライエッチ
ングで酸化シリコン膜５３および窒化シリコン膜５１を
除去することにより、スルーホール４８の上部に溝５５
を形成する。このとき同時に、メモリアレイの周囲にメ
モリアレイを取り囲む枠状の溝５５ａを形成する。酸化
シリコン膜５３は、例えばオゾン（Ｏ3 ）とテトラエト
キシシラン（ＴＥＯＳ）とをソースガスに用いたプラズ
マＣＶＤ法で堆積する。
後、窒化シリコン膜５１の上部に酸化シリコン膜５３を
堆積し、フォトレジスト膜をマスクにしたドライエッチ
ングで酸化シリコン膜５３および窒化シリコン膜５１を
除去することにより、スルーホール４８の上部に溝５５
を形成する。このとき同時に、メモリアレイの周囲にメ
モリアレイを取り囲む枠状の溝５５ａを形成する。酸化
シリコン膜５３は、例えばオゾン（Ｏ3 ）とテトラエト
キシシラン（ＴＥＯＳ）とをソースガスに用いたプラズ
マＣＶＤ法で堆積する。
【００６９】次に、そのフォトレジスト膜を除去した
後、酸化シリコン膜５３の上部にｎ型不純物（例えばＰ
（リン））をドープした膜厚６０ｎｍ程度の多結晶シリ
コン膜５６をＣＶＤ法で堆積する。この多結晶シリコン
膜５６は、情報蓄積用容量素子の下部電極材料として使
用される。
後、酸化シリコン膜５３の上部にｎ型不純物（例えばＰ
（リン））をドープした膜厚６０ｎｍ程度の多結晶シリ
コン膜５６をＣＶＤ法で堆積する。この多結晶シリコン
膜５６は、情報蓄積用容量素子の下部電極材料として使
用される。
【００７０】次に、多結晶シリコン膜５６の上部に溝５
５、５５ａの深さよりも厚い膜厚（例えば２μｍ程度）
のＳＯＧ膜５７をスピン塗布した後、ＳＯＧ膜５７をエ
ッチバックし、さらに酸化シリコン膜５３の上部の多結
晶シリコン膜５５をエッチバックすることにより、溝５
５、５５ａの内側（内壁および底部）に多結晶シリコン
膜５６を残す。
５、５５ａの深さよりも厚い膜厚（例えば２μｍ程度）
のＳＯＧ膜５７をスピン塗布した後、ＳＯＧ膜５７をエ
ッチバックし、さらに酸化シリコン膜５３の上部の多結
晶シリコン膜５５をエッチバックすることにより、溝５
５、５５ａの内側（内壁および底部）に多結晶シリコン
膜５６を残す。
【００７１】次に、周辺回路領域の酸化シリコン膜５３
を覆うフォトレジスト膜をマスクに溝５５の内部のＳＯ
Ｇ膜５７と溝５５の隙間の酸化シリコン膜５３をウェッ
トエッチングして情報蓄積用容量素子の下部電極６０を
形成する。このとき、溝５５の隙間には窒化シリコン膜
５１が残っているので、その下部の酸化シリコン膜４６
がエッチングされることはない。また、周辺回路領域の
酸化シリコン膜５３を覆うフォトレジスト膜は、その一
端をメモリアレイの最も外側に形成される下部電極６０
と周辺回路領域との境界部、すなわち溝５５ａの上部に
配置する。このようにすると、フォトレジスト膜の端部
に合わせずれが生じた場合でも、メモリアレイの最も外
側に形成される下部電極６０の溝５５の内部にＳＯＧ膜
５７が残ったり、周辺回路領域の酸化シリコン膜５３が
エッチングされたりすることはない。
を覆うフォトレジスト膜をマスクに溝５５の内部のＳＯ
Ｇ膜５７と溝５５の隙間の酸化シリコン膜５３をウェッ
トエッチングして情報蓄積用容量素子の下部電極６０を
形成する。このとき、溝５５の隙間には窒化シリコン膜
５１が残っているので、その下部の酸化シリコン膜４６
がエッチングされることはない。また、周辺回路領域の
酸化シリコン膜５３を覆うフォトレジスト膜は、その一
端をメモリアレイの最も外側に形成される下部電極６０
と周辺回路領域との境界部、すなわち溝５５ａの上部に
配置する。このようにすると、フォトレジスト膜の端部
に合わせずれが生じた場合でも、メモリアレイの最も外
側に形成される下部電極６０の溝５５の内部にＳＯＧ膜
５７が残ったり、周辺回路領域の酸化シリコン膜５３が
エッチングされたりすることはない。
【００７２】次に、周辺回路領域の酸化シリコン膜５３
を覆うフォトレジスト膜を除去した後、下部電極２０を
構成する多結晶シリコン膜（５６）の酸化を防止するた
めに、半導体基板１をアンモニア雰囲気中、８００℃程
度で熱処理して多結晶シリコン膜（５６）の表面を窒化
し、さらに下部電極６０の上部にＴａ2 Ｏ5(酸化タンタ
ル) 膜６１をＣＶＤ法で堆積し、次いで半導体基板１を
熱処理してＴａ2 Ｏ5膜６１を活性化する。このＴａ2
Ｏ5 膜６１は、情報蓄積用容量素子の容量絶縁膜材料と
して使用される。
を覆うフォトレジスト膜を除去した後、下部電極２０を
構成する多結晶シリコン膜（５６）の酸化を防止するた
めに、半導体基板１をアンモニア雰囲気中、８００℃程
度で熱処理して多結晶シリコン膜（５６）の表面を窒化
し、さらに下部電極６０の上部にＴａ2 Ｏ5(酸化タンタ
ル) 膜６１をＣＶＤ法で堆積し、次いで半導体基板１を
熱処理してＴａ2 Ｏ5膜６１を活性化する。このＴａ2
Ｏ5 膜６１は、情報蓄積用容量素子の容量絶縁膜材料と
して使用される。
【００７３】次に、Ｔａ2 Ｏ5 膜６１の上部にＣＶＤ法
とスパッタリング法とでＴｉＮ膜６２を堆積した後、フ
ォトレジスト膜をマスクにしたドライエッチングでＴｉ
Ｎ膜６２およびＴａ2 Ｏ5 膜６１をパターニングするこ
とにより、ＴｉＮ膜６２からなる上部電極と、Ｔａ2 Ｏ
5 膜６１からなる容量絶縁膜と、多結晶シリコン膜５６
からなる下部電極６０とで構成される情報蓄積用容量素
子Ｃを形成する。これにより、メモリセル選択用ＭＯＳ
・ＦＥＴＱｓとこれに直列に接続された情報蓄積用容量
素子Ｃとで構成されるＤＲＡＭのメモリセルが完成す
る。
とスパッタリング法とでＴｉＮ膜６２を堆積した後、フ
ォトレジスト膜をマスクにしたドライエッチングでＴｉ
Ｎ膜６２およびＴａ2 Ｏ5 膜６１をパターニングするこ
とにより、ＴｉＮ膜６２からなる上部電極と、Ｔａ2 Ｏ
5 膜６１からなる容量絶縁膜と、多結晶シリコン膜５６
からなる下部電極６０とで構成される情報蓄積用容量素
子Ｃを形成する。これにより、メモリセル選択用ＭＯＳ
・ＦＥＴＱｓとこれに直列に接続された情報蓄積用容量
素子Ｃとで構成されるＤＲＡＭのメモリセルが完成す
る。
【００７４】次に、フォトレジスト膜を除去した後、情
報蓄積用容量素子Ｃの上部に酸化シリコン膜６４を堆積
する。酸化シリコン膜６５は、例えばオゾン（Ｏ3 ）と
テトラエトキシシラン（ＴＥＯＳ）とをソースガスに用
いたプラズマＣＶＤ法で堆積する。続いて、フォトレジ
スト膜をマスクにしたドライエッチングで周辺回路の第
１層配線３８の上部の酸化シリコン膜６４、５３、４
６、４５、ＳＯＧ膜４４および窒化シリコン膜４０を除
去することにより、スルーホール６６を形成する。
報蓄積用容量素子Ｃの上部に酸化シリコン膜６４を堆積
する。酸化シリコン膜６５は、例えばオゾン（Ｏ3 ）と
テトラエトキシシラン（ＴＥＯＳ）とをソースガスに用
いたプラズマＣＶＤ法で堆積する。続いて、フォトレジ
スト膜をマスクにしたドライエッチングで周辺回路の第
１層配線３８の上部の酸化シリコン膜６４、５３、４
６、４５、ＳＯＧ膜４４および窒化シリコン膜４０を除
去することにより、スルーホール６６を形成する。
【００７５】次に、フォトレジスト膜を除去した後、ス
ルーホール６６の内部にプラグ６７を形成し、続いて酸
化シリコン膜６４の上部に第２層配線６８、６９を形成
する。プラグ６７は、酸化シリコン膜６４の上部にスパ
ッタリング法でＴｉ膜およびＴｉＮ膜を堆積し、さらに
その上部にＣＶＤ法でタングステン膜を堆積した後、こ
れらの膜をエッチバックしてスルーホール６６の内部に
残すことにより形成する。第２層配線６８、６９は、酸
化シリコン膜６４の上部にスパッタリング法でＴｉＮ
膜、Ａｌ（アルミニウム）膜、Ｔｉ膜を堆積した後、フ
ォトレジスト膜をマスクにしたドライエッチングでこれ
らの膜をパターニングして形成する。
ルーホール６６の内部にプラグ６７を形成し、続いて酸
化シリコン膜６４の上部に第２層配線６８、６９を形成
する。プラグ６７は、酸化シリコン膜６４の上部にスパ
ッタリング法でＴｉ膜およびＴｉＮ膜を堆積し、さらに
その上部にＣＶＤ法でタングステン膜を堆積した後、こ
れらの膜をエッチバックしてスルーホール６６の内部に
残すことにより形成する。第２層配線６８、６９は、酸
化シリコン膜６４の上部にスパッタリング法でＴｉＮ
膜、Ａｌ（アルミニウム）膜、Ｔｉ膜を堆積した後、フ
ォトレジスト膜をマスクにしたドライエッチングでこれ
らの膜をパターニングして形成する。
【００７６】次に、第２層配線６８、６９の上部に層間
絶縁膜を堆積する。層間絶縁膜は、例えば酸化シリコン
膜７１、ＳＯＧ膜７２および酸化シリコン膜７３で構成
する。酸化シリコン膜７１、７３は、例えばオゾン（Ｏ
3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガ
スに用いたプラズマＣＶＤ法で堆積する。
絶縁膜を堆積する。層間絶縁膜は、例えば酸化シリコン
膜７１、ＳＯＧ膜７２および酸化シリコン膜７３で構成
する。酸化シリコン膜７１、７３は、例えばオゾン（Ｏ
3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガ
スに用いたプラズマＣＶＤ法で堆積する。
【００７７】次に、情報蓄積用容量素子Ｃの上部の層間
絶縁膜にスルーホール７４を形成し、周辺回路の第２層
配線６９の上部の層間絶縁膜にスルーホール７５を形成
した後、スルーホール７４、７５の内部にプラグ７６を
形成し、続いて、層間絶縁膜の上部に第３層配線７７、
７８、７９を形成する。スルーホール７４、７５は、フ
ォトレジスト膜をマスクにしたドライエッチングで酸化
シリコン膜７３、ＳＯＧ膜７２および酸化シリコン膜４
２を除去することにより形成する。プラグ７６は、層間
絶縁膜の上部にスパッタリング法でＴｉ膜およびＴｉＮ
膜を堆積し、さらにその上部にＣＶＤ法でタングステン
膜を堆積した後、これらの膜をエッチバックしてスルー
ホール７４、７５の内部に残すことにより形成する。第
３層配線７７〜７９は、層間絶縁膜の上部にスパッタリ
ング法でＴｉＮ膜、Ａｌ膜、Ｔｉ膜を堆積した後、フォ
トレジスト膜をマスクにしたドライエッチングでこれら
の膜をパターニングして形成する。
絶縁膜にスルーホール７４を形成し、周辺回路の第２層
配線６９の上部の層間絶縁膜にスルーホール７５を形成
した後、スルーホール７４、７５の内部にプラグ７６を
形成し、続いて、層間絶縁膜の上部に第３層配線７７、
７８、７９を形成する。スルーホール７４、７５は、フ
ォトレジスト膜をマスクにしたドライエッチングで酸化
シリコン膜７３、ＳＯＧ膜７２および酸化シリコン膜４
２を除去することにより形成する。プラグ７６は、層間
絶縁膜の上部にスパッタリング法でＴｉ膜およびＴｉＮ
膜を堆積し、さらにその上部にＣＶＤ法でタングステン
膜を堆積した後、これらの膜をエッチバックしてスルー
ホール７４、７５の内部に残すことにより形成する。第
３層配線７７〜７９は、層間絶縁膜の上部にスパッタリ
ング法でＴｉＮ膜、Ａｌ膜、Ｔｉ膜を堆積した後、フォ
トレジスト膜をマスクにしたドライエッチングでこれら
の膜をパターニングして形成する。
【００７８】その後、第３層配線７７〜７９の上部に酸
化シリコン膜と窒化シリコン膜とで構成されたパッシベ
ーション膜を堆積するが、その図示は省略する。以上の
工程により、本実施の形態１のＤＲＡＭが略完成する。
化シリコン膜と窒化シリコン膜とで構成されたパッシベ
ーション膜を堆積するが、その図示は省略する。以上の
工程により、本実施の形態１のＤＲＡＭが略完成する。
【００７９】次に、各使用のリフレッシュ時間の累積度
数分布を比較した結果を図２０に示す。符号のＡ1 が本
実施の形態１の場合、符号のＡ2 は本実施の形態１にお
いて説明したパンチスルーストッパ領域ＰＳを設けない
場合、Ｃが本発明者が検討した電界緩和用の半導体領域
の形成技術であってサイドウォールスペーサ２０ａを形
成した後に、電界緩和用の半導体領域を形成するための
不純物イオンを打ち込む技術の場合である。仕様Ｃで
は、空乏層中に欠陥が含まれるため、全体的な分布が短
リフレッシュ時間側にシフトし、局部的に電界が大きい
部分に多くの欠陥が含まれるため裾引き分布に含まれる
ビット数が増えるとともに、リフレッシュ時間が大幅に
短くなり、規格を満足することができない。これに対し
て、本発明である仕様Ａ1,Ａ2 のいずれもリフレッシュ
時間が長く、規格を満足する。
数分布を比較した結果を図２０に示す。符号のＡ1 が本
実施の形態１の場合、符号のＡ2 は本実施の形態１にお
いて説明したパンチスルーストッパ領域ＰＳを設けない
場合、Ｃが本発明者が検討した電界緩和用の半導体領域
の形成技術であってサイドウォールスペーサ２０ａを形
成した後に、電界緩和用の半導体領域を形成するための
不純物イオンを打ち込む技術の場合である。仕様Ｃで
は、空乏層中に欠陥が含まれるため、全体的な分布が短
リフレッシュ時間側にシフトし、局部的に電界が大きい
部分に多くの欠陥が含まれるため裾引き分布に含まれる
ビット数が増えるとともに、リフレッシュ時間が大幅に
短くなり、規格を満足することができない。これに対し
て、本発明である仕様Ａ1,Ａ2 のいずれもリフレッシュ
時間が長く、規格を満足する。
【００８０】次に、各仕様のメモリセル選択用ＭＯＳ・
ＦＥＴＱｓのパンチスルー耐圧を比較した結果を図２１
に示す。仕様Ｃでは、欠陥により耐圧が低下し大きくば
らつくようになる。仕様Ａ2 では、耐圧は規格以上に保
つことができる。また、パンチスルーストッパ領域ＰＳ
を設ける仕様Ａ1 では、さらに耐圧向上が可能となって
いる。
ＦＥＴＱｓのパンチスルー耐圧を比較した結果を図２１
に示す。仕様Ｃでは、欠陥により耐圧が低下し大きくば
らつくようになる。仕様Ａ2 では、耐圧は規格以上に保
つことができる。また、パンチスルーストッパ領域ＰＳ
を設ける仕様Ａ1 では、さらに耐圧向上が可能となって
いる。
【００８１】このように、本実施の形態１によれば、以
下の効果を得ることが可能となる。
下の効果を得ることが可能となる。
【００８２】(1).電界緩和用のｎ型半導体領域ＦＭを形
成するための不純物イオンをゲート電極１４Ａ〜１４Ｃ
の側面にサイドウォールスペーサ２０ａを形成する前に
導入することにより、当該不純物の導入領域（スリット
幅）を増大させることができるので、ドーズ量を増やす
ことなく、電界緩和に必要な量の不純物を導入すること
ができる。このため、ＤＲＡＭにおいて、メモリセル選
択用ＭＯＳ・ＦＥＴＱｓのソース・ドレイン領域下に電
界緩和用のｎ型半導体領域ＦＭを形成する際の欠陥発生
を抑制しながら、電界緩和能力を向上させることが可能
となる。
成するための不純物イオンをゲート電極１４Ａ〜１４Ｃ
の側面にサイドウォールスペーサ２０ａを形成する前に
導入することにより、当該不純物の導入領域（スリット
幅）を増大させることができるので、ドーズ量を増やす
ことなく、電界緩和に必要な量の不純物を導入すること
ができる。このため、ＤＲＡＭにおいて、メモリセル選
択用ＭＯＳ・ＦＥＴＱｓのソース・ドレイン領域下に電
界緩和用のｎ型半導体領域ＦＭを形成する際の欠陥発生
を抑制しながら、電界緩和能力を向上させることが可能
となる。
【００８３】(2).上記(1) により、ＤＲＡＭにおいて、
メモリセルの微細化による電界緩和用のｎ型半導体領域
ＦＭにおける実効的な不純物濃度の低下を問題とするこ
となく、ＤＲＡＭのリフレッシュ特性を向上させること
が可能となる。
メモリセルの微細化による電界緩和用のｎ型半導体領域
ＦＭにおける実効的な不純物濃度の低下を問題とするこ
となく、ＤＲＡＭのリフレッシュ特性を向上させること
が可能となる。
【００８４】(3).パンチスルーストッパ領域ＰＳを設け
たことにより、電界緩和用の不純物導入処理に起因する
当該ソース・ドレイン領域間のパンチスルーを抑制する
ことが可能となる。
たことにより、電界緩和用の不純物導入処理に起因する
当該ソース・ドレイン領域間のパンチスルーを抑制する
ことが可能となる。
【００８５】(4).上記(1) 、(2) または(3) により、Ｄ
ＲＡＭの信頼性を確保したまま、ＤＲＡＭのメモリセル
の微細化を推進することが可能となる。
ＲＡＭの信頼性を確保したまま、ＤＲＡＭのメモリセル
の微細化を推進することが可能となる。
【００８６】（実施の形態２）図２５〜図２７は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図、図２８は各使用のリフレッシュ
時間の累積度数分布を比較した結果を示すグラフ図、図
２９は各仕様のメモリセル選択用ＭＩＳトランジスタの
パンチスルー耐圧を比較した結果を示すグラフ図であ
る。
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図、図２８は各使用のリフレッシュ
時間の累積度数分布を比較した結果を示すグラフ図、図
２９は各仕様のメモリセル選択用ＭＩＳトランジスタの
パンチスルー耐圧を比較した結果を示すグラフ図であ
る。
【００８７】図１０までは前記実施の形態１と同じなの
で説明を省略する。図２５は図１０のメモリセルの要部
拡大断面図である。メモリセル選択用ＭＯＳ・ＦＥＴＱ
のソース・ドレイン用のｎ型半導体領域１９およびパン
チスルーストッパ領域ＰＳは前記実施の形態１と同様に
して既に形成されている。
で説明を省略する。図２５は図１０のメモリセルの要部
拡大断面図である。メモリセル選択用ＭＯＳ・ＦＥＴＱ
のソース・ドレイン用のｎ型半導体領域１９およびパン
チスルーストッパ領域ＰＳは前記実施の形態１と同様に
して既に形成されている。
【００８８】このような半導体基板１上にＣＶＤ法で膜
厚８０nm程度の窒化シリコン膜を堆積した後、この窒化
シリコン膜を異方性エッチングすることにより、図２６
に示すように、ゲート電極１４Ａ（１４Ｂ、１４Ｃ：図
９参照）の側壁にサイドウォールスペーサ２０ａを形成
する。このエッチングは、ゲート酸化膜１３や素子分離
部５に埋め込まれた酸化シリコン膜７の削れ量を最少と
するために、酸化シリコン膜に対する窒化シリコン膜の
エッチングレートが大きくなるようなエッチングガスを
使用して行う。また、ゲート電極１４Ａ、１４Ｂ、１４
Ｃ上の窒化シリコン膜１５の削れ量を最少とするため
に、オーバーエッチング量を必要最小限にとどめるよう
にする。
厚８０nm程度の窒化シリコン膜を堆積した後、この窒化
シリコン膜を異方性エッチングすることにより、図２６
に示すように、ゲート電極１４Ａ（１４Ｂ、１４Ｃ：図
９参照）の側壁にサイドウォールスペーサ２０ａを形成
する。このエッチングは、ゲート酸化膜１３や素子分離
部５に埋め込まれた酸化シリコン膜７の削れ量を最少と
するために、酸化シリコン膜に対する窒化シリコン膜の
エッチングレートが大きくなるようなエッチングガスを
使用して行う。また、ゲート電極１４Ａ、１４Ｂ、１４
Ｃ上の窒化シリコン膜１５の削れ量を最少とするため
に、オーバーエッチング量を必要最小限にとどめるよう
にする。
【００８９】ここで、サイドウォールスペーサ２０ａの
幅を６０ｎｍではなく比較的厚くした理由は、後述する
プラグからの不純物拡散により半導体基板１の上部に形
成される高不純物濃度の半導体領域とゲート電極１４Ａ
との距離を大きくするためであり、これにより、ゲート
電極１４Ａの端部での接合電界の増大を防止できるから
である。この場合、サイドウォールスペーサ２０ａ間の
距離は、例えば４０ｎｍ程度である。
幅を６０ｎｍではなく比較的厚くした理由は、後述する
プラグからの不純物拡散により半導体基板１の上部に形
成される高不純物濃度の半導体領域とゲート電極１４Ａ
との距離を大きくするためであり、これにより、ゲート
電極１４Ａの端部での接合電界の増大を防止できるから
である。この場合、サイドウォールスペーサ２０ａ間の
距離は、例えば４０ｎｍ程度である。
【００９０】次に、本実施の形態２においては、図２７
に示すように、例えばｎ型不純物のリンを半導体基板１
の主面に対して斜め方向（9 ０°未満）からイオン打ち
込みすることにより、ｎ型半導体領域１９の下層に電界
緩和用のｎ型半導体領域ＦＭを形成する。この際のイオ
ン打ち込みエネルギーは、例えば１００ｋｅＶ、ドーズ
量は、例えば５×１０13個／ｃｍ2 程度、半導体基板１
の主面に対する打ち込み角度は、例えば３０〜４５°程
度である。
に示すように、例えばｎ型不純物のリンを半導体基板１
の主面に対して斜め方向（9 ０°未満）からイオン打ち
込みすることにより、ｎ型半導体領域１９の下層に電界
緩和用のｎ型半導体領域ＦＭを形成する。この際のイオ
ン打ち込みエネルギーは、例えば１００ｋｅＶ、ドーズ
量は、例えば５×１０13個／ｃｍ2 程度、半導体基板１
の主面に対する打ち込み角度は、例えば３０〜４５°程
度である。
【００９１】サイドウォールスペーサ２０ａを形成した
後に電界緩和用の半導体領域を形成するためのｎ型不純
物を半導体基板１に垂直に導入する場合、スリット幅
は、例えば０. ０３３μｍ程度となる。ここで、本実施
の形態２においては、電界緩和用のｎ型半導体領域ＦＭ
を形成するための不純物イオンを半導体基板１の主面に
対して斜め方向から打ち込むことにより、実効的なスリ
ット幅を（１／ＣＯＳθ）倍だけ大きくすることができ
る。このため、例えば打ち込み角度θを４５°程度とす
れば、実効的なスリット幅は０. ０４７μｍにできるた
め、打ち込み量を、例えば５×１０13／ｃｍ2 程度にす
れば電界緩和を実現できる。残留欠陥は、イオン打ち込
み量が１×１０14／ｃｍ2 程度で急増するが、５×１０
13／ｃｍ2程度以下であれば発生しない。このため、Ｄ
ＲＡＭのメモリセルの微細化が進められても、電界緩和
用のｎ型半導体領域ＦＭを形成する場合に当該不純物イ
オンの打ち込みに起因する結晶欠陥を抑えながら電界緩
和能力を向上させることが可能となる。
後に電界緩和用の半導体領域を形成するためのｎ型不純
物を半導体基板１に垂直に導入する場合、スリット幅
は、例えば０. ０３３μｍ程度となる。ここで、本実施
の形態２においては、電界緩和用のｎ型半導体領域ＦＭ
を形成するための不純物イオンを半導体基板１の主面に
対して斜め方向から打ち込むことにより、実効的なスリ
ット幅を（１／ＣＯＳθ）倍だけ大きくすることができ
る。このため、例えば打ち込み角度θを４５°程度とす
れば、実効的なスリット幅は０. ０４７μｍにできるた
め、打ち込み量を、例えば５×１０13／ｃｍ2 程度にす
れば電界緩和を実現できる。残留欠陥は、イオン打ち込
み量が１×１０14／ｃｍ2 程度で急増するが、５×１０
13／ｃｍ2程度以下であれば発生しない。このため、Ｄ
ＲＡＭのメモリセルの微細化が進められても、電界緩和
用のｎ型半導体領域ＦＭを形成する場合に当該不純物イ
オンの打ち込みに起因する結晶欠陥を抑えながら電界緩
和能力を向上させることが可能となる。
【００９２】この電界緩和用のｎ型半導体領域ＦＭは半
導体基板１の比較的深い位置に形成されるため横方向広
がりも大きく、当該ｎ型半導体領域ＦＭの深さ位置でＭ
ＯＳ・ＦＥＴがパンチスルーし易くなる。しかし、本実
施の形態２においても、上記したように当該問題を考慮
して、半導体基板１の当該深さ位置にパンチスルー抑制
用のパンチスルーストッパ領域ＰＳを設けているので、
そのような問題が生じない。
導体基板１の比較的深い位置に形成されるため横方向広
がりも大きく、当該ｎ型半導体領域ＦＭの深さ位置でＭ
ＯＳ・ＦＥＴがパンチスルーし易くなる。しかし、本実
施の形態２においても、上記したように当該問題を考慮
して、半導体基板１の当該深さ位置にパンチスルー抑制
用のパンチスルーストッパ領域ＰＳを設けているので、
そのような問題が生じない。
【００９３】次に、図１４に示したように、周辺回路領
域のｎ型ウエル１２にｐ型不純物、例えばＢ（ホウ素）
をイオン打ち込みしてｐチャネル型ＭＯＳ・ＦＥＴのｐ
+ 型半導体領域２２（ソース、ドレイン）を形成し、周
辺回路領域のｐ型ウエル１１にｎ型不純物、例えばＡｓ
（ヒ素）をイオン打ち込みしてｎチャネル型ＭＯＳ・Ｆ
ＥＴのｎ+ 型半導体領域２３（ソース、ドレイン）を形
成する。これにより、周辺回路領域にｐチャネル型ＭＯ
Ｓ・ＦＥＴＱｐおよびｎチャネル型ＭＯＳ・ＦＥＴＱｎ
が形成される。これ以降は前記実施の形態１と同じなの
で説明を省略する。
域のｎ型ウエル１２にｐ型不純物、例えばＢ（ホウ素）
をイオン打ち込みしてｐチャネル型ＭＯＳ・ＦＥＴのｐ
+ 型半導体領域２２（ソース、ドレイン）を形成し、周
辺回路領域のｐ型ウエル１１にｎ型不純物、例えばＡｓ
（ヒ素）をイオン打ち込みしてｎチャネル型ＭＯＳ・Ｆ
ＥＴのｎ+ 型半導体領域２３（ソース、ドレイン）を形
成する。これにより、周辺回路領域にｐチャネル型ＭＯ
Ｓ・ＦＥＴＱｐおよびｎチャネル型ＭＯＳ・ＦＥＴＱｎ
が形成される。これ以降は前記実施の形態１と同じなの
で説明を省略する。
【００９４】次に、各使用のリフレッシュ時間の累積度
数分布を比較した結果を図２８に示す。符号のＢ1 が本
実施の形態２の場合、符号のＢ2 は本実施の形態２にお
いて説明したパンチスルーストッパ領域ＰＳを設けない
場合、Ａ1,Ａ2 は前記実施の形態１の場合、Ｃが本発明
者が検討した電界緩和用の半導体領域の形成技術であっ
てサイドウォールスペーサ２０ａを形成した後に、電界
緩和用の半導体領域を形成するための不純物イオンを打
ち込む技術の場合である。
数分布を比較した結果を図２８に示す。符号のＢ1 が本
実施の形態２の場合、符号のＢ2 は本実施の形態２にお
いて説明したパンチスルーストッパ領域ＰＳを設けない
場合、Ａ1,Ａ2 は前記実施の形態１の場合、Ｃが本発明
者が検討した電界緩和用の半導体領域の形成技術であっ
てサイドウォールスペーサ２０ａを形成した後に、電界
緩和用の半導体領域を形成するための不純物イオンを打
ち込む技術の場合である。
【００９５】仕様Ｃでは、空乏層中に欠陥が含まれるた
め、全体的な分布が短リフレッシュ時間側にシフトし、
局部的に電界が大きい部分に多くの欠陥が含まれるため
裾引き分布に含まれるビット数が増えるとともに、リフ
レッシュ時間が大幅に短くなり、規格を満足することが
できない。これに対して前記実施の形態１の仕様Ａ1,Ａ
2 のいずれもリフレッシュ時間が長く、規格を満足す
る。ただし、仕様Ｂ1,Ｂ2 においては、不純物イオンの
打ち込み量が多い分だけ欠陥発生の影響が若干あり、裾
引き分布に含まれるビット数が１桁程度増えるが、リフ
レッシュ特性の実力は仕様Ａ1,Ａ2 と殆ど変わらない。
め、全体的な分布が短リフレッシュ時間側にシフトし、
局部的に電界が大きい部分に多くの欠陥が含まれるため
裾引き分布に含まれるビット数が増えるとともに、リフ
レッシュ時間が大幅に短くなり、規格を満足することが
できない。これに対して前記実施の形態１の仕様Ａ1,Ａ
2 のいずれもリフレッシュ時間が長く、規格を満足す
る。ただし、仕様Ｂ1,Ｂ2 においては、不純物イオンの
打ち込み量が多い分だけ欠陥発生の影響が若干あり、裾
引き分布に含まれるビット数が１桁程度増えるが、リフ
レッシュ特性の実力は仕様Ａ1,Ａ2 と殆ど変わらない。
【００９６】次に、各仕様のメモリセル選択用ＭＯＳ・
ＦＥＴＱｓのパンチスルー耐圧を比較した結果を図２９
に示す。仕様Ｃでは、欠陥により耐圧が低下し大きくば
らつくようになる。仕様Ｂ2 では、不純物イオンを斜め
方向から打ち込むので仕様Ａ2 に比べて若干耐圧が低い
が、仕様Ｂ1 により規格以上に保つことができる。
ＦＥＴＱｓのパンチスルー耐圧を比較した結果を図２９
に示す。仕様Ｃでは、欠陥により耐圧が低下し大きくば
らつくようになる。仕様Ｂ2 では、不純物イオンを斜め
方向から打ち込むので仕様Ａ2 に比べて若干耐圧が低い
が、仕様Ｂ1 により規格以上に保つことができる。
【００９７】このような本実施の形態２によれば、前記
実施の形態１と同様の効果を得ることが可能となる。
実施の形態１と同様の効果を得ることが可能となる。
【００９８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００９９】例えば前記実施の１, ２においては、パン
チスルーストッパ領域用の不純物導入工程をソース・ド
レイン用の半導体領域形成用の不純物導入工程よりも前
に行った場合について説明したが、これに限定されず、
ソース・ドレイン用の半導体領域形成用の不純物導入工
程後にパンチスルーストッパ領域用の不純物導入工程を
行っても良い。
チスルーストッパ領域用の不純物導入工程をソース・ド
レイン用の半導体領域形成用の不純物導入工程よりも前
に行った場合について説明したが、これに限定されず、
ソース・ドレイン用の半導体領域形成用の不純物導入工
程後にパンチスルーストッパ領域用の不純物導入工程を
行っても良い。
【０１００】また、前記実施の形態１では電界緩和用の
半導体領域形成用の不純物導入工程を、パンチスルース
トッパ領域用の不純物導入工程およびソース・ドレイン
用の半導体領域形成用の不純物導入工程後に行った場合
について説明したが、これに限定されるものではなく、
例えば電界緩和用の半導体領域形成用の不純物導入工程
後に、パンチスルーストッパ領域用の不純物導入工程お
よびソース・ドレイン用の半導体領域形成用の不純物導
入工程を行っても良い。
半導体領域形成用の不純物導入工程を、パンチスルース
トッパ領域用の不純物導入工程およびソース・ドレイン
用の半導体領域形成用の不純物導入工程後に行った場合
について説明したが、これに限定されるものではなく、
例えば電界緩和用の半導体領域形成用の不純物導入工程
後に、パンチスルーストッパ領域用の不純物導入工程お
よびソース・ドレイン用の半導体領域形成用の不純物導
入工程を行っても良い。
【０１０１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である２５６
Ｍ・ＤＲＡＭ技術に適用した場合について説明したが、
それに限定されるものではなく、例えばＤＲＡＭと論理
回路とを同一半導体基板に設けている半導体集積回路装
置等に適用できる。
なされた発明をその背景となった利用分野である２５６
Ｍ・ＤＲＡＭ技術に適用した場合について説明したが、
それに限定されるものではなく、例えばＤＲＡＭと論理
回路とを同一半導体基板に設けている半導体集積回路装
置等に適用できる。
【０１０２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１０３】(1).本発明によれば、電界緩和用の不純物
をゲート電極の側面に側壁絶縁膜部を形成する前に導入
することにより、当該不純物の導入領域を増大させるこ
とができるので、ドーズ量を増やすことなく、電界緩和
に必要な量の不純物を導入することができる。このた
め、ＤＲＡＭを有する半導体集積回路装置において、メ
モリセル選択用ＭＩＳトランジスタのソース・ドレイン
領域下に電界緩和用の半導体領域を形成する際の欠陥発
生を抑制しながら、電界緩和能力を向上させることが可
能となる。したがって、ＤＲＡＭを有する半導体集積回
路装置において、ＤＲＡＭのメモリセルの微細化による
電界緩和用の半導体領域における実効的な不純物濃度の
低下を問題とすることなく、リフレッシュ特性を維持す
ることが可能となる。また、ＤＲＡＭを有する半導体集
積回路装置の信頼性を確保したまま、ＤＲＡＭのメモリ
セルの微細化を推進することが可能となる。
をゲート電極の側面に側壁絶縁膜部を形成する前に導入
することにより、当該不純物の導入領域を増大させるこ
とができるので、ドーズ量を増やすことなく、電界緩和
に必要な量の不純物を導入することができる。このた
め、ＤＲＡＭを有する半導体集積回路装置において、メ
モリセル選択用ＭＩＳトランジスタのソース・ドレイン
領域下に電界緩和用の半導体領域を形成する際の欠陥発
生を抑制しながら、電界緩和能力を向上させることが可
能となる。したがって、ＤＲＡＭを有する半導体集積回
路装置において、ＤＲＡＭのメモリセルの微細化による
電界緩和用の半導体領域における実効的な不純物濃度の
低下を問題とすることなく、リフレッシュ特性を維持す
ることが可能となる。また、ＤＲＡＭを有する半導体集
積回路装置の信頼性を確保したまま、ＤＲＡＭのメモリ
セルの微細化を推進することが可能となる。
【０１０４】(2).本発明によれば、電界緩和用の不純物
をゲート電極の側面に側壁絶縁膜部を形成した後に半導
体基板の主面に対して斜め方向から導入することによ
り、ドーズ量を増やすことなく、電界緩和に必要な量の
不純物を導入することができる。このため、ＤＲＡＭを
有する半導体集積回路装置において、メモリセル選択用
ＭＩＳトランジスタのソース・ドレイン領域下に電界緩
和用の半導体領域を形成する際の欠陥発生を抑制しなが
ら、電界緩和能力を向上させることが可能となる。した
がって、ＤＲＡＭを有する半導体集積回路装置におい
て、ＤＲＡＭのメモリセルの微細化による電界緩和用の
半導体領域における実効的な不純物濃度の低下を問題と
することなく、リフレッシュ特性を維持することが可能
となる。また、ＤＲＡＭを有する半導体集積回路装置の
信頼性を確保したまま、ＤＲＡＭのメモリセルの微細化
を推進することが可能となる。
をゲート電極の側面に側壁絶縁膜部を形成した後に半導
体基板の主面に対して斜め方向から導入することによ
り、ドーズ量を増やすことなく、電界緩和に必要な量の
不純物を導入することができる。このため、ＤＲＡＭを
有する半導体集積回路装置において、メモリセル選択用
ＭＩＳトランジスタのソース・ドレイン領域下に電界緩
和用の半導体領域を形成する際の欠陥発生を抑制しなが
ら、電界緩和能力を向上させることが可能となる。した
がって、ＤＲＡＭを有する半導体集積回路装置におい
て、ＤＲＡＭのメモリセルの微細化による電界緩和用の
半導体領域における実効的な不純物濃度の低下を問題と
することなく、リフレッシュ特性を維持することが可能
となる。また、ＤＲＡＭを有する半導体集積回路装置の
信頼性を確保したまま、ＤＲＡＭのメモリセルの微細化
を推進することが可能となる。
【０１０５】(3).本発明によれば、メモリセル選択用Ｍ
ＩＳトランジスタのソース・ドレイン領域間のパンチス
ルーを抑制するための不純物を導入することにより、電
界緩和用の不純物導入処理に起因する当該ソース・ドレ
イン領域間のパンチスルーを抑制することが可能とな
る。したがって、ＤＲＡＭを有する半導体集積回路装置
の信頼性を確保したまま、ＤＲＡＭのメモリセルの微細
化を推進することが可能となる。
ＩＳトランジスタのソース・ドレイン領域間のパンチス
ルーを抑制するための不純物を導入することにより、電
界緩和用の不純物導入処理に起因する当該ソース・ドレ
イン領域間のパンチスルーを抑制することが可能とな
る。したがって、ＤＲＡＭを有する半導体集積回路装置
の信頼性を確保したまま、ＤＲＡＭのメモリセルの微細
化を推進することが可能となる。
【図１】本発明の一実施の形態である半導体集積回路装
置の製造工程中における要部断面図である。
置の製造工程中における要部断面図である。
【図２】図１に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図３】図２に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図４】図３に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図５】図４に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図６】図５に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図７】図６に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図８】図７に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中
における要部断面図である。
における要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図１２】図１１に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図１３】図１２に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図１４】図１３に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図１５】図１４に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図１６】図１５に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図１７】図１６に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図１８】図１７に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図１９】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図２０】各使用のリフレッシュ時間の累積度数分布を
比較した結果を示すグラフ図である。
比較した結果を示すグラフ図である。
【図２１】各仕様のメモリセル選択用ＭＩＳトランジス
タのパンチスルー耐圧を比較した結果を示すグラフ図で
ある。
タのパンチスルー耐圧を比較した結果を示すグラフ図で
ある。
【図２２】本発明者が検討した技術であって電界緩和用
の半導体領域を形成するための不純物イオンをゲート電
極の側面にサイドウォールを形成した後に打ち込む場合
の半導体集積回路装置の部分断面図である。
の半導体領域を形成するための不純物イオンをゲート電
極の側面にサイドウォールを形成した後に打ち込む場合
の半導体集積回路装置の部分断面図である。
【図２３】スリット幅を変えた場合の電界緩和用の半導
体領域の不純物濃度分布を示すグラフ図である。
体領域の不純物濃度分布を示すグラフ図である。
【図２４】スリット幅と電界緩和用の半導体領域の不純
物濃度との関係を示すグラフ図である。
物濃度との関係を示すグラフ図である。
【図２５】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
路装置の製造工程中における要部断面図である。
【図２６】図２５に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図２７】図２６に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図２８】各使用のリフレッシュ時間の累積度数分布を
比較した結果を示すグラフ図である。
比較した結果を示すグラフ図である。
【図２９】各仕様のメモリセル選択用ＭＩＳトランジス
タのパンチスルー耐圧を比較した結果を示すグラフ図で
ある。
タのパンチスルー耐圧を比較した結果を示すグラフ図で
ある。
１ 半導体基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ フォトレジスト膜 ５ 素子分離部 ５ａ 溝 ６ 酸化シリコン膜 ７ 酸化シリコン膜 ８ 窒化シリコン膜 ９ フォトレジスト膜 １０ ｎ型半導体領域 １１ａ ｐ型高濃度領域 １１ｂ ｐ型ウエル １２ ｎ型ウエル １３ ゲート酸化膜 １４Ａ〜１４Ｃ ゲート電極 １５ 窒化シリコン膜 １６ フォトレジスト膜 １７ ｐ- 型半導体領域 １８ ｎ- 型半導体領域 １９ ｎ型半導体領域 ２０ 窒化シリコン膜 ２０ａ サイドウォールスペーサ ２２ ｐ+ 型半導体領域 ２３ ｎ+ 型半導体領域 ２４ ＳＯＧ膜 ２５ 酸化シリコン膜 ２６ 酸化シリコン膜 ２７ フォトレジスト膜 ２８, ２９ コンタクトホール ３０ プラブ ３１ 酸化シリコン膜 ３４〜３７ コンタクトホール ３８, ３９ 第１層配線 ４０ 窒化シリコン膜 ４３ サイドウォールスペーサ ４４ ＳＯＧ膜 ４５ 酸化シリコン膜 ４６ 酸化シリコン膜 ４８ スルーホール ５１ 窒化シリコン膜 ５３ 酸化シリコン膜 ５５, ５５ａ 溝 ５６ 多結晶シリコン膜 ５７ ＳＯＧ膜 ６０ 下部電極 ６１ 酸化タンタル膜 ６２ 窒化チタン膜 ６４ 酸化シリコン膜 ６６ スルーホール ６７ プラグ ６８、６９ 第２層配線 ７１ 酸化シリコン膜 ７２ ＳＯＧ膜 ７３ 酸化シリコン膜 ７４、７５ スルーホール ７６ プラグ ７７、７８、７９ 第３層配線 Ｑｓ メモリセル選択用ＭＯＳ・ＦＥＴ Ｃ 情報蓄積用容量素子 ＰＳ パンチスルーストッパ領域 ＦＭ 電界緩和用のｎ型半導体領域 Ｑｐ ｐチャネル型ＭＯＳ・ＦＥＴ Ｑｎ ｎチャネル型ＭＯＳ・ＦＥＴ ＢＬ ビット線 ＷＬ ワード線 １００ 半導体基板 １０１ フィールド絶縁膜 １０２ メモリセル選択用ＭＯＳ・ＦＥＴ １０３ 半導体領域 １０４ ゲート絶縁膜 １０５ ゲート電極 １０６ キャップ絶縁膜 １０７ サイドウォール １０８ 層間絶縁膜 １０９ 接続孔 １１０ 電界緩和用の半導体領域 ＷＬ0 ワード線
Claims (6)
- 【請求項１】 メモリセル選択用ＭＩＳトランジスタ
と、これに直列に接続された情報蓄積用容量素子とで構
成されるＤＲＡＭのメモリセルを半導体基板に複数設け
ている半導体集積回路装置の製造方法であって、（ａ）
前記半導体基板上にゲート絶縁膜を形成した後、そのゲ
ート絶縁膜上に前記メモリセル選択用ＭＩＳトランジス
タを含むＭＩＳトランジスタのゲート電極を形成する工
程と、（ｂ）前記ゲート電極形成後であって前記ゲート
電極の側面に側壁絶縁膜部を形成する前の半導体基板に
おける前記メモリセルの形成領域に、前記ゲート電極を
マスクとして、前記メモリセル選択用ＭＩＳトランジス
タのソース・ドレイン領域形成用の不純物を導入する工
程と、（ｃ）前記ゲート電極形成後であって前記ゲート
電極の側面に側壁絶縁膜部を形成する前の半導体基板に
おける前記メモリセルの形成領域に、前記ゲート電極を
マスクとして、前記メモリセル選択用ＭＩＳトランジス
タのソース・ドレイン領域と同一導電形の電界緩和用の
不純物を導入する工程とを有することを特徴とする半導
体集積回路装置の製造方法。 - 【請求項２】 メモリセル選択用ＭＩＳトランジスタ
と、これに直列に接続された情報蓄積用容量素子とで構
成されるＤＲＡＭのメモリセルを半導体基板に複数設け
ている半導体集積回路装置の製造方法であって、（ａ）
前記半導体基板上にゲート絶縁膜を形成した後、そのゲ
ート絶縁膜上に前記メモリセル選択用ＭＩＳトランジス
タを含むＭＩＳトランジスタのゲート電極を形成する工
程と、（ｂ）前記ゲート電極形成後であって前記ゲート
電極の側面に側壁絶縁膜部を形成する前の半導体基板に
おける前記メモリセルの形成領域に、前記ゲート電極を
マスクとして、前記メモリセル選択用ＭＩＳトランジス
タのソース・ドレイン領域形成用の不純物を導入する工
程と、（ｃ）前記ソース・ドレイン領域形成用の不純物
導入工程後に、前記ゲート電極の側面に側壁絶縁膜部を
形成する工程と、（ｄ）前記ゲート電極の側面に側壁絶
縁膜部を形成した後の半導体基板における前記メモリセ
ルの形成領域に、前記ゲート電極および側壁絶縁膜部を
マスクとして、前記メモリセル選択用ＭＩＳトランジス
タのソース・ドレイン領域と同一導電形の電界緩和用の
不純物を、前記半導体基板の主面に対して斜め方向から
導入する工程とを有することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記ゲート電極形成後であっ
て前記ゲート電極の側面に側壁絶縁膜部を形成する前の
半導体基板における前記メモリセルの形成領域に、前記
メモリセル選択用ＭＩＳトランジスタにおけるソース・
ドレイン領域間のパンチスルー抑制用の不純物を導入す
る工程を有することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項４】 メモリセル選択用ＭＩＳトランジスタ
と、これに直列に接続された情報蓄積用容量素子とで構
成されるＤＲＡＭのメモリセルを半導体基板に複数設け
ている半導体集積回路装置の製造方法であって、（ａ）
前記半導体基板上にゲート絶縁膜を形成した後、そのゲ
ート絶縁膜上に前記メモリセル選択用ＭＩＳトランジス
タを含むＭＩＳトランジスタのゲート電極およびその上
面に窒化物系絶縁膜からなるキャップ絶縁膜を形成する
工程と、（ｂ）前記ゲート電極形成後であって前記ゲー
ト電極の側面に窒化物系絶縁膜からなる側壁絶縁膜部を
形成する前の半導体基板における前記メモリセルの形成
領域に、前記ゲート電極をマスクとして、前記メモリセ
ル選択用ＭＩＳトランジスタのソース・ドレイン領域形
成用の不純物を導入する工程と、（ｃ）前記ゲート電極
形成後であって前記ゲート電極の側面に窒化物系絶縁膜
からなる側壁絶縁膜部を形成する前の半導体基板におけ
る前記メモリセルの形成領域に、前記ゲート電極をマス
クとして、前記メモリセル選択用ＭＩＳトランジスタの
ソース・ドレイン領域と同一導電形の電界緩和用の不純
物を導入する工程と、（ｄ）前記ソース・ドレイン領域
形成用の不純物導入工程および前記電界緩和用の不純物
の導入工程後に、前記ゲート電極の側面に窒化物系絶縁
膜からなる側壁絶縁膜部を形成する工程と、（ｅ）前記
窒化物系絶縁膜からなる側壁絶縁膜の形成工程後の半導
体基板上に窒化物系絶縁膜に対するエッチング選択比を
大きくとれる材料からなる層間絶縁膜を堆積する工程
と、（ｆ）前記層間絶縁膜と前記窒化物系絶縁膜とのエ
ッチング選択比を大きくした状態でのエッチング処理に
より、前記層間絶縁膜に前記メモリセル選択用ＭＩＳト
ランジスタにおけるソース・ドレイン領域が露出するよ
うな接続孔を自己整合的に穿孔する工程とを有すること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項５】 メモリセル選択用ＭＩＳトランジスタ
と、これに直列に接続された情報蓄積用容量素子とで構
成されるＤＲＡＭのメモリセルを半導体基板に複数設け
ている半導体集積回路装置の製造方法であって、（ａ）
前記半導体基板上にゲート絶縁膜を形成した後、そのゲ
ート絶縁膜上に前記メモリセル選択用ＭＩＳトランジス
タを含むＭＩＳトランジスタのゲート電極およびその上
面に窒化物系絶縁膜からなるキャップ絶縁膜を形成する
工程と、（ｂ）前記ゲート電極形成後であって前記ゲー
ト電極の側面に窒化物系絶縁膜からなる側壁絶縁膜部を
形成する前の半導体基板における前記メモリセルの形成
領域に、前記ゲート電極をマスクとして、前記メモリセ
ル選択用ＭＩＳトランジスタのソース・ドレイン領域形
成用の不純物を導入する工程と、（ｃ）前記ソース・ド
レイン領域形成用の不純物導入工程後に、前記ゲート電
極の側面に窒化物系絶縁膜からなる側壁絶縁膜部を形成
する工程と、（ｄ）前記ゲート電極の側面に窒化物系絶
縁膜からなる側壁絶縁膜部を形成した後の半導体基板に
おける前記メモリセルの形成領域に、前記ゲート電極お
よび窒化物系絶縁膜からなる側壁絶縁膜部をマスクとし
て、前記メモリセル選択用ＭＩＳトランジスタのソース
・ドレイン領域と同一導電形の電界緩和用の不純物を、
前記半導体基板の主面に対して斜め方向から導入する工
程と、（ｅ）前記窒化物系絶縁膜の側壁絶縁膜部の形成
工程後の半導体基板上に窒化物系絶縁膜に対するエッチ
ング選択比を大きくとれる材料からなる層間絶縁膜を堆
積する工程と、（ｆ）前記層間絶縁膜と前記窒化物系絶
縁膜とのエッチング選択比を大きくした状態でのエッチ
ング処理により、前記層間絶縁膜に前記メモリセル選択
用ＭＩＳトランジスタにおけるソース・ドレイン領域が
露出するような接続孔を自己整合的に穿孔する工程とを
有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項６】 請求項４または５記載の半導体集積回路
装置の製造方法において、前記ゲート電極形成後であっ
て前記ゲート電極の側面に窒化物系絶縁膜からなる側壁
絶縁膜部を形成する前の半導体基板における前記メモリ
セルの形成領域に、前記メモリセル選択用ＭＩＳトラン
ジスタにおけるソース・ドレイン領域間のパンチスルー
抑制用の不純物を導入する工程を有することを特徴とす
る半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9286580A JPH11121715A (ja) | 1997-10-20 | 1997-10-20 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9286580A JPH11121715A (ja) | 1997-10-20 | 1997-10-20 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11121715A true JPH11121715A (ja) | 1999-04-30 |
Family
ID=17706270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9286580A Pending JPH11121715A (ja) | 1997-10-20 | 1997-10-20 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11121715A (ja) |
-
1997
- 1997-10-20 JP JP9286580A patent/JPH11121715A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7691713B2 (en) | Method of manufacturing semiconductor device capable of suppressing impurity concentration reduction in doped channel region arising from formation of gate insulating film | |
| US6992358B2 (en) | Semiconductor device and method for manufacturing the same | |
| US6545360B1 (en) | Semiconductor device and manufacturing method thereof | |
| US20070296031A1 (en) | Semiconductor device and manufacture method thereof | |
| JP2002118241A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2002118255A (ja) | 半導体装置およびその製造方法 | |
| US6399453B2 (en) | Process of manufacturing semiconductor integrated circuit device having an amorphous silicon gate | |
| US6734479B1 (en) | Semiconductor integrated circuit device and the method of producing the same | |
| JP5076168B2 (ja) | 半導体装置の製造方法 | |
| JP2004095745A (ja) | 半導体装置およびその製造方法 | |
| JP4190791B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH1126719A (ja) | 半導体集積回路装置の製造方法 | |
| JPH1117144A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH1126715A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH1126718A (ja) | 半導体集積回路装置の製造方法 | |
| JP2001024169A (ja) | 半導体装置およびその製造方法 | |
| JP2000196017A (ja) | 半導体装置およびその製造方法 | |
| JPH1126712A (ja) | 半導体集積回路装置およびその製造方法ならびにその製造装置 | |
| JPH11121715A (ja) | 半導体集積回路装置の製造方法 | |
| JP2000058776A (ja) | 半導体装置およびその製造方法 | |
| JPH1117147A (ja) | 半導体集積回路装置の製造方法 | |
| JP2000036575A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2000323480A (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 | |
| JPH06104399A (ja) | 半導体記憶装置 | |
| JPH1126716A (ja) | 半導体集積回路装置およびその製造方法 |