JPH1098382A - Ａｄ変換器の機能性の監視方法 - Google Patents

Abstract

(57)【要約】 【課題】 アナログ信号をデジタル化するように構成さ
れているＡＤ変換器の機能性を、ＡＤ変換器の通常の作
動期間中にも監視できる方法。 【解決手段】 ＡＤ変換器の外部において、該ＡＤ変
換器によってデジタル化すべきアナログ信号ＵＡに基づ
いて、デジタルパルス列Ｐ２を生成し、該デジタルパル
ス列のうち少なくとも幅または繰り返し周波数がアナロ
グ信号に依存しており、かつ該デジタルパルス列および
同じアナログ信号に基づいてＡＤ変換器によって生成さ
れたデジタル値が相互に対応しているかどうかを検査す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、請求項１の上位概
念に記載の方法、即ちアナログ信号をデジタル化するよ
うに構成されているＡＤ変換器の機能性を監視する方法
に関する。

【０００２】

【従来の技術】この形式の方法は例えば、ドイツ連邦共
和国特許出願公開第３６２１９３７号公報、米国特許第
５０６３３８３号明細書およびヨーロッパ特許出願公開
第０５７９２３５号公報から公知である。これら刊行物
に記載された方法は、監視すべきアナログ／デジタル変
換器（ＡＤ変換器）に特別なテストフェーズにおいて既
知のアナログテスト信号が印加されかつこれらテスト信
号から監視すべきＡＤ変換器によって生成されるデジタ
ル値が既知の目標値との比較を用いてその正しさについ
て検査される点で共通している。

【０００３】ＡＤ変換器のこの形式の検査の期間（テス
トフェーズ）、上記方法は「通常」のＡＤ変換に対して
使用することができないか或いはいずれにせよ制限され
てしか使用可能ではない。この理由から殊にまた、検査
は連続的に行うことができないばかりでなく、比較的大
きな時間間隔においてしか行うことができない。

【０００４】この問題を取り除くための可能性は、監視
すべきＡＤ変換器に並列に、多かれ少なかれ同一の第２
のＡＤ変換器を設け、かつこのＡＤ変換器によって生成
されるデジタル値をその一致について検査することが考
えられる。しかしこの形式の監視方法の具体化には殊
に、第２のＡＤ変換器を設けることで、比較的大きな技
術コストが必要であり、それに応じて高価である。

【０００５】

【発明が解決しようとする課題】それ故に本発明の課題
は、請求項１の上位概念に記載の方法を、これにより簡
単な形式および手法で監視すべきＡＤ変換器の連続的な
監視がその「通常」の作動期間に可能になるように、改
良することである。

【０００６】

【課題を解決するための手段】この課題は本発明によれ
ば、請求項１の特徴部分に記載の構成によって解決され
る。

【０００７】即ち、ＡＤ変換器の外部において、該ＡＤ
変換器によってデジタル化すべきアナログ信号に基づい
て、デジタルパルス列の列を生成し、該デジタルパルス
列のうち少なくとも幅または繰り返し周波数がアナログ
信号に依存しており、かつ該デジタルパルス列および同
じアナログ信号に基づいて前記ＡＤ変換器によって生成
されたデジタル値が相互に対応しているかどうかを検査
するのである。

【０００８】従って、デジタル化すべきアナログ信号
は、一方において監視すべきＡＤ変換器によってデジタ
ル化されかつ他方においてアナログ信号に依存する結果
を以て（それとは）異なった信号処理に委ねられ、その
際この信号処理は監視すべきＡＤ変換器から独立した、
別個の信号処理回路において行われ、この信号処理回路
は、ＡＤ変換器と比べて明らかに簡単に構成することが
できるものである。

【０００９】それから選択されたアナログ信号から、相
互に無関係に１つのアナログ信号を表す２つのデジタル
信号が形成され、これらはＡＤ変換器および上述の信号
処理回路の機能が正常である場合には、それらが同一の
アナログ信号に帰する限りにおいては相応している。

【００１０】ＡＤ変換器の機能性の監視が最終的に２つ
の相互に独立した実際に発生される信号の対比によって
行われるという事実により、予め定められたテスト信号
の導入を省略することが可能になる。選択されるアナロ
グ信号はむしろ、ＡＤ変換器の「通常」の作動において
変換すべきアナログ信号の任意のものであってよい。

【００１１】これによりＡＤ変換器の機能性の監視は、
連続的にかつ全体として、「通常」の変換過程への何等
の操作なしに行うことができる。

【００１２】従って、極めて簡単な形式および方法にお
いて監視すべきＡＤ変換器の連続的な監視をその「通
常」の作動期間中に可能にする方法が見付け出されたの
である。

【００１３】本発明の方法による監視は更に、今日まで
唯一の形式であるエラー検出方法によって特徴付けられ
ている。即ち、選択されたアナログ信号から相互に独立
して、アナログ信号を異なった方法で再現する２つのデ
ジタル信号を形成するという事実によって、ＡＤ変換器
における障害の検出の他に、 ＡＤ変換器の構成におけ
るエラーの検出も可能になる。

【００１４】本発明の有利な実施例はその他の請求項に
記載されている。

【００１５】

【実施例】次に本発明を図示の実施例につき図面を用い
て詳細に説明する。

【００１６】監視すべきＡＤ変換器は以下に説明する実
施例においてそれぞれ、中央ユニット（マイクロプロセ
ッサ、マイクロコントローラ、信号プロセッサ等）に集
積されている。このユニットは車両制御装置の主計算機
を形成するものである。

【００１７】それぞれの中央ユニットはそれぞれ、多数
の（図には一部しか図示されていない）アナログ信号接
続端子ＡＤｘを有しており、これら接続端子には、ＡＤ
変換器によってデジタル化すべき多数のアナログ信号が
印加可能である。

【００１８】デジタル化すべきアナログ信号は、センサ
の出力信号、例えば車両におけるペダル値発生器の目標
値ポテンショメータの出力信号とすることができる。

【００１９】しかしこれに限定されるものではない。監
視すべきＡＤ変換器は、中央ユニットにおいて集積され
ている必要もないし、監視すべきＡＤ変換器を含んでい
る中央ユニットが多数のアナログ信号接続端子を有して
いる必要もない。ＡＤ変換器は車両の制御のために用い
られるものである必要もない。従って、デジタル化すべ
きアナログ信号は任意の出処の任意のアナログ信号であ
ってよい。

【００２０】監視すべきＡＤ変換器を含んでいる中央ユ
ニットは、図１において参照記号ＺＥによって示されて
いる。それ自体図示されていないＡＤ変換器によってデ
ジタル化すべきアナログ信号は中央ユニットＺＥのアナ
ログ信号接続端子ＡＤ１を介して中央ユニットに入力さ
れる。

【００２１】デジタル化すべきアナログ信号は、図１に
示されている回路装置に入力端子Ｅを介して供給され
る。アナログ信号はまず、抵抗Ｒ１およびＲ２並びにコ
ンデンサＣ１から成る入力回路網を通って、それから分
岐点Ｖに達する。この分岐点Ｖから、以下にＵＡと表す
アナログ信号は一方において中央ユニットＺＥの既述の
アナログ信号接続端子ＡＤ１に達しかつ他方において破
線で囲まれた枠内に示されている信号処理回路ＳＶに達
する。

【００２２】中央ユニットＺＥのアナログ信号接続端子
ＡＤ１に達するアナログ信号ＵＡは、中央ユニットに集
積された、図示されていないＡＤ変換器によってデジタ
ル化される。

【００２３】同時にこのアナログ信号は、以下に詳しく
説明するように、ＡＤ変換器とは別個に設けられている
信号処理回路ＳＶにおいてアナログ信号に依存したデジ
タルパルス列に処理される。このデジタルパルス列は、
デジタル信号が入力されるように設計されている、中央
ユニットＺＥの入力接続端子（ポート）Ｐ２に入力され
る。

【００２４】デジタルパルス列は、それがアナログ信号
ＵＡを（このアナログ信号に基づいてデジタルパルス列
が生成された）一義的に表しかつ従って、ＡＤ変換器に
よって生成されるデジタル値に比較の目的で対比される
のに適しているような特性を持つものである。この対比
において（中央ユニットＺＥ内で）、相互に対比され
る、アナログ信号を異なった方法で表している信号（デ
ジタル値ないしパルス列）が相互に相応しているか、即
ち同一のアナログ信号に基づいているかどうかが検査さ
れる。

【００２５】比較の際、相互に対比される信号が相互に
相応していることが検出されると、ＡＤ変換器も信号処
理回路も障害なく動作しているものとして出発すること
ができる。

【００２６】これに対して比較の際に、信号が相互に相
応していないことが検出されると、ＡＤ変換器および／
または信号処理回路ＳＶにおいて障害が存在している。
この障害に（例えば機器の遮断またはこのような場合の
ために特有に設定されている障害時制御の実施によっ
て）適宜に応答しなければならない。

【００２７】次に、信号処理回路ＳＶの機能およびこれ
によって生成されるパルス列について説明する。

【００２８】信号処理回路ＳＶに入力されるアナログ信
号ＵＡは、ダイオードＤ１が阻止されていないときかつ
阻止されていない限り、電圧ホロアとして用いられる演
算増幅器ＯＰ１，抵抗Ｒ３およびダイオードＤ１を介し
て保持機能を実施するコンデンサＣＨ１に供給される。
コンデンサはこれにより、アナログ電圧に相応する電圧
ＵＣＨに充電される。

【００２９】ダイオードＤ１が後に一層詳しく説明する
方法で阻止状態に移行されると、コンデンサＣＨ１はア
ナログ電圧源からデカップリングされかつ多かれ少なか
れ迅速にこれに並列に接続されている抵抗ＲＨ１を介し
て放電される。これによりコンデンサＣＨ１に存在する
電圧は低下し始める。

【００３０】コンデンサＣＨ１はコンパレータＫＯＭＰ
１の第１入力接続端子に接続されている。コンパレータ
ＫＯＭＰ１の第２入力接続端子には、しきい値電圧ＵＴ
が加えられる。しきい値電圧は抵抗Ｒ４およびＲ５から
形成された分圧器によって取り出される。

【００３１】コンパレータＫＯＭＰ１はそれに加えられ
る電圧を、即ち（可変の）コンデンサ電圧ＵＣＨと（時
間的に一定の）しきい値電圧ＵＴとを比較する。

【００３２】同時に信号処理回路ＳＶの出力信号であ
る、コンパレータＫＯＭＰ１の出力信号は、コンデンサ
電圧ＵＣＨがしきい値電圧ＵＴより大きいときかつ大き
い限り、高いレベルを有している。このことを、コンパ
レータＫＯＭＰ１の出力側と比較電圧源ＶＣＣとの間に
接続されているコンパレータ抵抗ＲＫ１が考慮する。コ
ンデンサ電圧ＵＣＨが、例えばダイオードＤ１の阻止後
始められる、コンデンサ電圧ＵＣＨの放電によって規定
されて抵抗ＲＨ１を介して、しきい値電圧ＵＴ以下に低
下すると、コンパレータは切り替わり、かつその出力信
号は高レベルから低レベルに変化する。

【００３３】コンデンサＣＨ１におけるコンデンサ電圧
ＵＣＨがダイオードＤ１の阻止の時点において高ければ
高い程、この電圧が放電の結果としてしきい値電圧ＵＴ
より小さい値に低下するまでの時間はますます長くな
る。信号処理回路の出力信号に現れるこの効果によっ
て、以下に更に詳細に説明するように、信号処理回路Ｓ
Ｖの出力信号をＡＤ変換器の監視のために使用すること
が可能になる。

【００３４】ダイオードＤ１の、導通状態から阻止状態
への切換およびその逆の切換は、中央ユニットＺＥの出
力信号接続端子Ｐ１を介して出力される制御信号によっ
て行われる。

【００３５】この制御信号は、抵抗Ｒ６およびＲ７に接
続形成されているトランジスタＴ１のベースに加えられ
る。このトランジスタのエミッタはアースに接続されて
おりかつコレクタは抵抗Ｒ３とダイオードＤ１との間の
接続点に接続されている。制御信号が低レベルにある限
り、トランジスタＴ１は阻止状態にあり、かつダイオー
ドＤ１は導通しておりかつ導通状態に留まる。制御信号
が高レベルに変化すると、トランジスタＴ１は導通しか
つ抵抗Ｒ３とダイオードＤ１との間の接続点をアース電
位に引っ張り、結果としてダイオードＤ１の、阻止状態
への切換が行われる。

【００３６】ここで注目すべきは、ダイオードＤ１の阻
止、即ちコンデンサＣＨ１の、アナログ電圧からの分離
が、ＡＤ変換のためにアナログ信号接続端子ＡＤ１を介
して中央ユニットＺＥに入力されるアナログ電圧ＵＡに
（ここでは中間介挿されている電圧ホロアＯＰ１に基づ
いて）完全に影響を及ぼさずかつ従ってこの信号の、Ａ
Ｄ変換器によるデジタル化に僅かなりとも影響しないな
いし妨害しない形式および方法で行われるということで
ある。

【００３７】ダイオードＤ１の、阻止状態への切換によ
って、コンデンサＣＨ１の放電が始まり、この放電によ
り、既述したように、最終的には、コンパレータの出力
信号の、高レベルから低レベルへの切換が行われる。

【００３８】ダイオードＤ１の、阻止状態への切換か
ら、コンパレータの出力信号の、高レベルから低レベル
への切換までに経過する時間は、アナログ電圧としきい
値電圧との間の初期の差に対する基準と認められる。し
かも理想的な場合には、この時間とこの電圧差との間に
は直接的な比例関係がある。この時間としきい値電圧の
大きさが分かれば、基礎となっているアナログ電圧の大
きさを求めることができる。これによって、監視すべき
ＡＤ変換器によって同じアナログ電圧に基づいて生成さ
れるデジタル値を正当性（相応性）について検査するこ
とが可能になる。

【００３９】上述の時間は、中央ユニットＺＥにおい
て、ダイオードＤ１の、阻止状態への切換時点の検出に
おいておよびコンパレータの出力信号の、高レベルから
低レベルへの切換時点の検出において容易に求められ
る。ダイオードＤ１の、阻止状態への切換時点は、中央
ユニットＺＥでは既知である。というのは、中央ユニッ
ト自体が切換を引き起す制御信号をポートＰ１を介して
送出するからである。コンパレータの出力信号の、高レ
ベルから低レベルへの切換時点は、中央ユニットによっ
てこの（中央ユニットＺＥのポートＰ２に入力される）
信号のレベルの監視によって求めることができる。

【００４０】しきい値電圧ＵＴは、抵抗Ｒ４およびＲ５
から成る分圧器によって固定的に設定されておりかつ中
央ユニットにとっては既知である。

【００４１】中央ユニットＺＥはそれにとって既知のデ
ータに基づいてかつそれに信号処理回路から供給され
る、同じアナログ信号に依存した出力信号の評価によっ
て、集積されたＡＤ変換器をその「通常」の作動期間に
略実時間においてその機能性に関して監視することがで
きる。

【００４２】一層詳しく説明するために以下に、図２を
参照して、信号処理回路ＳＶにおいて行われる過程の正
確な時間経過について詳細に検討する。

【００４３】まず、中央ユニットＺＥのポートＲ１から
出力される、ここでは同様にＰ１と表す制御信号、コン
デンサＣＨ１に生じるコンデンサ電圧ＵＣＨおよび中央
ユニットＺＥのポートＰ２に供給される、ここでは同様
にＰ２によって表される、コンパレータＫＯＭＰ１の出
力電圧ＵＫのみについて考察する。Ｐ２′で示されてい
る信号経過は、図１に示されている信号処理回路ＳＶの
変形に関しかつ後で説明する。

【００４４】図２でＴ０で示されている時点の前では、
中央ユニットＺＥのポートＰ１を介して出力される制御
信号（信号Ｐ１）は低レベルにある。従ってダイオード
Ｄ１は導通状態にあり、かつコンデンサＣＨ１に生じる
コンデンサ電圧ＵＣＨは追従しかつ実質的に信号処理回
路ＳＶに入力されるアナログ電圧ＵＡに相応している。
この電圧は図示の時間間隔の期間は一定でありかつ比較
的高いものとすることができる。コンパレータＫＯＭＰ
１の出力電圧ＵＫ（信号Ｐ２）は、コンデンサ電圧ＵＣ
Ｈがしきい値電圧ＵＴより大きいという理由から、高レ
ベルにある。

【００４５】時点Ｔ０において、中央ユニットＺＥのポ
ートＰ１を介して出力される制御信号（信号Ｐ１）が低
レベルから高レベルに変化する。これによりダイオード
Ｄ１は導通状態から阻止状態に切り換えられ、このため
に、実質的にアナログ電圧に充電されたコンデンサＣＨ
１はアナログ電圧から分離されることになる。

【００４６】それ故にコンデンサＣＨ１は抵抗ＲＨ１を
介して放電し始め、この結果として、コンパレータＫＯ
ＭＰ１にも加わるコンデンサ電圧ＵＣＨは低下すること
になる。コンデンサ電圧ＵＣＨがしきい値電圧ＵＴより
なお大きい限り、中央ユニットＺＥのポートＰ２に入力
される、コンパレータＫＯＭＰ１の出力電圧ＵＫ（信号
Ｐ２）は高レベルに留まる。

【００４７】時点Ｔ１において、コンデンサ電圧ＵＣＨ
はしきい値電圧ＵＴを下回る。その結果として、コンパ
レータＫＯＭＰ１の出力電圧ＵＫ（信号Ｐ２）は高レベ
ルから低レベルに変化する。

【００４８】時点Ｔ２において、中央ユニットＺＥのポ
ートＰ１を介して出力される制御信号（信号Ｐ１）は再
び低レベルに戻る。この結果、ダイオードＤ１は阻止状
態から導通状態に切り換えられ、これによりコンデンサ
ＣＨ１およびコンパレータＫＯＭＰ１において再びアナ
ログ電圧が導通接続される。このために、コンパレータ
ＫＯＭＰ１の出力電圧ＵＫ（信号Ｐ２）は低レベルから
高レベルに上昇しかつコンデンサＣＨ１はアナログ電圧
に相応する電圧に充電されることになる。

【００４９】これにより再び、時点Ｔ０の前に生じてい
た状態に達し、かつ（中央ユニットＺＥのポートＰ１か
ら出力される制御信号の、高レベルへの新たな変化によ
って）次の比較サイクルをスタートすることができる。
この種の比較サイクルの繰り返される実施において、信
号処理回路によってパルス列が生成される。このパルス
列の幅はアナログ信号に依存しておりかつこのパルス列
は、ＡＤ変換器の機能性の連続的な監視を、ＡＤ変換器
の「通例」の作動を所定のテスト信号または類似のもの
の送り込みによって中断する必要なしに、可能にするも
のである。

【００５０】図１に図示の信号処理回路ＳＶは、図１に
示されているように、コンパレータ抵抗ＲＫ１に給電電
圧ＶＣＣが加えられるのではなくて、中央ユニットＺＥ
のポートＰ１に接続されているように変形することがで
きる。

【００５１】この結果として、コンパレータＫＯＭＰ１
の出力信号ＵＫは、コンデンサ電圧ＵＣＨがしきい値電
圧ＵＴより大きい時間の期間は、中央ユニットＺＥのポ
ートＰ１から出力される制御信号のその都度のレベルを
とることになる。従って結果として、中央ユニットＺＥ
のポートＰ２に、図２にＰ２′で示されているような電
圧経過が得られる。

【００５２】従って、図１に図示の、信号処理回路の構
成とは異なって、ポートＰ２には、アナログ信号再構成
のために必要な時間（Ｔ０とＴ１との間の時間）をこの
信号だけを考慮して、即ちポートＰ１から出力される制
御信号の時間的な経過を付加的に考慮することなく求め
ることを可能にする電圧経過が得られる。即ちここで
は、求められた時間は、ポートＰ２に入力される信号の
高レベルフェーズの持続時間に正確に相応する。

【００５３】信号処理回路のこのように変形された構成
は、中央ユニットＺＥが例えば８０Ｃ１６６／１６７の
ように、所謂ゲーテド・タイマー・モードを使用可能で
あるとき殊に有利である。

【００５４】図１に図示の信号処理回路ＳＶの上述した
第１の変形例とは無関係に設定することができる、信号
処理回路の第２の変形例によれば、コンデンサＣＨ１が
放電される抵抗ＲＨ１が定電流源によって置換される。

【００５５】図３に図示の定電流源は、図３に示されて
いるように接続形成されている、抵抗Ｒ１１，Ｒ１２，
Ｒ１３およびＲ１４（例えば２６．１ｋΩ，１ｋΩ，１
ｋΩおよび１ｋΩの値を有している）、演算増幅器ＯＰ
１１（例えばＬＭ２９０４）およびトランジスタＴ１１
（例えばＢＣＷ６０）から成っている。

【００５６】しかしこの定電流源は勿論それぞれ別様に
構成されかつ別様に回路定数が定められているものであ
っても、コンデンサＣＨ１を一定の電流によって放電す
ることができる。図２に示されている、コンデンサＣＨ
１の放電の際のコンデンサ電圧ＵＣＨの経過はこのよう
にして必要の場合には線形化する、即ち直線に近似する
ことができる。このことは、出力電圧・しきい値電圧差
とＴ０およびＴ１間の時間間隔との間に線形な関係が形
成されるというプラス効果も有している。

【００５７】本発明の方法を実施するために適している
回路装置の第２の実施例が図４に示されている。

【００５８】図１とは異なって、図４は実質的に、信号
処理回路ＳＶに限定されて示されている。しかしこのこ
とは図４には示されていないが、ここでも、デジタル化
すべきアナログ信号ＵＡは一方において直接中央ユニッ
トＺＥないしそこに集積されているＡＤ変換器に入力さ
れかつ他方において信号処理回路ＳＶに入力される。

【００５９】信号処理回路に入力されるアナログ電圧Ｕ
Ａは図４に図示の回路装置において直接コンパレータＫ
ＯＭＰ２に入力される。コンパレータの別の入力接続端
子にはこの場合も、しきい値電圧が入力される。しかし
このしきい値電圧はここでは第１の実施例とは異なって
おりかつ後に更に詳しく説明するように、時間に依存し
て変化する。

【００６０】コンパレータＫＯＭＰ２の出力電圧は、第
１の実施例の場合のように、入力信号として中央ユニッ
トＺＥのポートＰ２に入力される。コンパレータ抵抗Ｒ
Ｋ２は（第１の実施例の第１の変形例の場合と同様に）
中央ユニットのポートＰ１とポートＰ２との間に設けら
れておりかつ、コンパレータＫＯＭＰ２の出力信号が可
変のしきい値電圧がアナログ電圧より大きい時間間隔の
間は、中央ユニットのポートＰ１から出力される制御信
号のレベルをとるように考慮する。しかしコンパレータ
抵抗ＲＫ２はこれに代わって、図１におけるコンパレー
タ抵抗ＲＫ１のように、給電電圧ＶＣＣに接続すること
もできる。

【００６１】ポートＰ１から出力される制御信号によっ
て、この実施例において、コンデンサＣＨ２が給電電圧
ＶＣＣに接続されているのかまたはこれとは分離されて
いるのかが決定される。

【００６２】ポートＰ１から出力される制御信号が低い
方のレベルを有しているときおよび有している限り、コ
ンデンサＣＨ２は、抵抗Ｒ２１およびＲ２２と図示のよ
うに接続形成されているその時導通しているトランジス
タＴ２１を介して給電電圧ＶＣＣに接続されておりかつ
抵抗Ｒ２３を介して給電電圧ＶＣＣに相応する電圧に充
電される。その際給電電圧は少なくとも、生じる最大の
アナログ電圧と等しいが、有利にはそれより大きい。

【００６３】比較サイクルは、第１の実施例においても
そうであるように、ポートＰ１から出力される制御信号
の、低レベルから高レベルへの変化によって始まる。こ
のために、トランジスタＴ２１の阻止、従ってコンデン
サＣＨ２の、給電電圧ＶＣＣからの分離が行われる。同
時にコンデンサは、これに並列に設けられている抵抗Ｒ
Ｈ２を介して放電を開始する。

【００６４】コンデンサ電圧は、図４から明らかである
ように、同時にコンパレータＫＯＭＰ２に入力されるし
きい値電圧である。

【００６５】このフェーズにおいて、即ち中央ユニット
ＺＥのポートＰ１から出力される制御信号の高レベルフ
ェーズの間、しきい値電圧がアナログ電圧より大きい限
り、コンパレータの出力信号は高レベル（コンパレータ
の出力信号を抵抗ＲＫ２を介して接続する制御信号のレ
ベル）にある。しきい値電圧がコンデンサＣＨ２の持続
的な放電のためにアナログ電圧を下回るとき、コンパレ
ータの出力信号は低レベルに降下する。

【００６６】中央ユニットＺＥのポートＰ１から出力さ
れる制御信号が高レベルに上昇した後所定の時間を経
て、制御信号は再び低レベルに復帰し、これによりコン
デンサＣＨ２は再び給電電圧ＶＣＣに放電される。これ
により考察の比較サイクルは終了する。

【００６７】アナログ電圧が高ければ高い程、アナログ
電圧をコンデンサＣＨ２の放電のために低下するしきい
値電圧が下回るまでに経過する時間はますます短い。

【００６８】結果的に、中央ユニットＺＥのポートＰ２
に、図２においてＰ′において示されているような電圧
経過が得られる。しかしこの信号の高レベルフェーズは
この実施例においては、徐々に低下するしきい値電圧が
アナログ電圧より大きい時間に相当する。

【００６９】上述の時間は、既に第１の実施例の場合の
ように、アナログ電圧としきい値電圧との初期の差に対
する尺度である。従ってこの場合も、上述の時間としき
い値電圧の（初期の）大きさ、即ち給電電圧ＶＣＣの大
きさが分かっていれば、基礎としているところのアナロ
グ電圧を求めることができる。この場合も、監視すべき
ＡＤ変換器によって同じアナログ信号に基づいて生成さ
れたデジタル値を正しさ（相応性）について検査するこ
とが可能である。更なる詳細に関しては、前に説明した
第１の実施例に相応しているのでそれを参照されたい。

【００７０】既に第１の実施例におけるように、今説明
した第２の実施例の場合も、上述の比較サイクルの繰り
返される実施において信号処理回路によってパルスの列
が生成され、このパルス列の幅はアナログ信号に依存し
ておりかつこのパルス列は、規定のテスト信号または類
似のものを送り込むことによって「通常」の作動を中断
する必要なしに、ＡＤ変換器の機能性の連続的な監視を
可能にする。

【００７１】初期のアナログ電圧としきい値電圧との差
と、ポートＰ２に入力される電圧経過の高レベルフェー
ズの持続時間との間の一層良好な線形性を実現するため
に、既に第１の実施例の場合のようにこの場合も、コン
デンサＣＨ２が放電する抵抗ＲＨ２に代わって、コンデ
ンサ放電の際の電流の流れを一定に保持しかつ従ってコ
ンデンサの同じように迅速な放電を考慮する定電流源を
設けることができる。このために例えば、図３に示され
ておりかつ既述した定電流源を使用することができる。

【００７２】図４を参照して説明した第２の実施例は、
第１の実施例に比べて殊に次のような利点を有してい
る； １）ＡＤ変換器の機能性を監視するために用いることが
できるアナログ電圧はその大きさに関して何らの制限も
受けておらず、かつ ２）必要な素子コストは最小限に低減されている。

【００７３】次に図５を参照して、本発明の方法を実施
するための適している回路装置の第３の実施例について
説明する。

【００７４】図４に示されているように、図５でも実質
的に信号処理回路ＳＶに限って図示されている。このこ
とは図５に図示されていないが、ここでもデジタル化す
べきアナログ信号ＵＡは一方において中央ユニットＺＥ
ないしそこに集積されているＡＤ変換器に直接入力され
かつ他方において信号処理回路ＳＶに入力される。

【００７５】信号処理回路ＳＶにおいて、この回路に入
力されたアナログ信号は、適当に接続形成された演算増
幅器ＯＰ３１によって形成されている電圧ホロアを介し
て、電圧制御される周波数発振器ＶＣＯに達する。この
周波数発振器は、中央ユニットのポートＰ２に入力信号
として入力されるパルス列を生成し、このパルス列の周
波数はそこに印加される電圧、即ちアナログ電圧の大き
さに依存している。

【００７６】周波数発振器ＶＣＯはこの実施例では、図
５に示されているように接続形成されている、抵抗Ｒ３
１ないしＲ３６，コンデンサＣ３１および演算増幅器Ｏ
Ｐ３２から成っている。

【００７７】図５に示されている信号処理回路ＳＶは、
１つのポートしか、即ちここでは中央ユニットＺＥのポ
ートＰ２しか必要としないという利点を有している。ポ
ートＰ１および図５に示されているこのポートの接続形
成（抵抗Ｒ３７ないしＲ３９，トランジスタＴ３１およ
びダイオードＤ３１）は必ずしも必要でなく、省略する
ことができる。

【００７８】上述の接続形成素子が図５に示されている
ように使用されているないし設けられていることは、有
利な実施例の説明のために用いられる。しかしこれらを
設けることは図示の回路装置の通常の機能に対する前提
条件ではない。即ち、図示の形式および方法において、
発振器ＶＣＯの正規化、正確に言えば、コンデンサＣ３
１の公差の低減が実現される。

【００７９】即ちポートＰ１を介して高レベルを有する
信号が出力されると、これによりトランジスタＴ３１が
導通制御され、ひいてはダイオードＤ３１が阻止状態に
移行される。発振器ＶＣＯが阻止されているダイオード
Ｄ３１のために約０Ｖの電圧によって制御されるこの段
階において、発振器によって生成されかつ出力される周
波数を求めかつこれに基づいて中央ユニットＺＥにおい
て行われる周波数・アナログ電圧対応を正規化すれば、
これにより場合により存在する素子の公差の低減が可能
になる。しかもこの場合製造による公差のみならず、老
化および環境の影響が原因である公差も低減される。

【００８０】ポートＰ２に入力される電圧経過の評価は
周波数を求めることでまたはオンオフ比が一定の時に
は、第１の実施例および第２の実施例の場合のように、
それぞれの高レベルフェーズおよび／またはテレベルフ
ェーズの持続時間の評価に基づいて行うことができる。

【００８１】このことに無関係に、信号処理回路によっ
て生成されたアナログ信号に依存したパルス列から、こ
れが基礎としているところのアナログ信号が再構成さ
れ、その結果この信号も、ＡＤ変換器の「通常」の作動
の期間にＡＤ変換器の機能性を連続的に監視するために
適している。

【図面の簡単な説明】

【図１】本発明の方法を実施するために適している回路
装置の第１の実施例の回路略図である。

【図２】図１の示されている回路装置の機能を説明する
ための時間的な信号経過を示す波形図である。

【図３】コンデンサの時間的に一定の放電のための定電
流源の回路略図である。

【図４】本発明の方法を実施するために適している回路
装置の第２の実施例の回路略図である。

【図５】本発明の方法を実施するために適している回路
装置の第３の実施例の回路略図である。

【符号の説明】

ＵＡ アナログ信号、 ＺＥ 中央ユニット、 Ｐ１
（制御信号），Ｐ２（パルス列） ポート、 ＡＤ１
アナログ信号接続端子、 ＳＶ 信号処理回路、ＫＯＭ
Ｐ１ コンパレータ、 ＣＨ１；ＣＨ２ コンデンサ、
ＶＣＯ 電圧制御発振器、 ＶＣＣ 給電電圧

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ギュンター ブラウン ドイツ連邦共和国 ビーティッヒハイム エーゲルシュトラーセ 23 (72)発明者 マルギット ミュラー ドイツ連邦共和国 アスペルク エーベル ハルトシュトラーセ 15 (72)発明者 ディートマール ブレッシング ドイツ連邦共和国 ホルツゲルリンゲン メーギストルシュトラーセ 22

Claims (10)

【特許請求の範囲】
1. 【請求項１】 アナログ信号をデジタル化するように構
   成されているＡＤ変換器の機能性を監視する方法におい
   て、ＡＤ変換器の外部において、該ＡＤ変換器によって
   デジタル化すべきアナログ信号（ＵＡ）に基づいて、デ
   ジタルパルス列（Ｐ２）を生成し、該デジタルパルス列
   のうち少なくとも幅または繰り返し周波数がアナログ信
   号に依存しており、かつ該デジタルパルス列および同じ
   アナログ信号に基づいて前記ＡＤ変換器によって生成さ
   れたデジタル値が相互に対応しているかどうかを検査す
   ることを特徴とするＡＤ変換器の機能性の監視方法。
2. 【請求項２】 監視すべきＡＤ変換器は中央ユニット
   （ＺＥ）に集積されており、該中央ユニットは多数のア
   ナログ信号接続端子（Ａｄｘ）を有しており、該接続端
   子に該ＡＤ変換器によってデジタル化すべきアナログ信
   号（ＵＡ）を印加可能であり、かつ前記パルス列を生成
   する信号処理回路（ＳＶ）は前記中央ユニットの外部に
   設けられている請求項１記載のＡＤ変換器の機能性の監
   視方法。
3. 【請求項３】 前記信号処理回路（ＳＶ）によって繰り
   返し比較サイクルを実施し、該比較サイクルの開始およ
   び終了はその都度、前記中央ユニット（ＺＥ）から該信
   号処理回路（ＳＶ）に送出可能な制御信号（Ｐ１）によ
   って決定可能である請求項２記載のＡＤ変換器の機能性
   の監視方法。
4. 【請求項４】 比較サイクルにおいてその都度、比較サ
   イクルの開始の前に実質的にアナログ電圧（ＵＡ）に充
   電されかつ比較サイクルの開始によってアナログ電圧か
   ら分離されるコンデンサ（ＣＨ１）が、それが時間的に
   一定に保持されるしきい値電圧（ＵＴ）を下回るところ
   まで放電される時点を求める請求項３記載のＡＤ変換器
   の機能性の監視方法。
5. 【請求項５】 前記コンデンサ（ＣＨ１）の、アナログ
   電圧（ＵＡ）からの分離を、前記信号処理回路（ＳＶ）
   内の、デジタル化のために中央ユニット（ＺＥ）にも入
   力されるアナログ信号への影響が妨げられるような個所
   でまたは該影響が妨げられるような形式および手法で行
   う請求項４記載のＡＤ変換器の機能性の監視方法。
6. 【請求項６】 比較サイクルにおいてその都度、比較サ
   イクルの開始の前に最大のアナログ電圧（ＵＡ）より大
   きい給電電圧（ＶＣＣ）に充電されかつ比較サイクルの
   開始によって給電電圧から分離されるコンデンサ（ＣＨ
   ２）が、それがアナログ電圧を下回るところまで放電さ
   れる時点を求める請求項３記載のＡＤ変換器の機能性の
   監視方法。
7. 【請求項７】 その都度放電されるべきコンデンサ（Ｃ
   Ｈ１；ＣＨ２）が一定の電流で放電されるように考慮す
   る請求項４から６までのいずれか１項記載のＡＤ変換器
   の機能性の監視方法。
8. 【請求項８】 前記求められた時点においてその都度、
   それぞれの比較サイクル内でその他の場合には変化され
   ずに保持される、前記パルス列を表す、前記信号処理回
   路（ＳＶ）からの出力信号（Ｐ２）のレベルの変化を行
   う請求項４から７までのいずれか１項記載のＡＤ変換器
   の機能性の監視方法。
9. 【請求項９】 前記アナログ信号（ＵＡ）を、電圧制御
   される周波数発振器（ＶＣＯ）に対する制御電圧として
   使用する請求項１または２記載のＡＤ変換器の機能性の
   監視方法。
10. 【請求項１０】 前記パルス列を表す、前記信号処理回
    路（ＳＶ）からの出力信号（Ｐ２）を前記中央ユニット
    （ＺＥ）のデジタル信号入力接続端子に評価のために入
    力する請求項２から９までのいずれか１項記載のＡＤ変
    換器の機能性の監視方法。