JPH0542177B2 - - Google Patents
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- JPH0542177B2 JPH0542177B2 JP58197354A JP19735483A JPH0542177B2 JP H0542177 B2 JPH0542177 B2 JP H0542177B2 JP 58197354 A JP58197354 A JP 58197354A JP 19735483 A JP19735483 A JP 19735483A JP H0542177 B2 JPH0542177 B2 JP H0542177B2
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- 238000006243 chemical reaction Methods 0.000 claims description 73
- 238000000034 method Methods 0.000 claims description 25
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 description 23
- 238000010586 diagram Methods 0.000 description 11
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
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- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/122—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages
- H03M1/1225—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages using time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
技術分野
本発明は、アナログ信号をデジタル信号に変換
するアナログ／デジタル変換方法に関する。
するアナログ／デジタル変換方法に関する。
背景技術
第１図は、先行技術のアナログ／デジタル変換
方法を用いる構成の電気回路図である。マルチプ
レクサ１の端子Ｐ１〜Ｐ４には、アナログ入力信
号が与えられる。マルチプレクサ１の出力端子Ｑ
１は、バイアス電源２の負極に接続される。前記
バイアス電源２の正極は、バツフアゲート３およ
びスイツチ４を介して比較器５の非反転入力端子
に接続される。比較器５の非反転入力端子は、定
電流回路６を介して接地され、またコンデンサ７
を介して接地される。比較器５の反転入力端子
は、基準電圧源８の正極に接続される。デコーダ
９は、ライン１０を介してチヤネル指定信号を受
信し、バスライン１１を介してデコード信号を前
記マルチプレクサ１に与える。
方法を用いる構成の電気回路図である。マルチプ
レクサ１の端子Ｐ１〜Ｐ４には、アナログ入力信
号が与えられる。マルチプレクサ１の出力端子Ｑ
１は、バイアス電源２の負極に接続される。前記
バイアス電源２の正極は、バツフアゲート３およ
びスイツチ４を介して比較器５の非反転入力端子
に接続される。比較器５の非反転入力端子は、定
電流回路６を介して接地され、またコンデンサ７
を介して接地される。比較器５の反転入力端子
は、基準電圧源８の正極に接続される。デコーダ
９は、ライン１０を介してチヤネル指定信号を受
信し、バスライン１１を介してデコード信号を前
記マルチプレクサ１に与える。
マルチプレクサ１の入力端子Ｐ１〜Ｐ４には、
アナログ入力電圧がそれぞれ与えられる。ライン
１０に送出された処理回路１５からのチヤネル指
定信号によつて、マルチプレクサ１の入力端子Ｐ
１〜Ｐ４に与えらたアナログ入力電圧は、順次マ
ルチプレクサ１の出力端子Ｑ１から送出される。
その出力端子Ｑ１から送出されたアナログ電圧
は、バイアス電源２において電圧VBE１のバイ
アス電圧が上乗せされ、処理回路１５からのアナ
ログ／デジタル変換動作をスタートさせるべきス
タート信号がローレベルの間、スイツチ４を介し
てコンデンサ７を充電する。このスタート信号の
ローレベル時は、スイツチ４が導通される。
アナログ入力電圧がそれぞれ与えられる。ライン
１０に送出された処理回路１５からのチヤネル指
定信号によつて、マルチプレクサ１の入力端子Ｐ
１〜Ｐ４に与えらたアナログ入力電圧は、順次マ
ルチプレクサ１の出力端子Ｑ１から送出される。
その出力端子Ｑ１から送出されたアナログ電圧
は、バイアス電源２において電圧VBE１のバイ
アス電圧が上乗せされ、処理回路１５からのアナ
ログ／デジタル変換動作をスタートさせるべきス
タート信号がローレベルの間、スイツチ４を介し
てコンデンサ７を充電する。このスタート信号の
ローレベル時は、スイツチ４が導通される。
コンデンサ７の充電完了後、処理回路１５はス
タート信号をハイレベルとして、スイツチ４を遮
断し、定電流IRで放電させる。コンデンサ７の
電位は、比較器５で、その反転入力端子に与えら
れた基準電位VBE２と比較される。この比較器
５の出力端子からは、１つのアナログ入力電圧が
デジタル電圧に変換され、その変換動作が終了し
たことを示すストツプ信号が送出される。
タート信号をハイレベルとして、スイツチ４を遮
断し、定電流IRで放電させる。コンデンサ７の
電位は、比較器５で、その反転入力端子に与えら
れた基準電位VBE２と比較される。この比較器
５の出力端子からは、１つのアナログ入力電圧が
デジタル電圧に変換され、その変換動作が終了し
たことを示すストツプ信号が送出される。
第２図は、第１図におけるスタート信号とスト
ツプ信号とのタイミングチヤートである。この第
２図において、スタート信号２１がローレベルに
なつた時点からスイツチ４が導通し、コンデンサ
７の電位がライン２２に示すように上昇する。そ
のコンデンサ７の電位が基準電位VBE２に達し
たとき、ストツプ信号２３はハイレベルになる。
スタート信号２１が再びハイレベルに戻ると、ス
イツチ４が遮断してコンデンサ７は放電を開始
し、その電位は下がつてゆき、前記基準電位
VBE２以下になるとストツプ信号２３はハイレ
ベルからローレベルになる。
ツプ信号とのタイミングチヤートである。この第
２図において、スタート信号２１がローレベルに
なつた時点からスイツチ４が導通し、コンデンサ
７の電位がライン２２に示すように上昇する。そ
のコンデンサ７の電位が基準電位VBE２に達し
たとき、ストツプ信号２３はハイレベルになる。
スタート信号２１が再びハイレベルに戻ると、ス
イツチ４が遮断してコンデンサ７は放電を開始
し、その電位は下がつてゆき、前記基準電位
VBE２以下になるとストツプ信号２３はハイレ
ベルからローレベルになる。
上述のようにして実現されたスタート信号２１
の立上がりからストツプ信号２３の立下がりまで
の時間Txを計測して、マルチプレクサ１の入力
端子Ｐ１〜Ｐ４に与えられる入力アナログ電圧
VINを次式によつて算出することができる。
の立上がりからストツプ信号２３の立下がりまで
の時間Txを計測して、マルチプレクサ１の入力
端子Ｐ１〜Ｐ４に与えられる入力アナログ電圧
VINを次式によつて算出することができる。
（VIN＋VBE1−VBE2）×Ｃ＝IR×Tx …(1)
ただし、Ｃはコンデンサ７の容量である。した
がつて、入力電圧VINを基準電圧VRに変換する
と次の第２式になる。
がつて、入力電圧VINを基準電圧VRに変換する
と次の第２式になる。
（VR＋VBE1−VBE2）×Ｃ＝IR×TR …(2)
ただしTRは、スタート信号２１の立上がりか
らストツプ信号２３の立下がりまでの時間であ
る。
らストツプ信号２３の立下がりまでの時間であ
る。
次の第３式は、VBE1−VBE2の影響を打消す
ためのオフセツトの変換を行つたものである。
ためのオフセツトの変換を行つたものである。
（VBE1−VBE2）×Ｃ＝IR×T0 …(3)
ただしT0は、VRが0Vのときのスタート信号
２１の立上がりからストツプ信号２３の立下がり
までの時間である。
２１の立上がりからストツプ信号２３の立下がり
までの時間である。
以上の第１式〜第３式から第４式を得ることが
できる。
できる。
VIN／VR＝Tx−T0／TR−T0 …(4)
第３図は、前記入力電圧VINとコンデンサ７
の充電電位VCとの関係を示すグラフである。ラ
イン３１で示す直線は、次の第５式を表すもので
ある。
の充電電位VCとの関係を示すグラフである。ラ
イン３１で示す直線は、次の第５式を表すもので
ある。
VC＝VIN＋VBE1 …(5)
ライン３１上の点３２は基準電位VBE２のレ
ベルであつて、入力電圧VINが該基準電位VBE
２未満ではアナログ／デジタル変換が不可能であ
り、該基準電位VBE２以上で変換が可能である
ことを表す。
ベルであつて、入力電圧VINが該基準電位VBE
２未満ではアナログ／デジタル変換が不可能であ
り、該基準電位VBE２以上で変換が可能である
ことを表す。
したがつて、入力電圧VINが基準電位VBE２
未満では、第４図に示すようにストツプ信号２３
はローレベルのままとなり、処理回路１５は、計
測した前記時間Txから入力アナログ信号のデジ
タル変換データを得るなどの次の処理に移ること
ができなくなる。
未満では、第４図に示すようにストツプ信号２３
はローレベルのままとなり、処理回路１５は、計
測した前記時間Txから入力アナログ信号のデジ
タル変換データを得るなどの次の処理に移ること
ができなくなる。
目 的
本発明の目的は、アナログ入力電圧が比較的低
い電位であつても、変換を実行することができる
アナログ／デジタル変換方法を提供することであ
る。
い電位であつても、変換を実行することができる
アナログ／デジタル変換方法を提供することであ
る。
発明の構成
本発明は、複数のアナログ入力信号から１つの
アナログ入力信号を選択し、変換の開始を示す開
始信号が第１のレベルＨから第２のレベルＬとな
ると入力アナログ信号の積分を行い、前記開始信
号が第２のレベルＬから第１のレベルＨに復帰す
ると定電流で放電を開始して電圧のスロープを作
成し、該スロープの電圧レベルが基準レベルに達
したとき、比較手段の出力が変換中を示す第１の
レベルＨから変換終了を示す第２のレベルＬに変
化するようにし、該比較手段の出力変化後に次の
処理に移行するようにしたアナログ／デジタル変
換方法において、 変換終了信号は前記開始信号が第１のレベルＨ
から第２のレベルＬになるとき出力変化を呈し、
また前記開始信号と比較手段の出力とに基づき、
前記比較手段の出力が前記変換中を示す第１のレ
ベルＨにある状態で、前記開始信号が第２のレベ
ルＬから第１のレベルＨに復帰したとき、前記比
較手段の出力変化と同期して出力変化を呈するよ
うに、あるいは前記比較手段の出力が変換終了を
示す第２のレベルＬにある状態で前記開始信号が
第２のレベルＬから第１のレベルＨに復帰したと
き、前記開始信号と同期して出力変化を呈するよ
うにして、１つのアナログ入力信号がデジタル信
号に変換されたことを示す前記変換終了信号を作
成し、該変換終了信号に応答して次の処理に移行
するようにしたことを特徴とするアナログ／デジ
タル変換方法である。
アナログ入力信号を選択し、変換の開始を示す開
始信号が第１のレベルＨから第２のレベルＬとな
ると入力アナログ信号の積分を行い、前記開始信
号が第２のレベルＬから第１のレベルＨに復帰す
ると定電流で放電を開始して電圧のスロープを作
成し、該スロープの電圧レベルが基準レベルに達
したとき、比較手段の出力が変換中を示す第１の
レベルＨから変換終了を示す第２のレベルＬに変
化するようにし、該比較手段の出力変化後に次の
処理に移行するようにしたアナログ／デジタル変
換方法において、 変換終了信号は前記開始信号が第１のレベルＨ
から第２のレベルＬになるとき出力変化を呈し、
また前記開始信号と比較手段の出力とに基づき、
前記比較手段の出力が前記変換中を示す第１のレ
ベルＨにある状態で、前記開始信号が第２のレベ
ルＬから第１のレベルＨに復帰したとき、前記比
較手段の出力変化と同期して出力変化を呈するよ
うに、あるいは前記比較手段の出力が変換終了を
示す第２のレベルＬにある状態で前記開始信号が
第２のレベルＬから第１のレベルＨに復帰したと
き、前記開始信号と同期して出力変化を呈するよ
うにして、１つのアナログ入力信号がデジタル信
号に変換されたことを示す前記変換終了信号を作
成し、該変換終了信号に応答して次の処理に移行
するようにしたことを特徴とするアナログ／デジ
タル変換方法である。
また本発明は、複数のアナログ入力信号から１
つのアナログ入力信号を選択し、変換の開始を示
す開始信号が第１のレベルＨから第２のレベルＬ
となると放電を行い、前記開始信号が第２のレベ
ルＬから第１のレベルＨに復帰すると定電流で充
電を開始して電圧のスロープを作成し、該スロー
プの電圧レベルが入力アナログ信号の電圧レベル
に達したとき、比較手段の出力が変換中を示す第
１のレベルＨから変換終了を示す第２のレベルＬ
に変化するようにし、該比較手段の出力変化後に
次の処理に移行するようにしたアナログ／デジタ
ル変換方法において、 変換終了信号は前記開始信号が第１のレベルＨ
から第２のレベルＬになるとき出力変化を呈し、
また前記開始信号と比較手段の出力とに基づき、
前記比較手段の出力が前記変換中を示す第１のレ
ベルＨにある状態で、前記開始信号が第２のレベ
ルＬから第１のレベルＨに復帰したとき、前記比
較手段の出力変化と同期して出力変化を呈するよ
うに、あるいは前記比較手段の出力が変換終了を
示す第２のレベルＬにある状態で前記開始信号が
第２のレベルＬから第１のレベルＨに復帰したと
き、前記開始信号と同期して出力変化を呈するよ
うにして、１つのアナログ入力信号がデジタル信
号に変換されたことを示す前記変換終了信号を作
成し、該変換終了信号に応答して次の処理に移行
するようにしたことを特徴とするアナログ／デジ
タル変換方法である。
つのアナログ入力信号を選択し、変換の開始を示
す開始信号が第１のレベルＨから第２のレベルＬ
となると放電を行い、前記開始信号が第２のレベ
ルＬから第１のレベルＨに復帰すると定電流で充
電を開始して電圧のスロープを作成し、該スロー
プの電圧レベルが入力アナログ信号の電圧レベル
に達したとき、比較手段の出力が変換中を示す第
１のレベルＨから変換終了を示す第２のレベルＬ
に変化するようにし、該比較手段の出力変化後に
次の処理に移行するようにしたアナログ／デジタ
ル変換方法において、 変換終了信号は前記開始信号が第１のレベルＨ
から第２のレベルＬになるとき出力変化を呈し、
また前記開始信号と比較手段の出力とに基づき、
前記比較手段の出力が前記変換中を示す第１のレ
ベルＨにある状態で、前記開始信号が第２のレベ
ルＬから第１のレベルＨに復帰したとき、前記比
較手段の出力変化と同期して出力変化を呈するよ
うに、あるいは前記比較手段の出力が変換終了を
示す第２のレベルＬにある状態で前記開始信号が
第２のレベルＬから第１のレベルＨに復帰したと
き、前記開始信号と同期して出力変化を呈するよ
うにして、１つのアナログ入力信号がデジタル信
号に変換されたことを示す前記変換終了信号を作
成し、該変換終了信号に応答して次の処理に移行
するようにしたことを特徴とするアナログ／デジ
タル変換方法である。
好ましい実施態様では、前記変換終了信号が遅
延手段によつて予め設定された時間遅れて作成さ
れ、次のアナログ／デジタル変換動作に移ること
ができることを特徴とする。
延手段によつて予め設定された時間遅れて作成さ
れ、次のアナログ／デジタル変換動作に移ること
ができることを特徴とする。
実施例
第５図は、本発明の一実施例の電気回路図であ
る。マルチプレクサ５１の入力端子５１ａ〜５１
ｄには、それぞれアナログ入力電圧が与えられ
る。また、端子５０には電圧VRが与えられ、端
子５２は接地されている。このマルチプレクサ５
１の出力端子５３は、バイアス電源５４の負極に
接続される。前記バイアス電源５４の正極は、バ
ツフアゲート５５を介してスイツチ５６の一方端
に接続される。比較器５７の非反転入力端子は、
前記スイツチ５６の他方端に接続されるととも
に、定電流回路５８を介して接地され、またコン
デンサ５９を介して接地される。比較器５７の出
力端子は、NOTゲート６０を介してANDゲート
６１の入力端子ｂに接続される。ANDゲート６
１の出力端子ｃは、ライン６２を介して処理回路
６３に接続される。
る。マルチプレクサ５１の入力端子５１ａ〜５１
ｄには、それぞれアナログ入力電圧が与えられ
る。また、端子５０には電圧VRが与えられ、端
子５２は接地されている。このマルチプレクサ５
１の出力端子５３は、バイアス電源５４の負極に
接続される。前記バイアス電源５４の正極は、バ
ツフアゲート５５を介してスイツチ５６の一方端
に接続される。比較器５７の非反転入力端子は、
前記スイツチ５６の他方端に接続されるととも
に、定電流回路５８を介して接地され、またコン
デンサ５９を介して接地される。比較器５７の出
力端子は、NOTゲート６０を介してANDゲート
６１の入力端子ｂに接続される。ANDゲート６
１の出力端子ｃは、ライン６２を介して処理回路
６３に接続される。
処理回路６３は、ライン６４を介してANDゲ
ート６１の入力端子ａにスタート信号を出力し、
また前記ライン６４に伝送されるスタート信号に
よつて前記スイツチ５６が導通／遮断動作を行
う。前記スタート信号は、アナログ／デジタル変
換動作を開始させる信号であつて、該スタート信
号は第２のレベルであるローレベルであるとき、
前記スイツチ５６は導通する。
ート６１の入力端子ａにスタート信号を出力し、
また前記ライン６４に伝送されるスタート信号に
よつて前記スイツチ５６が導通／遮断動作を行
う。前記スタート信号は、アナログ／デジタル変
換動作を開始させる信号であつて、該スタート信
号は第２のレベルであるローレベルであるとき、
前記スイツチ５６は導通する。
処理回路６３はまた、ライン６５を介して、マ
ルチプレクサ５１に与えらた入力信号を選択する
ためのチヤネル指定信号を、デコーダ回路６６に
送出する。デコーダ回路６６による前記チヤネル
指定信号のデコード出力は、バスライン６７を介
して前記マルチプレクサ５１に与えられる。
ルチプレクサ５１に与えらた入力信号を選択する
ためのチヤネル指定信号を、デコーダ回路６６に
送出する。デコーダ回路６６による前記チヤネル
指定信号のデコード出力は、バスライン６７を介
して前記マルチプレクサ５１に与えられる。
第６図は、マルチプレクサ５１に与えられた入
力電圧が正電圧のときのタイミングチヤートであ
る。第６図１に示すスタート信号６４ａが立下が
ると、スイツチ５６が導通してコンデンサ５９は
充電され、その電位が第６図２で示すライン５９
ａのように上昇し、これによつて比較器５７の反
転入力端子に与えられる基準電位VBE２を超え
る。またスタート信号６４ａの立下がり時点で、
ANDゲート６１の入力端子ｂがローレベルとな
るので、該ANDゲート６１からのストツプ信号
６２ａがハイレベルからローレベルになる。第６
図３に示すストツプ１信号５７ａは、コンデンサ
５９の電位が基準電位VBE２を超えた時点で、
第２のレベルであるローレベルから第１のレベル
であるハイレベルになる。
力電圧が正電圧のときのタイミングチヤートであ
る。第６図１に示すスタート信号６４ａが立下が
ると、スイツチ５６が導通してコンデンサ５９は
充電され、その電位が第６図２で示すライン５９
ａのように上昇し、これによつて比較器５７の反
転入力端子に与えられる基準電位VBE２を超え
る。またスタート信号６４ａの立下がり時点で、
ANDゲート６１の入力端子ｂがローレベルとな
るので、該ANDゲート６１からのストツプ信号
６２ａがハイレベルからローレベルになる。第６
図３に示すストツプ１信号５７ａは、コンデンサ
５９の電位が基準電位VBE２を超えた時点で、
第２のレベルであるローレベルから第１のレベル
であるハイレベルになる。
前記スタート信号６４ａがローレベルから第１
のレベルであるハイレベルに復帰すると、スイツ
チ５６が遮断して、コンデンサ５９の充電電位
は、ライン５９ａに示すように下降し、基準電位
VBE２以下になると、前記ストツプ１信号５７
ａは変換中を示すハイレベルから変換終了を示す
ローレベルになる。また、このときストツプ信号
６２ａもローレベルからハイレベルになる。この
ストツプ信号６２ａに応答して、処理回路６３
は、前記スタート信号の立上がりからストツプ信
号の立上がりまでの所要時間に基づいて、入力ア
ナログ信号に対応したデジタルデータを演算して
求めるなどの次の処理動作に移る。このようなア
ナログ／デジタル変換動作が入力端子５１ａ〜５
１ｄへの各入力に対して順次的に行われる。
のレベルであるハイレベルに復帰すると、スイツ
チ５６が遮断して、コンデンサ５９の充電電位
は、ライン５９ａに示すように下降し、基準電位
VBE２以下になると、前記ストツプ１信号５７
ａは変換中を示すハイレベルから変換終了を示す
ローレベルになる。また、このときストツプ信号
６２ａもローレベルからハイレベルになる。この
ストツプ信号６２ａに応答して、処理回路６３
は、前記スタート信号の立上がりからストツプ信
号の立上がりまでの所要時間に基づいて、入力ア
ナログ信号に対応したデジタルデータを演算して
求めるなどの次の処理動作に移る。このようなア
ナログ／デジタル変換動作が入力端子５１ａ〜５
１ｄへの各入力に対して順次的に行われる。
第７図は、マルチプレクサ５１に与えられる入
力電圧が基準電位VBE２より低い負電圧のとき
のタイミングチヤートである。この場合、スター
ト信号６４ａが立下がると、コンデンサ５９の電
位は、第７図２のライン５９ａに示すように上昇
するけれども、基準電位VBE２に達することは
できない。これによつて、ストツプ１信号５７ａ
は、ローレベルのまま、すなわち変換終了状態を
示すレベルのままとなり、ANDゲート６１の入
力端子ｂはハイレベルのままとなる。しかしなが
らスタート信号６４ａが立上がると、ストツプ信
号６２ａは第７図４に示すようにライン６２に送
出され、処理回路６３を次の処理動作に移すこと
ができる。
力電圧が基準電位VBE２より低い負電圧のとき
のタイミングチヤートである。この場合、スター
ト信号６４ａが立下がると、コンデンサ５９の電
位は、第７図２のライン５９ａに示すように上昇
するけれども、基準電位VBE２に達することは
できない。これによつて、ストツプ１信号５７ａ
は、ローレベルのまま、すなわち変換終了状態を
示すレベルのままとなり、ANDゲート６１の入
力端子ｂはハイレベルのままとなる。しかしなが
らスタート信号６４ａが立上がると、ストツプ信
号６２ａは第７図４に示すようにライン６２に送
出され、処理回路６３を次の処理動作に移すこと
ができる。
第８図は、本発明の他の実施例の電気回路図で
ある。マルチプレクサ８１において、端子８０に
は電圧VRが与えられ、端子８１ａ〜８１ｄには
アナログ入力信号が与えられ、端子８２は接地さ
れる。またマルチプレクサ８１の出力端子８３
は、バイアス電源８４の負極に接続される。この
バイアス電源８４の正極は、バツフアゲート８５
を介してスイツチ８６の一端に接続される。比較
器８７の非反転入力端子は、前記スイツチ８６の
他端に接続されるとともに、定電流回路８８を介
して接地され、またコンデンサ８９を介して接地
される。比較器８７の反転入力端子は、基準電圧
源９０の正極に接続される。比較器８７の出力端
子は、NOTゲート９１を介してANDゲート９２
の入力端子ｂに接続される。ANDゲート９２の
出力端子ｃは、遅延回路９３およびライン９４を
介して処理回路９５に接続される。
ある。マルチプレクサ８１において、端子８０に
は電圧VRが与えられ、端子８１ａ〜８１ｄには
アナログ入力信号が与えられ、端子８２は接地さ
れる。またマルチプレクサ８１の出力端子８３
は、バイアス電源８４の負極に接続される。この
バイアス電源８４の正極は、バツフアゲート８５
を介してスイツチ８６の一端に接続される。比較
器８７の非反転入力端子は、前記スイツチ８６の
他端に接続されるとともに、定電流回路８８を介
して接地され、またコンデンサ８９を介して接地
される。比較器８７の反転入力端子は、基準電圧
源９０の正極に接続される。比較器８７の出力端
子は、NOTゲート９１を介してANDゲート９２
の入力端子ｂに接続される。ANDゲート９２の
出力端子ｃは、遅延回路９３およびライン９４を
介して処理回路９５に接続される。
処理回路９５からは、ライン９６を介して、チ
ヤネル指定信号がデコーダ回路９７に与えられ
る。前記デコーダ回路９７は、バスライン９８を
介してマルチプレクサ８１に接続される。また、
処理回路９５は、ライン９９を介してANDゲー
ト９２の入力端子ａにスタート信号を出力し、さ
らにまたこのスタート信号は、ローレベルのとき
スイツチ８６を導通させる。
ヤネル指定信号がデコーダ回路９７に与えられ
る。前記デコーダ回路９７は、バスライン９８を
介してマルチプレクサ８１に接続される。また、
処理回路９５は、ライン９９を介してANDゲー
ト９２の入力端子ａにスタート信号を出力し、さ
らにまたこのスタート信号は、ローレベルのとき
スイツチ８６を導通させる。
第９図は、マルチプレクサ８１に与えられた入
力電圧が基準電圧VBE２より高いときの動作を
説明するためのタイミングチヤートである。第９
図１に示すスタート信号９９ａが処理回路９５か
ら送出され、そのスタート信号９９ａの立下がり
でコンデンサ８９の電位は第９図２のライン８９
ａで示されるように上昇を開始する。このライン
８９ａが基準電位VBE２を超えると、第９図３
に示す比較器８７からのストツプ１信号８７ａが
ローレベルからハイレベルになる。次にストツプ
１信号８７ａよりも遅延回路９３によつて時間Ｗ
だけ遅れて、第９図４に示すストツプ信号９４ａ
がハイレベルからローレベルになる。
力電圧が基準電圧VBE２より高いときの動作を
説明するためのタイミングチヤートである。第９
図１に示すスタート信号９９ａが処理回路９５か
ら送出され、そのスタート信号９９ａの立下がり
でコンデンサ８９の電位は第９図２のライン８９
ａで示されるように上昇を開始する。このライン
８９ａが基準電位VBE２を超えると、第９図３
に示す比較器８７からのストツプ１信号８７ａが
ローレベルからハイレベルになる。次にストツプ
１信号８７ａよりも遅延回路９３によつて時間Ｗ
だけ遅れて、第９図４に示すストツプ信号９４ａ
がハイレベルからローレベルになる。
前記スタート信号９９ａがローレベルからハイ
レベルに復帰すると、ライン８９ａで示すコンデ
ンサ８９の電位は下降し、基準電位VBE２に達
するとストツプ１信号８７ａはハイレベルからロ
ーレベルになる。ストツプ信号９４ａは、前記ス
トツプ１信号８７ａよりも前記時間Ｗだけ遅れて
ローレベルからハイレベルになる。このストツプ
信号９４ａによつて、処理回路９５は次の処理動
作に移ることができる。
レベルに復帰すると、ライン８９ａで示すコンデ
ンサ８９の電位は下降し、基準電位VBE２に達
するとストツプ１信号８７ａはハイレベルからロ
ーレベルになる。ストツプ信号９４ａは、前記ス
トツプ１信号８７ａよりも前記時間Ｗだけ遅れて
ローレベルからハイレベルになる。このストツプ
信号９４ａによつて、処理回路９５は次の処理動
作に移ることができる。
第１０図は、マルチプレクサ８１に与えられた
入力電圧が基準電位VBE２より低い負電圧であ
るときの動作を説明するためのタイミングチヤー
トである。スタート信号９９ａの立下がりで、ラ
イン８９ａで示すコンデンサ８９の電位は上昇す
るけれども、該電位は前記基準電位VBE２に到
達することができない。したがつてストツプ１信
号８７ａは、ローレベルのまま、すなわち変換終
了状態を示すレベルのままである。一方、ストツ
プ信号９４ａは、スタート信号９９ａの立下がり
よりも前記時間Ｗだけ遅れて、ハイレベルからロ
ーレベルになる。またスタート信号９９ａの立上
がりよりも時間Ｗだけ遅れてストツプ信号９４ａ
がローレベルからハイレベルになる。
入力電圧が基準電位VBE２より低い負電圧であ
るときの動作を説明するためのタイミングチヤー
トである。スタート信号９９ａの立下がりで、ラ
イン８９ａで示すコンデンサ８９の電位は上昇す
るけれども、該電位は前記基準電位VBE２に到
達することができない。したがつてストツプ１信
号８７ａは、ローレベルのまま、すなわち変換終
了状態を示すレベルのままである。一方、ストツ
プ信号９４ａは、スタート信号９９ａの立下がり
よりも前記時間Ｗだけ遅れて、ハイレベルからロ
ーレベルになる。またスタート信号９９ａの立上
がりよりも時間Ｗだけ遅れてストツプ信号９４ａ
がローレベルからハイレベルになる。
一方、処理回路９５は、第９図において参照符
Ｔ１で示すスタート信号の立上がりからストツプ
信号の立上がりまでの時間をカウントし、そのカ
ウント値から入力アナログ信号に対応したデジタ
ル変換データを求める。
Ｔ１で示すスタート信号の立上がりからストツプ
信号の立上がりまでの時間をカウントし、そのカ
ウント値から入力アナログ信号に対応したデジタ
ル変換データを求める。
このような動作にあたつて、前記スタート信号
の立上がりタイミングはいわゆるソフト処理よつ
て発生され、これに対してストツプ信号は比較器
８７やANDゲート９２などのハードウエアによ
つて作成される。このため、前記第７図で示すよ
うに入力アナログ信号が負電圧であるときには、
遅延回路９３を設けていないと、スタート信号の
立上がりと同時にストツプ信号も立上がつてしま
う。このため、ソフト処理によつて発生したスタ
ート信号の立上がりタイミングを読込んだ時点が
ストツプ信号の立上がりタイミングよりも遅れる
おそれがある。
の立上がりタイミングはいわゆるソフト処理よつ
て発生され、これに対してストツプ信号は比較器
８７やANDゲート９２などのハードウエアによ
つて作成される。このため、前記第７図で示すよ
うに入力アナログ信号が負電圧であるときには、
遅延回路９３を設けていないと、スタート信号の
立上がりと同時にストツプ信号も立上がつてしま
う。このため、ソフト処理によつて発生したスタ
ート信号の立上がりタイミングを読込んだ時点が
ストツプ信号の立上がりタイミングよりも遅れる
おそれがある。
このような場合には、前記時間Ｔ１をカウント
するためのカウンタのカウント値が非常に大きな
値となつてエラーが発生してしまう。したがつて
このような不具合を防止するために上述のように
カウント値が異常である場合には、そのカウント
値を零にリセツトするような処理が必要となる。
するためのカウンタのカウント値が非常に大きな
値となつてエラーが発生してしまう。したがつて
このような不具合を防止するために上述のように
カウント値が異常である場合には、そのカウント
値を零にリセツトするような処理が必要となる。
これに対して、前記遅延回路９３を設けること
によつて、ストツプ信号は常にスタート信号より
も少なくとも前記時間Ｗだけ遅れて立上がるの
で、処理回路９５内のソフトウエアの負担を軽減
して、カウントエラーを確実に防止することがで
きる。
によつて、ストツプ信号は常にスタート信号より
も少なくとも前記時間Ｗだけ遅れて立上がるの
で、処理回路９５内のソフトウエアの負担を軽減
して、カウントエラーを確実に防止することがで
きる。
第１１図は、本発明のさらに他の実施例であつ
て、特に定電流でコンデンサ１１６に充電する場
合の実施例の電気回路図である。マルチプレクサ
１１１の端子Ａ１〜Aiには、アナログ入力信号
が与えられる。マルチプレクサ１１１の出力端子
１１２はバイアス電源１１３の負極に接続され、
該バイアス電源１１３の正極は比較器１１４の非
反転入力端子に接続される。比較器１１４の反転
入力端子は、ライン１１７を介して定電流回路１
１５、コンデンサ１１６の一端およびスイツチ１
１８の一端に接続される。コンデンサ１１６の他
端およびスイツチ１１８の他端は、接地される。
比較器１１４の出力端子は、NOTゲート１１９
を介してANDゲート１２０の入力端子ａに接続
される。ANDゲート１２０の入力端子ｂには、
処理回路１２２からのスタート信号がライン１２
１を介して与えられる。また、前記スタート信号
はスイツチ１１８を駆動し、該スタート信号がロ
ーレベルのときにはスイツチ１１８は導通する。
ANDゲート１２０の出力端子ｃからは、遅延回
路１２３およびライン１２４を介してストツプ信
号が送出され、該ストツプ信号は処理回路１２２
に与えられる。処理回路１２２からは、ライン１
２５を介して、マルチプレクサ１１１にチヤネル
指定信号が与えられる。
て、特に定電流でコンデンサ１１６に充電する場
合の実施例の電気回路図である。マルチプレクサ
１１１の端子Ａ１〜Aiには、アナログ入力信号
が与えられる。マルチプレクサ１１１の出力端子
１１２はバイアス電源１１３の負極に接続され、
該バイアス電源１１３の正極は比較器１１４の非
反転入力端子に接続される。比較器１１４の反転
入力端子は、ライン１１７を介して定電流回路１
１５、コンデンサ１１６の一端およびスイツチ１
１８の一端に接続される。コンデンサ１１６の他
端およびスイツチ１１８の他端は、接地される。
比較器１１４の出力端子は、NOTゲート１１９
を介してANDゲート１２０の入力端子ａに接続
される。ANDゲート１２０の入力端子ｂには、
処理回路１２２からのスタート信号がライン１２
１を介して与えられる。また、前記スタート信号
はスイツチ１１８を駆動し、該スタート信号がロ
ーレベルのときにはスイツチ１１８は導通する。
ANDゲート１２０の出力端子ｃからは、遅延回
路１２３およびライン１２４を介してストツプ信
号が送出され、該ストツプ信号は処理回路１２２
に与えられる。処理回路１２２からは、ライン１
２５を介して、マルチプレクサ１１１にチヤネル
指定信号が与えられる。
第１２図は、マルチプレクサ１１１に与えられ
る入力電圧が第１１図の比較器１１４の動作可能
レベルにあるときのタイミングチヤートである。
スタート信号１２１ａの立下がりで、コンデンサ
１１６の電位は第１２図２にライン１１６ａで示
すようにハイレベルからローレベルになる。比較
器１１４では、非反転入力端子に与えられた第１
２図３に示す信号１１３ａと、反転入力端子に与
えられたライン１１６ａで示す電位とによつて、
レベル比較を行う。比較器１１４からは、第１２
図４に示すストツプ１信号１１４ａが送出され
る。遅延回路１２３からは、ライン１２４を介し
て、前記ストツプ１信号１１４ａから時間Ｗだけ
ずれて、第１２図５に示すストツプ信号１２４ａ
が処理回路１２２に与えられる。
る入力電圧が第１１図の比較器１１４の動作可能
レベルにあるときのタイミングチヤートである。
スタート信号１２１ａの立下がりで、コンデンサ
１１６の電位は第１２図２にライン１１６ａで示
すようにハイレベルからローレベルになる。比較
器１１４では、非反転入力端子に与えられた第１
２図３に示す信号１１３ａと、反転入力端子に与
えられたライン１１６ａで示す電位とによつて、
レベル比較を行う。比較器１１４からは、第１２
図４に示すストツプ１信号１１４ａが送出され
る。遅延回路１２３からは、ライン１２４を介し
て、前記ストツプ１信号１１４ａから時間Ｗだけ
ずれて、第１２図５に示すストツプ信号１２４ａ
が処理回路１２２に与えられる。
第１３図は、マルチプレクサ１１２に与えられ
る入力電圧が比較器１１４の反転入力端子に与え
られる基準電位VBE２よりも低いときの動作を
説明するためのタイミングチヤートである。比較
器１１４では、第１３図２に示すライン１１６ａ
の電位で信号１１３ａをレベル弁別する。この場
合、信号１１３ａのレベルはライン１１６ａで示
す電位より低いので、比較器１１４の出力のスト
ツプ１信号１１４ａは、変換終了状態を示すロー
レベルのままとなる。ストツプ１信号１１４ａが
このようにローレベルのままであつても、ライン
１２４には、スタート信号１２１ａの立上がりか
ら時間Ｗだけ遅れて、第１３図４に示すストツプ
信号１２４ａが送出される。
る入力電圧が比較器１１４の反転入力端子に与え
られる基準電位VBE２よりも低いときの動作を
説明するためのタイミングチヤートである。比較
器１１４では、第１３図２に示すライン１１６ａ
の電位で信号１１３ａをレベル弁別する。この場
合、信号１１３ａのレベルはライン１１６ａで示
す電位より低いので、比較器１１４の出力のスト
ツプ１信号１１４ａは、変換終了状態を示すロー
レベルのままとなる。ストツプ１信号１１４ａが
このようにローレベルのままであつても、ライン
１２４には、スタート信号１２１ａの立上がりか
ら時間Ｗだけ遅れて、第１３図４に示すストツプ
信号１２４ａが送出される。
これによつて、処理回路１２２は次の処理動作
に移ることができる。したがつて処理回路１２２
からライン１２５を介してマルチプレクサ１１１
に与えられるチヤネル指定信号によつて選択され
た入力電圧は、順次デジタル電圧に変換される。
に移ることができる。したがつて処理回路１２２
からライン１２５を介してマルチプレクサ１１１
に与えられるチヤネル指定信号によつて選択され
た入力電圧は、順次デジタル電圧に変換される。
効 果
以上のように本発明によれば、開始信号と比較
手段の出力とに基づき、該比較手段の出力が変換
中を示す第１のレベルにある状態で前記開始信号
が第２のレベルから第１のレベルに復帰したと
き、前記比較手段の出力変化と同期して出力変化
を呈するように、あるいは比較手段の出力が変換
終了を示す第２のレベルにある状態で前記開始信
号が第２のレベルから第１のレベルに復帰したと
き、該開始信号と同期して出力変化を呈する論理
によつて、１つのアナログ入力信号がデジタル信
号に変換されたことを示す変換終了信号を作成
し、該変換終了信号によつて次の処理に移行させ
るようにしたので、異常状態を常に判断しつつ、
異常時は応答遅れなく、直ちに、かつ確実にアナ
ログ／デジタル変換終了信号を発生させることが
でき、次の処理に直ちに移行することができる。
手段の出力とに基づき、該比較手段の出力が変換
中を示す第１のレベルにある状態で前記開始信号
が第２のレベルから第１のレベルに復帰したと
き、前記比較手段の出力変化と同期して出力変化
を呈するように、あるいは比較手段の出力が変換
終了を示す第２のレベルにある状態で前記開始信
号が第２のレベルから第１のレベルに復帰したと
き、該開始信号と同期して出力変化を呈する論理
によつて、１つのアナログ入力信号がデジタル信
号に変換されたことを示す変換終了信号を作成
し、該変換終了信号によつて次の処理に移行させ
るようにしたので、異常状態を常に判断しつつ、
異常時は応答遅れなく、直ちに、かつ確実にアナ
ログ／デジタル変換終了信号を発生させることが
でき、次の処理に直ちに移行することができる。
また、正常時は、当然、アナログ／デジタル変
換が終了すると変換終了信号が発生し、次の処理
に移行することができる。
換が終了すると変換終了信号が発生し、次の処理
に移行することができる。
第１図は典型的な従来技術のアナログ／デジタ
ル変換方法を用いる構成の電気回路図、第２図は
第１図の回路の動作を説明するための波形図、第
３図は第１図の回路の動作を説明するための図、
第４図は第１図の回路が動作しないときのタイミ
ングチヤート、第５図は本発明の１実施例の電気
回路図、第６図および第７図は第５図の回路の動
作を説明するためのタイミングチヤート、第８図
は本発明の他の実施例の電気回路図、第９図およ
び第１０図は第８図の回路の動作を説明するため
のタイミングチヤート、第１１図は本発明のさら
に他の実施例の電気回路図、第１２図および第１
３図は第１１図の回路の動作を説明するためのタ
イミングチヤートである。 ５１，８１，１１１…マルチプレクサ、５４，
８４，１１３…バイアス電源、５５，８５…バツ
フアゲート、５６，８６，１１８…スイツチ、５
７，８７，１１４…比較器、５８，８８，１１５
…定電流回路、５９，８９，１１６…コンデン
サ、６０，９１，１１９…NOTゲート、６１，
９２，１２０…ANDゲート、６３，９５，１２
２…処理回路、６６，９７…デコーダ回路、６
８，９０…基準電圧源、９３，１２３…遅延回
路。
ル変換方法を用いる構成の電気回路図、第２図は
第１図の回路の動作を説明するための波形図、第
３図は第１図の回路の動作を説明するための図、
第４図は第１図の回路が動作しないときのタイミ
ングチヤート、第５図は本発明の１実施例の電気
回路図、第６図および第７図は第５図の回路の動
作を説明するためのタイミングチヤート、第８図
は本発明の他の実施例の電気回路図、第９図およ
び第１０図は第８図の回路の動作を説明するため
のタイミングチヤート、第１１図は本発明のさら
に他の実施例の電気回路図、第１２図および第１
３図は第１１図の回路の動作を説明するためのタ
イミングチヤートである。 ５１，８１，１１１…マルチプレクサ、５４，
８４，１１３…バイアス電源、５５，８５…バツ
フアゲート、５６，８６，１１８…スイツチ、５
７，８７，１１４…比較器、５８，８８，１１５
…定電流回路、５９，８９，１１６…コンデン
サ、６０，９１，１１９…NOTゲート、６１，
９２，１２０…ANDゲート、６３，９５，１２
２…処理回路、６６，９７…デコーダ回路、６
８，９０…基準電圧源、９３，１２３…遅延回
路。
Claims (1)
- 【特許請求の範囲】 １ 複数のアナログ入力信号から１つのアナログ
入力信号を選択し、変換の開始を示す開始信号が
第１のレベルＨから第２のレベルＬとなると入力
アナログ信号の積分を行い、前記開始信号が第２
のレベルＬから第１のレベルＨに復帰すると定電
流で放電を開始して電圧のスロープを作成し、該
スロープの電圧レベルが基準レベルに達したと
き、比較手段の出力が変換中を示す第１のレベル
Ｈから変換終了を示す第２のレベルＬに変化する
ようにし、該比較手段の出力変化後に次の処理に
移行するようにしたアナログ／デジタル変換方法
において、 変換終了信号は前記開始信号が第１のレベルＨ
から第２のレベルＬになるとき出力変化を呈し、
また前記開始信号と比較手段の出力とに基づき、
前記比較手段の出力が前記変換中を示す第１のレ
ベルＨにある状態で、前記開始信号が第２のレベ
ルＬから第１のレベルＨに復帰したとき、前記比
較手段の出力変化と同期して出力変化を呈するよ
うに、あるいは前記比較手段の出力が変換終了を
示す第２のレベルＬにある状態で前記開始信号が
第２のレベルＬから第１のレベルＨに復帰したと
き、前記開始信号と同期して出力変化を呈するよ
うにして、１つのアナログ入力信号がデジタル信
号に変換されたことを示す前記変換終了信号を作
成し、該変換終了信号に応答して次の処理に移行
するようにしたことを特徴とするアナログ／デジ
タル変換方法。 ２ 複数のアナログ入力信号から１つのアナログ
入力信号を選択し、変換の開始を示す開始信号が
第１のレベルＨから第２のレベルＬとなると放電
を行い、前記開始信号が第２のレベルＬから第１
のレベルＨに復帰すると定電流で充電を開始して
電圧のスロープを作成し、該スロープの電圧レベ
ルが入力アナログ信号の電圧レベルに達したと
き、比較手段の出力が変換中を示す第１のレベル
Ｈから変換終了を示す第２のレベルＬに変化する
ようにし、該比較手段の出力変化後に次の処理に
移行するようにしたアナログ／デジタル変換方法
において、 変換終了信号は前記開始信号が第１のレベルＨ
から第２のレベルＬになるとき出力変化を呈し、
また前記開始信号と比較手段の出力とに基づき、
前記比較手段の出力が前記変換中を示す第１のレ
ベルＨにある状態で、前記開始信号が第２のレベ
ルＬから第１のレベルＨに復帰したとき、前記比
較手段の出力変化と同期して出力変化を呈するよ
うに、あるいは前記比較手段の出力が変換終了を
示す第２のレベルＬにある状態で前記開始信号が
第２のレベルＬから第１のレベルＨに復帰したと
き、前記開始信号と同期して出力変化を呈するよ
うにして、１つのアナログ入力信号がデジタル信
号に変換されたことを示す前記変換終了信号を作
成し、該変換終了信号に応答して次の処理に移行
するようにしたことを特徴とするアナログ／デジ
タル変換方法。 ３ 前記変換終了信号が遅延手段によつて予め設
定された時間遅れて作成され、次のアナログ／デ
ジタル変換動作に移ることができることを特徴と
する特許請求の範囲第１項または第２項記載のア
ナログ／デジタル変換方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197354A JPS6089131A (ja) | 1983-10-20 | 1983-10-20 | アナログ／デジタル変換方法 |
| CA000465753A CA1234219A (en) | 1983-10-20 | 1984-10-18 | Method and apparatus for analog-to-digital conversion |
| US06/663,460 US4621255A (en) | 1983-10-20 | 1984-10-22 | Method and apparatus for analog-to-digital conversion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197354A JPS6089131A (ja) | 1983-10-20 | 1983-10-20 | アナログ／デジタル変換方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6089131A JPS6089131A (ja) | 1985-05-20 |
| JPH0542177B2 true JPH0542177B2 (ja) | 1993-06-25 |
Family
ID=16373086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58197354A Granted JPS6089131A (ja) | 1983-10-20 | 1983-10-20 | アナログ／デジタル変換方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4621255A (ja) |
| JP (1) | JPS6089131A (ja) |
| CA (1) | CA1234219A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748134A (en) * | 1996-03-01 | 1998-05-05 | Ericsson Inc. | Method and apparatus for converting an analog signal into digital format |
| US7659840B2 (en) * | 2008-02-15 | 2010-02-09 | Analog Devices, Inc. | Sigma-delta conversion circuit suitable for photocurrent measurement applications |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432255A (en) * | 1977-08-17 | 1979-03-09 | Toshiba Corp | Analog digital converter |
| JPS5564431A (en) * | 1978-11-08 | 1980-05-15 | Nec Corp | Digital multiple a-d converter circuit |
| JPS575426A (en) * | 1980-06-13 | 1982-01-12 | Advantest Corp | Multichannel analog-to-digital converter |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3368149A (en) * | 1965-06-04 | 1968-02-06 | Data Technology Corp | Digital voltmeter having a capacitor charged by an unknown voltage and discharged bya known voltage |
| US4024533A (en) * | 1975-07-10 | 1977-05-17 | Analogic Corporation | Ratiometric analog-to-digital converter |
| JPS5442969A (en) * | 1977-09-09 | 1979-04-05 | Nec Corp | Analog-digital converter |
| US4191942A (en) * | 1978-06-08 | 1980-03-04 | National Semiconductor Corporation | Single slope A/D converter with sample and hold |
| JPS566654A (en) * | 1979-06-26 | 1981-01-23 | Matsushita Electric Works Ltd | Rotor |
| JPS5622169A (en) * | 1979-07-31 | 1981-03-02 | Fujitsu Ltd | Control system of array processor |
-
1983
- 1983-10-20 JP JP58197354A patent/JPS6089131A/ja active Granted
-
1984
- 1984-10-18 CA CA000465753A patent/CA1234219A/en not_active Expired
- 1984-10-22 US US06/663,460 patent/US4621255A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432255A (en) * | 1977-08-17 | 1979-03-09 | Toshiba Corp | Analog digital converter |
| JPS5564431A (en) * | 1978-11-08 | 1980-05-15 | Nec Corp | Digital multiple a-d converter circuit |
| JPS575426A (en) * | 1980-06-13 | 1982-01-12 | Advantest Corp | Multichannel analog-to-digital converter |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1234219A (en) | 1988-03-15 |
| JPS6089131A (ja) | 1985-05-20 |
| US4621255A (en) | 1986-11-04 |
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| US4574271A (en) | Multi-slope analog-to-digital converter | |
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