JPH1094258A - インバータの並列制御装置 - Google Patents

Abstract

(57)【要約】 【課題】出力電流不平衡抑制制御機能を備えたインバー
タ並列制御装置の提供。 【解決手段】並列接続された複数のインバータの各出力
電流値の平均値から各自の出力電流値を減算した減算結
果を増幅する増幅器を設けて、前記増幅器の出力値が負
であれば当該インバータの正側スイッチング素子に印加
されるＰＷＭ制御信号のオンパルス幅を前記増幅器の出
力量に応じて短くするパルス幅補正回路と、前記増幅器
の出力値が正であれば当該インバータの負側スイッチン
グ素子に印加されるＰＷＭ制御信号のオンパルス幅を前
記増幅器の出力量に応じて短くするパルス幅補正回路と
を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、インバータの大容
量化を図るために出力電流不平衡抑制制御機能を設け
て、複数のインバータを並列に接続して運転するための
インバータの並列制御装置に関するものである。

【０００２】

【従来の技術】従来から採用されているインバータの並
列制御装置の構成図を図５に示す。これは、共通の入力
電源１に複数台のインバータ 101， 201，〜， n01（以
下、ｎは２以上の自然数）を接続し、各インバータの出
力をリアクトル 102， 202，〜， n02を介して並列接続
している。そして、並列接続された複数のインバータの
うちいづれか１台のインバータ、たとえばインバータ 1
01に、ＰＷＭ制御信号を生成するＰＷＭ制御信号発生器
５を設け、その出力であるＰＷＭ制御信号７及びＰＷＭ
制御信号８にて並列接続された各インバータの正側スイ
ッチング素子 151， 251，〜， n51及び負側スイッチン
グ素子 152， 252，〜， n52をそれぞれドライブし、イ
ンバータを並列運転するものであった。以上のような構
成とすることにより、スイッチング素子 151， 251，
〜， n51及びスイッチング素子 152， 252，〜， n52の
ターンオン時間、ターンオフ時間、オン抵抗値等の特性
バラツキに起因して発生する各インバータ間の出力電流
不平衡を出力リアクトル 102， 202，〜， n02にて抑制
し、インバータの出力容量をインバータの並列数倍にし
ようとするものである。

【０００３】

【発明が解決しようとする課題】出力リアクトルは当然
のことながらインダクタンス成分であるので、交流電流
に対してのみ不平衡を抑制する作用がある。しかし、電
動機駆動用のインバータの場合は低周波数の交流や直流
で運転する場合もあり、出力リアクトルのみで電流不平
衡を抑制するにはリアクトルが大形化するばかりか、特
に直流運転の場合は抑制作用はまったく働かず、各イン
バータの出力電流分担は大きくくずれ、並列インバータ
の出力容量が低下したり、場合によっては１台のインバ
ータに並列全負荷電流が流れインバータを破損させてし
まう恐れがあった。本発明は、以上の欠点を解決するた
めになされたものである。

【０００４】

【課題を解決するための手段】共通の入力電源１を持つ
複数台のインバータ 101， 201，〜， n01の出力をリア
クトル 102， 202，〜， n02を介して並列接続するイン
バータの並列制御装置において、前記インバータのそれ
ぞれに出力電流を検出するための変流器 111，211，
〜， n11を備え、前記インバータのうちいづれか１台の
インバータには、前記変流器の各出力電流値を全て加算
する加算器２と、基準となる電流指令値３から加算器の
加算結果を減算する減算器４と、減算器の減算結果によ
りＰＷＭ制御信号を生成するＰＷＭ制御信号発生器５
と、前記加算器の加算結果を全インバータ台数で除算す
る除算器６を備える。

【０００５】さらに、インバータのそれぞれに前記除算
器の除算結果からおのおのの変流器の出力電流値を減算
する減算器 121， 221，〜， n21と、減算器の減算結果
を増幅する増幅器 131， 231，〜， n31と、増幅器の出
力値の正負極性を判別し極性に応じて出力先を切り替え
る極性判別器 141， 241，〜， n41を備え、前記増幅器
の出力値が負であれば当該インバータの正側スイッチン
グ素子 151， 251，〜， n51に印加されるＰＷＭ制御信
号７のオンパルス幅を前記増幅器の出力量に応じて短く
するパルス幅補正回路 161， 261，〜， n61と、前記増
幅器の出力値が正であれば当該インバータの負側スイッ
チング素子 152， 252，〜， n52に印加されるＰＷＭ制
御信号８のオンパルス幅を前記増幅器の出力量に応じて
短くするパルス幅補正回路 162， 262，〜， n62を備え
る。本発明は、以上の構成からなるインバータの並列制
御装置である。

【０００６】また、パルス幅補正回路 161， 261，〜，
n61またはパルス幅補正回路 162，262，〜， n62はＰ
ＷＭ制御信号発生器５から出力されるＰＷＭ制御信号７
またはＰＷＭ制御信号８の一次遅れ信号を生成するため
の抵抗11とコンデンサ12の直列回路と、コンデンサの両
端電圧値と前記増幅器 131， 231，〜， n31の出力値と
を比較するコンパレータ13と、ＰＷＭ制御信号７または
ＰＷＭ制御信号８とコンパレータ出力との論理積を得る
論理回路14を備えて成る。

【０００７】本発明によるインバータの並列制御装置に
よれば、並列接続された複数のインバータ 101， 201，
〜， n01の各々において各インバータの出力電流平均値
から各自の出力電流値の偏差（不平衡電流値）を検出
し、この偏差（不平衡電流値）が零となるようにスイッ
チング素子 151， 251，〜， n51及びスイッチング素子
152， 252，〜， n52に印加されるＰＷＭ制御信号７及
びＰＷＭ制御信号８のオンパルス幅を短くする制御をパ
ルス幅補正回路 161， 261，〜， n61及びパルス幅補正
回路 162， 262，〜， n62にて自動的に行うので、各イ
ンバータの出力電流不平衡が抑制でき、出力リアクトル
の小形化が可能となり、さらに出力容量の低下も防げ
る。

【０００８】

【発明の実施の形態】以下、本発明の請求項１に関する
一実施例を図面を用いて詳述する。図１はインバータｎ
台を並列接続した本発明の適用例であり、その動作の詳
細を図４に示す並列数２の場合について説明する。図４
の如く、共通の入力電源１に２台のインバータ 101、 2
01を接続し、各インバータの出力をリアクトル 102、 2
02を介して並列接続し、２台のインバータ101、 201の
それぞれにインバータの出力電流を検出するための変流
器 111、 211を備え、並列接続された２台のインバータ
101、 201のうちいづれか１台のインバータ、たとえ
ば、インバータ 101側に、変流器 111、 211の各出力電
流値を加算し、合計出力電流値を出力する加算器２と、
基準となる電流指令値３から加算器２の加算結果である
合計出力電流値を減算し合計出力電流の偏差量を出力す
る減算器４と、減算器４の減算結果である合計出力電流
偏差量によりＰＷＭ制御信号を生成するＰＷＭ制御信号
発生器５を備える。

【０００９】さらに、加算器２の加算結果である合計出
力電流値を並列接続されたインバータの台数２で除算し
各出力電流値の平均値を出力する除算器６を備え、イン
バータ 101、 201のそれぞれに除算器６の除算結果であ
る各出力電流値の平均値からおのおのの変流器 111、 2
11の出力電流値を減算し偏差（不平衡電流値）を出力す
る減算器 121、 221と、減算器 121、 221の減算結果で
ある偏差（不平衡電流値）を増幅する増幅器 131、 231
と、増幅器 131、 231の出力値の正負極性を判別し極性
に応じて出力先を切り替える極性判別器 141、 241を備
え、増幅器 131、 231の出力値が負であれば当該インバ
ータの正側スイッチング素子 151、 251に印加されるＰ
ＷＭ制御信号７のオンパルス幅を増幅器 131、 231の出
力量に応じて短くするパルス幅補正回路 161、 261と、
増幅器 131、 231の出力値が正であれば当該インバータ
の負側スイッチング素子 152、 252に印加されるＰＷＭ
制御信号８のオンパルス幅を増幅器 131、 231の出力量
に応じて短くするパルス幅補正回路 162、 262を備え
る。

【００１０】以上のような構成とする事により、２台の
インバータ 101、 201の出力電流平均値からおのおのの
出力電流値の偏差（不平衡電流値）を減算器 121、 221
にて検出し、この偏差量を増幅器 131、 231にて増幅す
る。この増幅器 131、 231の出力結果を用いて出力電流
値の偏差を零にすべく出力電流不平衡抑制制御を行う。
以下、インバータ 101に着目して出力電流不平衡抑制制
御の詳細について説明する。

【００１１】出力電流がインバータ 101から負荷側へ流
れるモードでは、正側スイッチング素子 151あるいは負
側スイッチング素子 152と並列に接続されている還流ダ
イオードのいづれかに電流が流れている。ここで、イン
バータ 101内に設置される増幅器 131の出力値が負極性
である時は、２台のインバータ 101、 201の出力電流平
均値よりインバータ 101の出力電流値が大きい場合であ
り、正側スイッチング素子 151に電流が流れている時
は、正側スイッチング素子 151に印加されるＰＷＭ制御
信号７のオンパルス幅を短くすればインバータ 101の出
力電流を減らせるため出力電流不平衡が解消される。ま
た、負側スイッチング素子 152と並列に接続されている
還流ダイオードに電流が流れている時は、ＰＷＭ制御信
号７及びＰＷＭ制御信号８を操作しても出力電流に何等
変化はない。

【００１２】逆に、インバータ 101内に設置される増幅
器 131の出力値が正極性である時は、２台のインバータ
101、 201の出力電流平均値よりインバータ 101の出力
電流値が小さい場合であり、正側スイッチング素子 151
に電流が流れている時に正側スイッチング素子 151に印
加されるＰＷＭ制御信号７のオンパルス幅を短くする
と、インバータ 101の出力電流が更に小さくなってしま
うため出力電流不平衡が更に大きくなる。また、負側ス
イッチング素子 152と並列に接続されている還流ダイオ
ードに電流が流れている時は、ＰＷＭ制御信号７及びＰ
ＷＭ制御信号８を操作しても出力電流に何等変化はでな
い。従って、増幅器 131の出力値が正極性である時は、
正側スイッチング素子 151に印加されるＰＷＭ制御信号
７は操作しないようにする。

【００１３】一方、出力電流が負荷側からインバータ 1
01へ流れるモードでは、負側スイッチング素子 152ある
いは正側スイッチング素子 151と並列に接続されている
還流ダイオードのいづれかに電流が流れている。ここ
で、インバータ 101内に設置される増幅器 131の出力値
が正極性である時は、２台のインバータ 101、 201の出
力電流平均値よりインバータ 101の出力電流値が大きい
場合であり、負側スイッチング素子 152に電流が流れて
いる時は、負側スイッチング素子 152に印加されるＰＷ
Ｍ制御信号８のオンパルス幅を短くすればインバータ 1
01の出力電流を減らせるため、出力電流不平衡が解消さ
れる。また、正側スイッチング素子 151と並列に接続さ
れている還流ダイオードに電流が流れている時は、ＰＷ
Ｍ制御信号７及びＰＷＭ制御信号８を操作しても出力電
流に何等変化はない。

【００１４】逆に、インバータ 101内に設置される増幅
器 131の出力値が負極性である時は、２台のインバータ
101、 201の出力電流平均値よりインバータ 101の出力
電流値が小さい場合であり、負側スイッチング素子 152
に電流が流れている時に負側スイッチング素子 152に印
加されるＰＷＭ制御信号８のオンパルス幅を短くする
と、インバータ 101の出力電流が更に小さくなってしま
うため出力電流不平衡が更に大きくなる。また、正側ス
イッチング素子 151と並列に接続されている還流ダイオ
ードに電流が流れている時は、ＰＷＭ制御信号７及びＰ
ＷＭ制御信号８を操作しても出力電流に何等変化はな
い。従って、増幅器 131の出力値が負極性である時は負
側スイッチング素子 152に印加されるＰＷＭ制御信号８
は操作しないようにする。以上の如く、スイッチング素
子 151， 251及び 152， 252に印加されるＰＷＭ制御信
号７及びＰＷＭ制御信号８のオンパルス幅を短くする制
御をパルス幅補正回路 161、 261及びパルス幅補正回路
162、 262にて自動的に行うことにより、各インバータ
の出力電流不平衡が抑制でき、出力リアクトルの小形化
が可能となり、さらに出力容量の低下も防げる。

【００１５】次に、本発明の請求項２に関わるパルス幅
補正回路の構成図を図２に示す。パルス幅補正回路 16
1、 261またはパルス幅補正回路 162、 262はＰＷＭ制
御信号発生器５から出力されるＰＷＭ制御信号７または
ＰＷＭ制御信号８の一次遅れ信号を生成するための抵抗
11とコンデンサ12の直列回路と、コンデンサ12の両端電
圧値と増幅器 131、 231の出力値とを比較するコンパレ
ータ13と、ＰＷＭ制御信号７またはＰＷＭ制御信号８と
コンパレータ13出力との論理積を得る論理回路14にて構
成する。

【００１６】図３は図２に示すパルス幅補正回路 161、
261及びパルス幅補正回路 162、 262の動作例を示す説
明図である。ここで波形16は前述のＰＷＭ制御信号７ま
たはＰＷＭ制御信号８を抵抗11とコンデンサ12の直列回
路で構成される一次遅れフィルタ回路に通した出力波
形、すなわちコンデンサ12の両端電圧波形である。波形
15は２台のインバータ 101、 201の各々において２台の
インバータ 101、 201の出力電流平均値からおのおのの
出力電流値の偏差（不平衡電流値）を減算器 121、 221
にて検出し、この偏差量を増幅器 131、 231にて増幅し
た出力であり、コンパレータ13にて波形15と波形16を比
較し、コンパレータ13の出力としてＰＷＭ制御信号７ま
たはＰＷＭ制御信号８に対してターンオン時間がｔ１、
ターンオフ時間がｔ２だけ遅れた信号波形17を得てい
る。さらに、論理回路14によってＰＷＭ制御信号７また
はＰＷＭ制御信号８とコンパレータ13の出力波形17の論
理積を取ることによりＰＷＭ制御信号７または８に対し
てｔ１だけオンパルス幅を短くした最終のＰＷＭ制御信
号18が得られる。かくして、出力電流の偏差量に応じて
波形15の大きさが変化する事になり、ＰＷＭ制御信号７
またはＰＷＭ制御信号８に対するＰＷＭ制御信号18の遅
れが生じることになる。

【００１７】スイッチング素子 151、 251、 152、 252
は最終のＰＷＭ制御信号18が「Ｌ」レベルの時にオフ、
「Ｈ」レベルの時にオンとなる。従って、図５の従来の
方式ではＰＷＭ制御信号７またはＰＷＭ制御信号８の信
号レベルに応じてオン、オフしていたものが、本発明に
よればｔ１だけ遅れてオンするようになり、出力電流の
偏差量に応じてオンパルス幅も変化させることができ、
出力電流不平衡抑制制御が可能となった。

【００１８】

【発明の効果】以上に説明したように、本発明によれ
ば、並列接続された複数のインバータの各々において各
インバータの出力電流平均値からおのおのの出力電流値
の偏差（不平衡電流値）を検出し、この偏差（不平衡電
流値）が零となるようにスイッチング素子に印加される
ＰＷＭ制御信号のオンパルス幅を短くする制御をパルス
幅補正回路にて自動的に行うことができるので、各イン
バータの出力電流不平衡が抑制でき、出力リアクトルの
小形化が可能となる。特に直流運転の場合は出力リアク
トルによる出力電流不平衡抑制作用はまったく働かない
ので、本発明による出力電流不平衡抑制制御が極めて有
効となり、各インバータの出力電流分担が大きくくず
れ、並列インバータの出力容量が低下したり、場合によ
っては１台のインバータに並列全負荷電流が流れインバ
ータを破損してしまう恐れがなくなる。その結果、イン
バータの出力容量をインバータの並列数倍にする事がで
き、インバータの大容量化が可能になる。

【図面の簡単な説明】

【図１】図１は、本発明の請求項１記載の一実施例を示
す構成図である。

【図２】図２は本発明の請求項２記載の一実施例を示す
構成図である。

【図３】図３は、図２の動作を説明するための説明図で
ある。

【図４】図４は、本発明の請求項１の、インバータ２台
の場合の一例を示す構成図である。

【図５】図５は、従来のインバータ並列接続の構成図で
ある。

【符号の説明】

１ 入力電源 ２ 加算器 ３ 電流指令値 ４ 減算器 ５ ＰＷＭ制御信号発生器 ６ 除算器 ７ ＰＷＭ制御信号 ８ ＰＷＭ制御信号 １１ 抵抗 １２ コンデンサ １３ コンパレータ １４ 論理回路 １０１〜ｎ０１ インバータ １０２〜ｎ０２ リアクトル １１１〜ｎ１１ 変流器 １２１〜ｎ２１ 減算器 １３１〜ｎ３１ 増幅器 １４１〜ｎ４１ 極性判別器 １５１〜ｎ５１ 正側スイッチング素子 １５２〜ｎ５２ 負側スイッチング素子 １６１〜ｎ６１ パルス幅補正回路 １６２〜ｎ６２ パルス幅補正回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 共通の入力電源（１）を持つ複数台のイ
   ンバータ（ 101， 201，〜， n01）（ただし、ｎは２以
   上の自然数）の出力をリアクトル（ 102， 202，〜， n
   02）を介して並列接続するインバータの並列制御装置に
   おいて、前記インバータ（ 101， 201，〜， n01）のそ
   れぞれに出力電流を検出するための変流器（ 111， 21
   1，〜， n11）を備え、前記インバータ（ 101， 201，
   〜， n01）のうちいづれか１台のインバータには、前記
   変流器（ 111， 211，〜， n11）の各出力電流値を全て
   加算する加算器（２）と、基準となる電流指令値（３）
   から前記加算器（２）の加算結果を減算する減算器
   （４）と、該減算器（４）の減算結果によりＰＷＭ制御
   信号を生成するＰＷＭ制御信号発生器（５）と、前記加
   算器（２）の加算結果を全インバータ台数で除算する除
   算器（６）を具備し、インバータ（ 101， 201，〜， n
   01）のそれぞれに前記除算器（６）の除算結果からおの
   おのの変流器（ 111， 211，〜， n11）の出力電流値を
   減算する減算器（121， 221，〜， n21）と、該減算器
   （ 121， 221，〜， n21）の減算結果を増幅する増幅器
   （ 131， 231，〜， n31）と、該増幅器（ 131， 231，
   〜， n31）の出力値の正負極性を判別し極性に応じて出
   力先を切り替える極性判別器（ 141， 241，〜， n41）
   を備え、前記増幅器（ 131， 231，〜， n31）の出力値
   が負であれば当該インバータの正側スイッチング素子
   （ 151， 251，〜， n51）に印加されるＰＷＭ制御信号
   （７）のオンパルス幅を前記増幅器（ 131， 231，〜，
   n31）の出力量に応じて短くするパルス幅補正回路（ 16
   1， 261，〜， n61）と、前記増幅器（ 131， 231，
   〜， n31）の出力値が正であれば当該インバータの負側
   スイッチング素子（ 152， 252，〜， n52）に印加され
   るＰＷＭ制御信号（８）のオンパルス幅を前記増幅器
   （ 131， 231，〜， n31）の出力量に応じて短くするパ
   ルス幅補正回路（ 162， 262，〜， n62）を具備したこ
   とを特徴とするインバータの並列制御装置。
2. 【請求項２】 パルス幅補正回路（ 161， 261，〜， n
   61）またはパルス幅補正回路（ 162， 262，〜， n62）
   は、前記ＰＷＭ制御信号発生器（５）から出力されるＰ
   ＷＭ制御信号（７）またはＰＷＭ制御信号（８）の一次
   遅れ信号を生成するための抵抗（１１）とコンデンサ
   （１２）の直列回路と、前記コンデンサ（１２）の両端
   電圧値と前記増幅器（ 131， 231，〜， n31）の出力値
   とを比較するコンパレータ（１３）と、前記ＰＷＭ制御
   信号（７）またはＰＷＭ制御信号（８）と前記コンパレ
   ータ（１３）出力との論理積を得る論理回路（１４）を
   備えて成る請求項１記載のインバータの並列制御装置。