JPH1084358A - Ａｔｍ網における信号の同期および非同期回復 - Google Patents
Ａｔｍ網における信号の同期および非同期回復Info
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- JPH1084358A JPH1084358A JP9085440A JP8544097A JPH1084358A JP H1084358 A JPH1084358 A JP H1084358A JP 9085440 A JP9085440 A JP 9085440A JP 8544097 A JP8544097 A JP 8544097A JP H1084358 A JPH1084358 A JP H1084358A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
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- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0632—Synchronisation of packets and cells, e.g. transmission of voice via a packet network, circuit emulation service [CES]
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5614—User Network Interface
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Abstract
(57)【要約】
【課題】 本発明は、データの伝送、より詳細には、非
同期転送モード網内におけるデータ伝送に関する。 【解決手段】 本発明による受信されたデータストリー
ムを同期するための周波数回復システムは：データスト
リームを受信し、データストリーム内に含まれるタイミ
ング情報を抽出し、抽出されたタイミング情報に基づい
て第一のタイミング信号を出力するために構成された第
一のタイミング信号発生器；第二のタイミング信号を提
供するためのクロックソース；および、データストリー
ムを受信し、そのデータストリームを要望される速度に
て出力するためのデータモジュールを含む。
同期転送モード網内におけるデータ伝送に関する。 【解決手段】 本発明による受信されたデータストリー
ムを同期するための周波数回復システムは：データスト
リームを受信し、データストリーム内に含まれるタイミ
ング情報を抽出し、抽出されたタイミング情報に基づい
て第一のタイミング信号を出力するために構成された第
一のタイミング信号発生器；第二のタイミング信号を提
供するためのクロックソース；および、データストリー
ムを受信し、そのデータストリームを要望される速度に
て出力するためのデータモジュールを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、データの伝送、よ
り詳細には、非同期転送モード網内におけるデータ伝送
に関する。
り詳細には、非同期転送モード網内におけるデータ伝送
に関する。
【０００２】
【従来の技術】電話およびビデオ通信などを含むデータ
伝送は、伝統的には“同期”伝送システム内で達成され
てきた。同期伝送システム内においては、データは、所
定の速度にて送信および受信され、送信機および受信機
は、所定の位相関係および周波数関係を持つ。このタイ
プの伝送では、リアルタイム用途、例えば、音声および
ビデオに対して重要な遅延および遅延変動の厳密な制御
が可能となる。ただし、同期伝送は、バースト性のデー
タ用途、例えば、電子メールを扱うためには効率的でな
い。
伝送は、伝統的には“同期”伝送システム内で達成され
てきた。同期伝送システム内においては、データは、所
定の速度にて送信および受信され、送信機および受信機
は、所定の位相関係および周波数関係を持つ。このタイ
プの伝送では、リアルタイム用途、例えば、音声および
ビデオに対して重要な遅延および遅延変動の厳密な制御
が可能となる。ただし、同期伝送は、バースト性のデー
タ用途、例えば、電子メールを扱うためには効率的でな
い。
【０００３】同期伝送に対する代替としてのより最近の
伝送方法は、デジタルデータストリームを短いパケット
あるいはセルに符号化する動作を伴う。この新たなデー
タ伝送スキームは、優先のシステムを使用し、これによ
って、厳密な遅延および遅延変動管理が、それを必要と
する用途に対して与えられ、一方、バースト性のトラヒ
ックが、それを必要とする用途に対して効果的にサポー
トされる。このようなシステムは、非同期転送モード、
あるいは“ＡＴＭ”と呼ばれる。
伝送方法は、デジタルデータストリームを短いパケット
あるいはセルに符号化する動作を伴う。この新たなデー
タ伝送スキームは、優先のシステムを使用し、これによ
って、厳密な遅延および遅延変動管理が、それを必要と
する用途に対して与えられ、一方、バースト性のトラヒ
ックが、それを必要とする用途に対して効果的にサポー
トされる。このようなシステムは、非同期転送モード、
あるいは“ＡＴＭ”と呼ばれる。
【０００４】
【発明が解決しようとする課題】同期信号がＡＴＭ網上
で輸送された場合、網内での多重化の統計的な性質のた
めに、それらの周期性が失われる。このため、トラヒッ
クがＡＴＭ網を出るとき、その周期性が、周波数回復法
を使用して回復される。周波数回復のための３つの方法
が良く知られている。
で輸送された場合、網内での多重化の統計的な性質のた
めに、それらの周期性が失われる。このため、トラヒッ
クがＡＴＭ網を出るとき、その周期性が、周波数回復法
を使用して回復される。周波数回復のための３つの方法
が良く知られている。
【０００５】第一の方法は、非同期周波数回復と呼ばれ
るが、この方法においては、非同期信号をＡＴＭ網を通
じて、網によってその周期性を制御する必要なしに、伝
送することが可能にされる。このスキームに対する幾つ
かの実現が存在する。一つの好ましい実現として、同期
残留タイムスタンプ（“ＳＲＴＳ”）が知られている。
ＳＲＴＳシステムにおいては、タイムスタンプが信号と
共に送信され、受信デバイスは、このタイムスタンプを
使用してその信号の周期性を回復する。ＳＲＴＳは、非
同期回復法である。
るが、この方法においては、非同期信号をＡＴＭ網を通
じて、網によってその周期性を制御する必要なしに、伝
送することが可能にされる。このスキームに対する幾つ
かの実現が存在する。一つの好ましい実現として、同期
残留タイムスタンプ（“ＳＲＴＳ”）が知られている。
ＳＲＴＳシステムにおいては、タイムスタンプが信号と
共に送信され、受信デバイスは、このタイムスタンプを
使用してその信号の周期性を回復する。ＳＲＴＳは、非
同期回復法である。
【０００６】もう一つの周波数回復法として、“同期”
回復法がある。同期周波数回復法は、同期信号の周期性
を、ＡＴＭ網の周波数安定性に依存して回復する。第三
の周波数回復法は、“ハイブリッド”として知られてい
るが、これは、上に説明された２つの方法の組合せであ
る。
回復法がある。同期周波数回復法は、同期信号の周期性
を、ＡＴＭ網の周波数安定性に依存して回復する。第三
の周波数回復法は、“ハイブリッド”として知られてい
るが、これは、上に説明された２つの方法の組合せであ
る。
【０００７】
【課題を解決するための手段】本発明は、同期回復スキ
ームと非同期回復スキームとの間の選択が可能な周波数
回復のためのシステムおよび方法を開示する。
ームと非同期回復スキームとの間の選択が可能な周波数
回復のためのシステムおよび方法を開示する。
【０００８】一面においては、本発明は、受信されたデ
ータストリームを再同期するための周波数回復システム
を開示するが、このシステムは：データストリームを受
信し、データストリーム内に含まれるタイミング情報を
抽出し、抽出されたタイミング情報に基づいて第一のタ
イミング信号を出力するために構成された第一のタイミ
ング信号生成器；第二のタイミング情報を提供するため
のクロックソース；データストリームを受信し、そのデ
ータストリームを要望される速度にて出力するためのデ
ータモジュールを含むことを特徴とする。ここで、この
データモジュールは、第一のタイミング信号あるいは第
二のタイミング信号のいずれかを利用してデータを前記
の要望されるデータ速度にて出力する。このシステム
は、さらに、第一のタイミング信号あるいは第二のタイ
ミング信号のいずれかを選択的にデータモジュールに加
えるためのスイッチを含む。
ータストリームを再同期するための周波数回復システム
を開示するが、このシステムは：データストリームを受
信し、データストリーム内に含まれるタイミング情報を
抽出し、抽出されたタイミング情報に基づいて第一のタ
イミング信号を出力するために構成された第一のタイミ
ング信号生成器；第二のタイミング情報を提供するため
のクロックソース；データストリームを受信し、そのデ
ータストリームを要望される速度にて出力するためのデ
ータモジュールを含むことを特徴とする。ここで、この
データモジュールは、第一のタイミング信号あるいは第
二のタイミング信号のいずれかを利用してデータを前記
の要望されるデータ速度にて出力する。このシステム
は、さらに、第一のタイミング信号あるいは第二のタイ
ミング信号のいずれかを選択的にデータモジュールに加
えるためのスイッチを含む。
【０００９】好ましい実施例においては、第一のタイミ
ング信号生成器は、同期残留タイムスタンプ受信機を含
み、タイミング情報は、データストリーム内に含まれる
タイムスタンプから構成される。データモジュールは、
プロセッサ、プロセッサに接続されたメモリバッファお
よびメモリバッファに接続されたメモリバッファ制御回
路を含む。
ング信号生成器は、同期残留タイムスタンプ受信機を含
み、タイミング情報は、データストリーム内に含まれる
タイムスタンプから構成される。データモジュールは、
プロセッサ、プロセッサに接続されたメモリバッファお
よびメモリバッファに接続されたメモリバッファ制御回
路を含む。
【００１０】このデータモジュールはさらに、メモリバ
ッファの出力に接続された並列／直列変換機および並列
／直列変換機の出力に接続されたラインドライバを含む
ことができる。メモリバッファとしては、先入れ先出し
バッファを使用することが考えられる。
ッファの出力に接続された並列／直列変換機および並列
／直列変換機の出力に接続されたラインドライバを含む
ことができる。メモリバッファとしては、先入れ先出し
バッファを使用することが考えられる。
【００１１】スイッチは、好ましくは、二つの入力を持
ち、片方の入力は、第一のタイミング信号を受信し、第
二の入力は、第二のタイミング信号を受信するために使
用される。スイッチは、好ましくは、さらに、制御信号
を受信するが、この制御信号によって、スイッチの二つ
の入力のどちらがスイッチの出力ライン上に出力される
かが決定される。
ち、片方の入力は、第一のタイミング信号を受信し、第
二の入力は、第二のタイミング信号を受信するために使
用される。スイッチは、好ましくは、さらに、制御信号
を受信するが、この制御信号によって、スイッチの二つ
の入力のどちらがスイッチの出力ライン上に出力される
かが決定される。
【００１２】スイッチの出力は、並列／直列変換機、ラ
インドライバおよびメモリバッファ制御回路に接続され
る。
インドライバおよびメモリバッファ制御回路に接続され
る。
【００１３】メモリバッファ制御回路は、スリップ論理
ユニットおよびアップ／ダウンカウンタを含む。
ユニットおよびアップ／ダウンカウンタを含む。
【００１４】さらに、マイクロプロセッサがデータモジ
ュールに接続され、これによって、データモジュールの
出力速度が、メモリバッファによって蓄積されるデータ
の量を低減するために制御される。
ュールに接続され、これによって、データモジュールの
出力速度が、メモリバッファによって蓄積されるデータ
の量を低減するために制御される。
【００１５】第二の面においては、本発明は、受信され
たデータストリームを再同期するための方法を提供する
が、この方法は、データストリームを受信するステッ
プ；受信されたデータストリーム内に含まれるタイミン
グ情報を抽出するステップ；抽出されたタイミング情報
に基づいて第一のタイミング信号を生成するステップ；
第一のタイミング信号あるいは受信されたクロック信号
のいずれかをデータ出力タイミング信号として選択する
ステップ；およびデータ出力タイミング信号を利用して
受信されたデータストリームを要望される速度にて出力
するステップを含むことを特徴とする。
たデータストリームを再同期するための方法を提供する
が、この方法は、データストリームを受信するステッ
プ；受信されたデータストリーム内に含まれるタイミン
グ情報を抽出するステップ；抽出されたタイミング情報
に基づいて第一のタイミング信号を生成するステップ；
第一のタイミング信号あるいは受信されたクロック信号
のいずれかをデータ出力タイミング信号として選択する
ステップ；およびデータ出力タイミング信号を利用して
受信されたデータストリームを要望される速度にて出力
するステップを含むことを特徴とする。
【００１６】さらにもう一面においては、本発明は、デ
ータメモリデバイス内に蓄積されるデータの平均量を最
小にするためのシステムを提供するが、このシステム
は、データメモリデバイスに接続された、データストリ
ームを受信し、データメモリデバイス内にデータストリ
ームを蓄積するための受信機；データメモリデバイスか
ら出力されるデータの出力速度を制御するためのデータ
出力制御モジュール；およびデータメモリデバイス内に
蓄積されるデータを定量的に監視するための監視デバイ
スを含むことを特徴とする。ここで、データ出力制御モ
ジュールは、数値指標を受信し、この数値指標に従って
出力速度を調節することによって、データメモリデバイ
ス内に蓄積されるデータの平均量を調節する。
ータメモリデバイス内に蓄積されるデータの平均量を最
小にするためのシステムを提供するが、このシステム
は、データメモリデバイスに接続された、データストリ
ームを受信し、データメモリデバイス内にデータストリ
ームを蓄積するための受信機；データメモリデバイスか
ら出力されるデータの出力速度を制御するためのデータ
出力制御モジュール；およびデータメモリデバイス内に
蓄積されるデータを定量的に監視するための監視デバイ
スを含むことを特徴とする。ここで、データ出力制御モ
ジュールは、数値指標を受信し、この数値指標に従って
出力速度を調節することによって、データメモリデバイ
ス内に蓄積されるデータの平均量を調節する。
【００１７】データ出力制御デバイスは、データメモリ
デバイスによって現在蓄積されているデータの量が所定
の要望されるレベル以上あるいは以下にあることを決定
し、その後、出力速度を調節することによって、データ
メモリデバイス内に蓄積されるデータの量を所定の要望
されるレベルに近付ける。
デバイスによって現在蓄積されているデータの量が所定
の要望されるレベル以上あるいは以下にあることを決定
し、その後、出力速度を調節することによって、データ
メモリデバイス内に蓄積されるデータの量を所定の要望
されるレベルに近付ける。
【００１８】
【発明の実施の形態】図１に示されるように、本発明の
第一の好ましい実施例においては、入りセルストリーム
がＡＴＭセルアダプテーション層１（“ＡＡＬ１”）の
プロセッサ５（“ＡＡＬ１”）によって受信される。Ａ
ＡＬ１のプロセッサ５の出力は、先入れ先出し（“ＦＩ
ＦＯ”）メモリ１０に入力されるが、これは、スリップ
論理ユニット１２およびアップ／ダウンカウンタ１４か
ら構成されるＦＩＦＯコントローラによって制御され
る。ＳＲＴＳ受信機１６もまたＡＡＬ１のプロセッサ５
の出力を受信し、これをスイッチ１８を通じて、÷８カ
ウンタ２０に出力する。
第一の好ましい実施例においては、入りセルストリーム
がＡＴＭセルアダプテーション層１（“ＡＡＬ１”）の
プロセッサ５（“ＡＡＬ１”）によって受信される。Ａ
ＡＬ１のプロセッサ５の出力は、先入れ先出し（“ＦＩ
ＦＯ”）メモリ１０に入力されるが、これは、スリップ
論理ユニット１２およびアップ／ダウンカウンタ１４か
ら構成されるＦＩＦＯコントローラによって制御され
る。ＳＲＴＳ受信機１６もまたＡＡＬ１のプロセッサ５
の出力を受信し、これをスイッチ１８を通じて、÷８カ
ウンタ２０に出力する。
【００１９】ＦＩＦＯ１０の出力は、並列／直列（“Ｐ
／Ｓ”）変換機２２に入力されるが、変換機２２はまた
スイッチ１８の出力も受信する。Ｐ／Ｓ変換機２２は、
ラインドライバ２４に出力するが、ラインドライバ２４
は、スイッチ１８の出力も受信する。
／Ｓ”）変換機２２に入力されるが、変換機２２はまた
スイッチ１８の出力も受信する。Ｐ／Ｓ変換機２２は、
ラインドライバ２４に出力するが、ラインドライバ２４
は、スイッチ１８の出力も受信する。
【００２０】動作において、ＦＩＦＯ１０は、輸送の際
にＡＴＭ網によってデータストリーム内に導入されたセ
ル遅延変動（ＣＤＶ）を吸収する。ＦＩＦＯは、少なく
とも１．３ミリ秒のＣＤＶを吸収する能力を持つが、こ
れは、殆どのＡＴＭ網シナリオを満足するのに十分であ
ると考えられる。ＦＩＦＯ自身は、好ましくは、固定さ
れた書込み位置および可変の読出し位置を持つ４０９６
（５１２バイト）ビットを使用して実現される。読出し
位置は、ＦＩＦＯコントローラによって指定されるアド
レスによって制御されることとなる。
にＡＴＭ網によってデータストリーム内に導入されたセ
ル遅延変動（ＣＤＶ）を吸収する。ＦＩＦＯは、少なく
とも１．３ミリ秒のＣＤＶを吸収する能力を持つが、こ
れは、殆どのＡＴＭ網シナリオを満足するのに十分であ
ると考えられる。ＦＩＦＯ自身は、好ましくは、固定さ
れた書込み位置および可変の読出し位置を持つ４０９６
（５１２バイト）ビットを使用して実現される。読出し
位置は、ＦＩＦＯコントローラによって指定されるアド
レスによって制御されることとなる。
【００２１】ＦＩＦＯコントローラ（図１の要素１２お
よび１４）は、ＦＩＦＯに対して読出しアドレスを提供
する機能を持つ。これは、ＦＩＦＯのアンダーフロー事
象（後に説明）が発生したときに、読出アドレスをＦＩ
ＦＯの中央に戻すためにリセットすることから成るバッ
ファ制御戦略を実現する機能も持つ。
よび１４）は、ＦＩＦＯに対して読出しアドレスを提供
する機能を持つ。これは、ＦＩＦＯのアンダーフロー事
象（後に説明）が発生したときに、読出アドレスをＦＩ
ＦＯの中央に戻すためにリセットすることから成るバッ
ファ制御戦略を実現する機能も持つ。
【００２２】スリップ論理ユニット１２は、ＦＩＦＯに
対する読出しアドレス、およびアップ／ダウンカウンタ
１４のリセット信号を提供する。このアドレスは、カウ
ンタ値であるか、あるいは、カウンタ値が０あるいは４
０９５の場合の２０４７のいずれかである。リセット信
号は、０か、あるいは、カウンタ値が０あるいは４０９
５のときの１のいずれかである。アップ／ダウンカウン
タ１４は、最高４０９５まで登算できることが必要であ
り、かつ、所定の値（２０４７）にリセットできること
が要求される。
対する読出しアドレス、およびアップ／ダウンカウンタ
１４のリセット信号を提供する。このアドレスは、カウ
ンタ値であるか、あるいは、カウンタ値が０あるいは４
０９５の場合の２０４７のいずれかである。リセット信
号は、０か、あるいは、カウンタ値が０あるいは４０９
５のときの１のいずれかである。アップ／ダウンカウン
タ１４は、最高４０９５まで登算できることが必要であ
り、かつ、所定の値（２０４７）にリセットできること
が要求される。
【００２３】ＳＲＴＳ受信機１６は、非同期ＤＳ１回路
エミュレーションが要求され（従ってスイッチ１８の所
で選択された場合）、ＦＩＦＯからデータを読み出すこ
とを指令するクロック信号を提供する機能を持つ。
（“ＤＳ１”は、１．５４４Mbpsの速度で動作する信号
に対する標準のデジタルフォーマットである。）ＳＲＴ
Ｓ受信機１６は、ＡＡＬ１プロセッサ５から受信される
ＳＲＴＳタイムスタンプを傍受する。ＳＲＴＳ受信機１
６は、その処理を行なった後に、１．５４４Mbps信号を
出力する。
エミュレーションが要求され（従ってスイッチ１８の所
で選択された場合）、ＦＩＦＯからデータを読み出すこ
とを指令するクロック信号を提供する機能を持つ。
（“ＤＳ１”は、１．５４４Mbpsの速度で動作する信号
に対する標準のデジタルフォーマットである。）ＳＲＴ
Ｓ受信機１６は、ＡＡＬ１プロセッサ５から受信される
ＳＲＴＳタイムスタンプを傍受する。ＳＲＴＳ受信機１
６は、その処理を行なった後に、１．５４４Mbps信号を
出力する。
【００２４】動作において、スイッチ１８は、使用され
るべき周波数回復方法を、ライン１９上に入力される制
御信号を介して選択することを可能にする。一方のオプ
ションが選択された場合は、ＳＲＴＳクロック信号が通
過でき、従って、非同期輸送がサポートできるようにさ
れる。他方のオプションが選択された場合は、スイッチ
は、システムクロック信号を通過させ、従って、同期周
波数回復がサポートできるようにされる。こうして、ス
イッチ１８は、ＳＲＴＳ受信機によって生成された１．
５４４Mbps信号か、ホストシステムクロックに起因する
（からトレーサブルな）１．５４４Mbps信号のどちらか
を選択するために使用される。ここでは、このホストシ
ステムクロックは、層１トレーサブルソースによって外
部的にタイミングを制御されるものと想定される。
るべき周波数回復方法を、ライン１９上に入力される制
御信号を介して選択することを可能にする。一方のオプ
ションが選択された場合は、ＳＲＴＳクロック信号が通
過でき、従って、非同期輸送がサポートできるようにさ
れる。他方のオプションが選択された場合は、スイッチ
は、システムクロック信号を通過させ、従って、同期周
波数回復がサポートできるようにされる。こうして、ス
イッチ１８は、ＳＲＴＳ受信機によって生成された１．
５４４Mbps信号か、ホストシステムクロックに起因する
（からトレーサブルな）１．５４４Mbps信号のどちらか
を選択するために使用される。ここでは、このホストシ
ステムクロックは、層１トレーサブルソースによって外
部的にタイミングを制御されるものと想定される。
【００２５】Ｐ／Ｓ変換機２２は、８ビット並列バスか
らの信号を直列ストリームのビットに変換するために使
用される。この変換は、ＦＩＦＯおよびＦＩＦＯコント
ローラが一度に８ビット（バイト）を扱い、そして、ラ
インドライバ２４が、入力として直列ストリームのビッ
トを要求するために必要とされる。
らの信号を直列ストリームのビットに変換するために使
用される。この変換は、ＦＩＦＯおよびＦＩＦＯコント
ローラが一度に８ビット（バイト）を扱い、そして、ラ
インドライバ２４が、入力として直列ストリームのビッ
トを要求するために必要とされる。
【００２６】ラインドライバ２４は、このシリアルビッ
トストリームを標準インタフェース（例えば、ＤＳ１）
に変換する機能を持つ。ラインドライバの機能には、Ｂ
８ＺＳ文字置換および信号レベルの変換が含まれる。Ｂ
８ＺＳは、８個の連続する０を特別のシンボルと置換す
る。この置換は、デジタル信号内の１の密度をある程度
に維持するために行なわれる。１の密度は、信号再生機
が正しく動作するために重要である。
トストリームを標準インタフェース（例えば、ＤＳ１）
に変換する機能を持つ。ラインドライバの機能には、Ｂ
８ＺＳ文字置換および信号レベルの変換が含まれる。Ｂ
８ＺＳは、８個の連続する０を特別のシンボルと置換す
る。この置換は、デジタル信号内の１の密度をある程度
に維持するために行なわれる。１の密度は、信号再生機
が正しく動作するために重要である。
【００２７】÷８カウンタ２２は、１．５４４Mbit／秒
クロック信号を１９３キロビット／秒クロック信号に変
換するための機能を持つ。この変換は、この好ましい実
施例においては、ＦＩＦＯおよびアップ／ダウンカウン
タが（ラインドライバとは異なり）バイトレベルにて動
作するために必要となる。
クロック信号を１９３キロビット／秒クロック信号に変
換するための機能を持つ。この変換は、この好ましい実
施例においては、ＦＩＦＯおよびアップ／ダウンカウン
タが（ラインドライバとは異なり）バイトレベルにて動
作するために必要となる。
【００２８】ＡＡＬ１プロセッサ５は、周波数回復を除
く全ての標準のＡＡＬ１機能を遂行する。これら機能に
は：セルオーバーヘッドの除去、データの再アセンブ
リ；エンドツウエンドエラー訂正などが含まれる。
く全ての標準のＡＡＬ１機能を遂行する。これら機能に
は：セルオーバーヘッドの除去、データの再アセンブ
リ；エンドツウエンドエラー訂正などが含まれる。
【００２９】図２には、本発明の第二の代替実施例が示
されるが、これには、ＡＡＬ１プロセッサ１０５、ＦＩ
ＦＯ１１０、スリップ論理ユニット１１２、アップ／ダ
ウンカウンタ１１４、ＳＲＴＳ受信機１１６、Ｐ／Ｓ変
換機１２２、ラインドライバ１２４、および÷８カウン
タ１２０が含まれる。これら要素は、図１に示される対
応する要素と類似するものである。
されるが、これには、ＡＡＬ１プロセッサ１０５、ＦＩ
ＦＯ１１０、スリップ論理ユニット１１２、アップ／ダ
ウンカウンタ１１４、ＳＲＴＳ受信機１１６、Ｐ／Ｓ変
換機１２２、ラインドライバ１２４、および÷８カウン
タ１２０が含まれる。これら要素は、図１に示される対
応する要素と類似するものである。
【００３０】図２の実施例は、さらに、特徴として、マ
イクロプロセッサ１３０、電圧制御式発振器（“ＶＣ
Ｏ”）１３２、アップ／ダウンカウンタ１３４、デジタ
ル／アナログ（“Ｄ／Ａ”）変換機１３６およびデコー
ダ１３８を含む。
イクロプロセッサ１３０、電圧制御式発振器（“ＶＣ
Ｏ”）１３２、アップ／ダウンカウンタ１３４、デジタ
ル／アナログ（“Ｄ／Ａ”）変換機１３６およびデコー
ダ１３８を含む。
【００３１】マイクロプロセッサ１３０は、カウンタ１
１４、およびカウンタ１３４の状態を読み、処理を行な
い、修正を、Ｄ／Ａ変換機１３６を介してＶＣＯ１３２
の出力周波数に加える。両方のループのフィルタ特性
（後に説明される図３を参照）はデジタル的に実現さ
れ、これらはマイクロプロセッサ内に駐在する。マイク
ロプロセッサ１３０は、デジタルバス１３９を介してア
ップ／ダウンカウンタ１１４、１３４およびコンバータ
１３６に接続される。
１４、およびカウンタ１３４の状態を読み、処理を行な
い、修正を、Ｄ／Ａ変換機１３６を介してＶＣＯ１３２
の出力周波数に加える。両方のループのフィルタ特性
（後に説明される図３を参照）はデジタル的に実現さ
れ、これらはマイクロプロセッサ内に駐在する。マイク
ロプロセッサ１３０は、デジタルバス１３９を介してア
ップ／ダウンカウンタ１１４、１３４およびコンバータ
１３６に接続される。
【００３２】Ｄ／Ａ変換機１３６はマイクロプロセッサ
からのデジタル信号を、ＶＣＯが理解できるアナログ電
圧レベルに変換するために使用される。
からのデジタル信号を、ＶＣＯが理解できるアナログ電
圧レベルに変換するために使用される。
【００３３】ＶＣＯ１３２は、データをＦＩＦＯ１１０
から読み出すための周波数を生成する。ＶＣＯ周波数
は、マイクロプロセッサによって、デコーダ内で選択さ
れた周波数基準を厳密に追跡するように制御される。選
択される周波数ソースとしては、ＳＲＴＳ受信機１１６
からの信号、システムクロックからの信号、および外部
クロックからの信号が含まれる。外部クロック信号は、
システムクロックよりも信頼性が高い。ＶＣＯには、ま
た、周波数修正が、後に図４との関連で説明される論理
に従ってＦＩＦＯの充填レベルに基づいて加えられる。
アップ／ダウンカウンタ１３４は、出力周波数と周波数
基準との間の差を測定するために使用される。
から読み出すための周波数を生成する。ＶＣＯ周波数
は、マイクロプロセッサによって、デコーダ内で選択さ
れた周波数基準を厳密に追跡するように制御される。選
択される周波数ソースとしては、ＳＲＴＳ受信機１１６
からの信号、システムクロックからの信号、および外部
クロックからの信号が含まれる。外部クロック信号は、
システムクロックよりも信頼性が高い。ＶＣＯには、ま
た、周波数修正が、後に図４との関連で説明される論理
に従ってＦＩＦＯの充填レベルに基づいて加えられる。
アップ／ダウンカウンタ１３４は、出力周波数と周波数
基準との間の差を測定するために使用される。
【００３４】図３は、図２のシステムによって遂行され
る機能を解説する機能ブロック図である。選択された周
波数ソースが（図３においては円によって表される）ア
ップ／ダウンカウンタ１３４に入力されるが、アップ／
ダウンカウンタ１３４は、また、ＶＣＯ１３２の出力を
入力として受信する。アップ／ダウンカウンタは、次
に、これら信号の間の差を表す信号を出力する。換言す
れば、アップ／ダウンカウンタ１３４は、要求される周
波数とＶＣＯによって出力された実際の出力を監視し、
実際の周波数が要求される周波数よりもどの程度高いあ
るいは低いかを示す信号を出力する。
る機能を解説する機能ブロック図である。選択された周
波数ソースが（図３においては円によって表される）ア
ップ／ダウンカウンタ１３４に入力されるが、アップ／
ダウンカウンタ１３４は、また、ＶＣＯ１３２の出力を
入力として受信する。アップ／ダウンカウンタは、次
に、これら信号の間の差を表す信号を出力する。換言す
れば、アップ／ダウンカウンタ１３４は、要求される周
波数とＶＣＯによって出力された実際の出力を監視し、
実際の周波数が要求される周波数よりもどの程度高いあ
るいは低いかを示す信号を出力する。
【００３５】アップ／ダウンカウンタ１３４の出力は、
低域フィルタ１３１によってフィルタされるが、低域フ
ィルタ１３１は、（ＶＣＯ出力内のスパイクをフィルタ
する目的で）マイクロプロセッサ１３０によって実現さ
れる。マイクロプロセッサは、また、入力されたデータ
の速度とＦＩＦＯ１１０の出力速度との間の差を決定す
るアップ／ダウンカウンタ１１４の出力も受信する。
（これもマイクロプロセッサ１３０によって実現され
た）周波数修正フィルタ１３３は、ＦＩＦＯ１１０の状
態の結果としての周波数の要望される修正を決定する。
ＦＩＦＯ１１０がデータをそれがデータを受信するのと
概ね同一速度にて出力することが重要である。さもなけ
れば、ＦＩＦＯは、空になったり（通常“飢餓”とよば
れる）、オーバーフローしたりする。
低域フィルタ１３１によってフィルタされるが、低域フ
ィルタ１３１は、（ＶＣＯ出力内のスパイクをフィルタ
する目的で）マイクロプロセッサ１３０によって実現さ
れる。マイクロプロセッサは、また、入力されたデータ
の速度とＦＩＦＯ１１０の出力速度との間の差を決定す
るアップ／ダウンカウンタ１１４の出力も受信する。
（これもマイクロプロセッサ１３０によって実現され
た）周波数修正フィルタ１３３は、ＦＩＦＯ１１０の状
態の結果としての周波数の要望される修正を決定する。
ＦＩＦＯ１１０がデータをそれがデータを受信するのと
概ね同一速度にて出力することが重要である。さもなけ
れば、ＦＩＦＯは、空になったり（通常“飢餓”とよば
れる）、オーバーフローしたりする。
【００３６】こうして、マイクロプロセッサ１３０は、
アップ／ダウンカウンタ１３４、１１４の出力を受信
し、これら出力に基づいて、適当な調節量を決定し、こ
れをＤ／Ａ変換機１３６を介してＶＣＯ１３６に供給す
る。
アップ／ダウンカウンタ１３４、１１４の出力を受信
し、これら出力に基づいて、適当な調節量を決定し、こ
れをＤ／Ａ変換機１３６を介してＶＣＯ１３６に供給す
る。
【００３７】図４は、図２の実施例によって、ＦＩＦＯ
１１０の使用効率を最大化するために実現される好まし
いＦＩＦＯ制御プロセスを解説する。（ここで、ＦＩＦ
Ｏ“充填レベル”が高ければ高いほど、システムは、Ｆ
ＩＦＯのデータの読出しにおいてより多くの遅延を経験
することに注意する。）従って、ＦＩＦＯの充填レベル
を可能な限り０に近く低減することが要望される。
１１０の使用効率を最大化するために実現される好まし
いＦＩＦＯ制御プロセスを解説する。（ここで、ＦＩＦ
Ｏ“充填レベル”が高ければ高いほど、システムは、Ｆ
ＩＦＯのデータの読出しにおいてより多くの遅延を経験
することに注意する。）従って、ＦＩＦＯの充填レベル
を可能な限り０に近く低減することが要望される。
【００３８】図４の好ましい実施例において、ステップ
２００において、幾つかのパラメータが初期化される。
より具体的には、“ＷＩＮ”、つまり、ウインドウのサ
イズが、典型的には、ＦＩＦＯ容量の半分に決定され
る。このウインドウサイズは、システムの動作の際のバ
ッファ／充填レベルの通常の変動のサイズである。例え
ば、５１２バイトのＦＩＦＯを想定した場合は、ＷＩＮ
は２５６にセットされる。従って、動作の際、２５６バ
イトのウインドウ内で変動することとなる。
２００において、幾つかのパラメータが初期化される。
より具体的には、“ＷＩＮ”、つまり、ウインドウのサ
イズが、典型的には、ＦＩＦＯ容量の半分に決定され
る。このウインドウサイズは、システムの動作の際のバ
ッファ／充填レベルの通常の変動のサイズである。例え
ば、５１２バイトのＦＩＦＯを想定した場合は、ＷＩＮ
は２５６にセットされる。従って、動作の際、２５６バ
イトのウインドウ内で変動することとなる。
【００３９】次にウインドウの初期位置が決定される。
ウインドウの最小充填値であるパラメータ“ＭＩＮ”が
設定される。ＭＩＮは、最初は、バッファの中央（つま
り、２５６の所）に設定される。“ＣＯＲ”が０に初期
化されるが、これは、ＭＩＮに加えられるべき修正を表
す。これは、ＭＩＮが任意の時点において低減されるべ
き値である。上に述べたように、このプロセスの目的
は、ＭＩＮを可能な限り０に保つことにある。
ウインドウの最小充填値であるパラメータ“ＭＩＮ”が
設定される。ＭＩＮは、最初は、バッファの中央（つま
り、２５６の所）に設定される。“ＣＯＲ”が０に初期
化されるが、これは、ＭＩＮに加えられるべき修正を表
す。これは、ＭＩＮが任意の時点において低減されるべ
き値である。上に述べたように、このプロセスの目的
は、ＭＩＮを可能な限り０に保つことにある。
【００４０】パラメータ“ＮＵＭ ＣＯＲＲ”も０にセ
ットされるが、これは、前の２４時間期間内にＭＩＮに
加えられた修正の回数を反映する。ＭＩＮに加えられる
修正の回数を制限することが望ましい。
ットされるが、これは、前の２４時間期間内にＭＩＮに
加えられた修正の回数を反映する。ＭＩＮに加えられる
修正の回数を制限することが望ましい。
【００４１】初期化の後に、システムは、ステップ２１
０において、バッファ充填の現在値を読み出す。バッフ
ァ充填が、１以下であり、バッファがほぼ空であること
が示される場合は、変更は要求されず、従って、ステッ
プ２２０における結果が肯定の場合は、システムはステ
ップ２３０に進み、ここで、ＣＯＲＲが０にセットさ
れ、ＭＩＮが１にセットされる。充填が１以下である場
合は、ＭＩＮは、１に等しくなければならないことに注
意する。
０において、バッファ充填の現在値を読み出す。バッフ
ァ充填が、１以下であり、バッファがほぼ空であること
が示される場合は、変更は要求されず、従って、ステッ
プ２２０における結果が肯定の場合は、システムはステ
ップ２３０に進み、ここで、ＣＯＲＲが０にセットさ
れ、ＭＩＮが１にセットされる。充填が１以下である場
合は、ＭＩＮは、１に等しくなければならないことに注
意する。
【００４２】一方、ステップ２２０において、充填レベ
ルが１以上である場合は、ＭＩＮの調節が要求される。
従って、ステップ２４０において、新たな目標ＭＩＮが
決定され、ＮＵＭ ＣＯＲＲが計算される。（このＮＵ
Ｍ ＣＯＲＲは、前の所定の時間期間、例えば、２４時
間内に加えられた修正の回数である。）
ルが１以上である場合は、ＭＩＮの調節が要求される。
従って、ステップ２４０において、新たな目標ＭＩＮが
決定され、ＮＵＭ ＣＯＲＲが計算される。（このＮＵ
Ｍ ＣＯＲＲは、前の所定の時間期間、例えば、２４時
間内に加えられた修正の回数である。）
【００４３】次に、ステップ２５０において、ＭＩＮ
が、１に等しいかテストされ、１に等しい場合は、シス
テムはステップ２３０に進む。
が、１に等しいかテストされ、１に等しい場合は、シス
テムはステップ２３０に進む。
【００４４】ステップ２５０においてＭＩＮが１に等し
くない場合は、次に、ステップ２６０において、ＮＵＭ
ＣＯＲＲパラメータが、これが最大の指定回数以上で
あるか調べるためにテストされる。そうである場合は、
システムは、ステップ２１０に進む。
くない場合は、次に、ステップ２６０において、ＮＵＭ
ＣＯＲＲパラメータが、これが最大の指定回数以上で
あるか調べるためにテストされる。そうである場合は、
システムは、ステップ２１０に進む。
【００４５】一方、ＭＩＮが１より大きく、かつ、ＮＵ
Ｍ ＣＯＲＲがまだ最大でない場合は、ステップ２７０
において、ＶＣＯの出力に（ｘによって表される）修正
が加えられ、結果として、ＦＩＦＯ内のウインドがシフ
トされ、ＭＩＮが目標に向って押される。ステップ２７
０の後に、システムはステップ２１０に戻る。
Ｍ ＣＯＲＲがまだ最大でない場合は、ステップ２７０
において、ＶＣＯの出力に（ｘによって表される）修正
が加えられ、結果として、ＦＩＦＯ内のウインドがシフ
トされ、ＭＩＮが目標に向って押される。ステップ２７
０の後に、システムはステップ２１０に戻る。
【００４６】上記は、単に、本発明の実施の最良のモー
ドを解説するための説明であり、本発明の精神あるいは
特許請求の範囲から逸脱することなく、多数の修正およ
びバリエーションが可能であることを理解されるべきで
ある。
ドを解説するための説明であり、本発明の精神あるいは
特許請求の範囲から逸脱することなく、多数の修正およ
びバリエーションが可能であることを理解されるべきで
ある。
【図１】本発明に従うシステムの第一の実施例を示す図
である。
である。
【図２】本発明に従うシステムの第二の実施例を示す図
である。
である。
【図３】図２に示されるシステムの機能を示す図であ
る。
る。
【図４】図２に示される実施例の一部分の動作を示す図
である。
である。
５ ＡＴＭセルアダプテーション １０ メモリ １２ スリップ論理ユニット １４ アップ／ダウンカウンタ １６ ＳＲＴＳ受信機 １８ スイッチ １９ ライン ２０ カウンタ ２２ 変換機 ２４ ラインドライバ
Claims (24)
- 【請求項１】 受信されたデータストリームを再同期す
るためのタイミング回復システムであって、該システム
が：前記データストリームを受信し、前記データストリ
ーム内に含まれるタイミング情報を抽出し、前記抽出さ
れたタイミング情報に基づいて第一のタイミング信号を
出力するために構成された第一のタイミング信号生成
器；第二のタイミング信号を提供するためのクロックソ
ース；および前記データストリームを受信し、前記デー
タストリームを要望される速度にて出力するためのデー
タモジュールを含み、ここでこのデータモジュールが、
前記の第一のタイミング信号あるいは前記第二のタイミ
ング信号のいずれかを利用することによって前記データ
を前記要望される速度にて出力し、このタイミング回復
システムがさらに前記第一のタイミング信号あるいは前
記第二のタイミング信号のいずれかを前記データモジュ
ールに選択的に加えるためのスイッチを含むことを特徴
とするシステム。 - 【請求項２】 前記第一のタイミング信号生成器が、同
期残留タイムスタンプ受信機を含み、前記タイミング情
報が前記データストリーム内に含まれるタイムスタンプ
から成ることを特徴とする請求項１のシステム。 - 【請求項３】 前記データモジュールが、プロセッサ、
前記プロセッサに接続されたメモリバッファおよび前記
メモリバッファに接続されたメモリバッファ制御回路を
含むことを特徴とする請求項１のシステム。 - 【請求項４】 前記データモジュールがさらに前記メモ
リバッファの出力に接続された並列／直列変換機および
前記の並列／直列変換機の出力に接続されたラインドラ
イバを含むことを特徴とする請求項３のシステム。 - 【請求項５】 前記メモリバッファが、先入れ先出しバ
ッファであることを特徴とする請求項４のシステム。 - 【請求項６】 前記スイッチが二つの入力を持ち、これ
らの第一の入力が、前記第一のタイミング信号を受信
し、第二の入力が前記第二のタイミング信号を受信し、
ここでこのスイッチが、制御信号を受信し、前記制御信
号がこのスイッチの前記二つの入力のどちらがこのスイ
ッチの出力ライン上に出力されるかを決定することを特
徴とする請求項１のシステム。 - 【請求項７】 前記スイッチの前記出力が、前記並列／
直列変換機、前記ラインドライバおよび前記メモリバッ
ファ制御回路に接続されることを特徴とする請求項５の
システム。 - 【請求項８】 前記メモリバッファ制御回路が、スリッ
プ論理ユニットおよびアップ／ダウンカウンタを含むこ
とを特徴とする請求項５のシステム。 - 【請求項９】 前記データモジュールに接続されたマイ
クロプロセッサがさらに含まれることを特徴とする請求
項３のシステム。 - 【請求項１０】 前記マイクロプロセッサが、前記メモ
リバッファによって蓄積されるデータの量を低減する目
的で前記データモジュールの出力速度を制御することを
特徴とする請求項９のシステム。 - 【請求項１１】 受信されたデータストリームを再同期
するための方法であって、この方法が：前記データスト
リームを受信するステップ；前記受信されたデータスト
リーム内に含まれるタイミング情報を抽出するステッ
プ；前記抽出されたタイミング情報に基づいて第一のタ
イミング信号を生成するステップ；前記第一のタイミン
グ信号あるいはクロック信号のいずれかをデータ出力タ
イミング信号として選択するステップ；および前記デー
タ出力タイミング信号を利用して前記受信されたデータ
ストリームを要望される速度にて出力するステップを含
むことを特徴とする方法。 - 【請求項１２】 前記第一のタイミング信号が、同期残
留タイムスタンプ受信機を使用して生成され、前記タイ
ミング情報が前記データストリーム内に含まれるタイム
スタンプから成ることを特徴とする請求項１１の方法。 - 【請求項１３】 同期残留タイムスタンプ受信機を使用
するステップが、プロセッサ、前記のプロセッサに接続
されたメモリバッファおよび前記のメモリバッファに接
続されたメモリバッファ制御回路を使用して遂行される
ことを特徴とする請求項１１の方法。 - 【請求項１４】 前記メモリバッファの出力に接続され
た並列／直列変換機および前記並列／直列変換機の出力
に接続されたラインドライバがさらに含まれることを特
徴とする請求項１３の方法。 - 【請求項１５】 前記メモリバッファが、先入れ先出し
バッファであることを特徴とする請求項１４の方法。 - 【請求項１６】 前記選択ステップが、スイッチを使用
して遂行されることを特徴とする請求項１１の方法。 - 【請求項１７】 前記スイッチの前記出力が、前記並列
／直列変換機、前記ラインドライバおよび前記メモリバ
ッファ制御回路に接続されることを特徴とする請求項１
５の方法。 - 【請求項１８】 前記メモリバッファ制御回路が、スリ
ップ論理ユニットおよびアップ／ダウンカウンタを含む
ことを特徴とする請求項１５の方法。 - 【請求項１９】 前記メモリバッファによって蓄積され
たデータの量を低減する目的で前記メモリバッファの出
力速度を制御するステップがさらに含まれることを特徴
とする請求項１３の方法。 - 【請求項２０】 データメモリデバイス内に蓄積された
データの平均量を最小にするためのシステムであって、
このシステムが：データストリームを受信し、受信され
たデータストリームを前記データメモリデバイス内に蓄
積するための前記データメモリデバイスに接続された受
信機；前記データメモリデバイスからデータが出力され
る出力速度を制御するためのデータ出力制御モジュー
ル；および前記データメモリデバイス内に蓄積されたデ
ータを定量的に監視し、数値指標を出力するための監視
デバイスを含み；ここで前記データ出力制御モジュール
が前記数値指標を受信し、前記数値指標に従って前記出
力速度を調節し、この結果として、前記データメモリデ
バイス内に蓄積されるデータの平均量を調節することを
特徴とするシステム。 - 【請求項２１】 前記データ出力制御デバイスが、前記
データメモリデバイスによって現在蓄積されているデー
タの量が所定の要望されているレベル以上あるいは以下
であるか決定し、その後、前記出力速度を、前記データ
メモリデバイス内に蓄積されたデータの量を前記所定の
要望されるレベルに近付けるために調節することを特徴
とする請求項２０のシステム。 - 【請求項２２】 前記データ出力制御モジュールがマイ
クロプロセッサから成ることを特徴とする請求項２０の
システム。 - 【請求項２３】 前記データメモリデバイスが先入れ先
出しバッファであることを特徴とする請求項２０のシス
テム。 - 【請求項２４】 前記監視デバイスが、スリップ論理ユ
ニットおよびアップ／ダウンカウンタを含むことを特徴
とする請求項２０のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/628,174 US5761203A (en) | 1996-04-04 | 1996-04-04 | Synchronous and asynchronous recovery of signals in an ATM network |
| US08/628174 | 1996-04-04 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001317762A Division JP2002185544A (ja) | 1996-04-04 | 2001-10-16 | Ａｔｍ網における信号の同期および非同期回復 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1084358A true JPH1084358A (ja) | 1998-03-31 |
Family
ID=24517787
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9085440A Pending JPH1084358A (ja) | 1996-04-04 | 1997-04-04 | Ａｔｍ網における信号の同期および非同期回復 |
| JP2001317762A Pending JP2002185544A (ja) | 1996-04-04 | 2001-10-16 | Ａｔｍ網における信号の同期および非同期回復 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001317762A Pending JP2002185544A (ja) | 1996-04-04 | 2001-10-16 | Ａｔｍ網における信号の同期および非同期回復 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5761203A (ja) |
| EP (1) | EP0800326A3 (ja) |
| JP (2) | JPH1084358A (ja) |
| CA (1) | CA2198307A1 (ja) |
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|---|---|---|---|---|
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| JP2007195036A (ja) * | 2006-01-20 | 2007-08-02 | Yokogawa Electric Corp | 非同期網におけるクロック同期システム |
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| FR2872654B1 (fr) * | 2004-06-30 | 2006-09-08 | Alcatel Sa | Procede de re-synchronisation de flux beneficiant de services d'emulation de circuits, pour un reseau de communications a commutation de paquets |
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