JPH1079920A

JPH1079920A - メモリ制御回路

Info

Publication number: JPH1079920A
Application number: JP23186396A
Authority: JP
Inventors: Tadashi Amino; 忠網野; Yoshiyuki Miyazaki; 善行宮崎
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1996-09-02
Filing date: 1996-09-02
Publication date: 1998-03-24
Anticipated expiration: 2016-09-02
Also published as: JP3268981B2

Abstract

(57)【要約】【構成】映像信号Ｘ〜Ａのそれぞれがセレクタ１４に
よって所定期間毎に選択され、Ａ／Ｄ変換器１６および
フィルタ１８を介してＶＲＡＭ２０に与えられる。たと
えばスイッチ３０ｂが押されると、映像信号Ｙのスチル
信号がセレクタ３２から出力され、書込タイミング信号
に応じてフリップフロップ回路３４でラッチされる。こ
れによって生成されたマスク信号がＶＤ信号およびゲー
ト信号にマスクをかけるため、論理回路３８からの書込
開始信号の出力が禁止される。このため、マイコン４０
および信号生成回路４２からのアドレス信号およびライ
トイネーブル信号の出力も禁止され、この時点でＶＲＡ
Ｍ２０に書き込まれている映像信号Ｙの静止画像がモニ
タから出力される。【効果】スチル信号を所定期間毎にラッチするように
したため、如何なるタイミングでスチル制御をオン／オ
フしても、モニタから所望の映像を出力することができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はメモリ制御回路に関
し、特にたとえば複数の映像信号のそれぞれを所定期間
毎に切り換わる書込信号によって所定のメモリ領域に書
き込むことによって動画を出力するとともに、所望の映
像信号に対応するスチル信号に基づいて所望のメモリ領
域に対する書込信号の出力を禁止することによって静止
画を出力する、メモリ制御回路に関する。

【０００２】

【従来の技術】図１１に示す従来のメモリ制御回路１で
は、マイコン２および信号生成回路３のそれぞれから出
力されたアドレス信号およびライトイネーブル信号に従
って、セレクタ４によって３フィールド毎に選択された
映像信号Ｘ，Ｙ，ＺおよびＡのそれぞれがＶＲＡＭ５に
形成された４つのメモリ領域に書き込まれる。すなわ
ち、スチル制御がかけられていないときは、図１２
（Ｄ）に示すようにスチル信号はローレベルであるた
め、論理回路６からは図１２（Ｂ）に示すＶＤ信号に図
１２（Ｅ）に示すゲート信号によってゲートがかけられ
た信号が、図１２（Ｆ）に示す書込開始信号として出力
される。マイコン２はこの書込開始信号に従って所望の
領域のアドレス信号を出力し、アドレスを指定し終わる
と図１２（Ｇ）に示す書込終了信号を信号生成回路３に
与える。信号生成回路３は図１２（Ｆ）〜（Ｈ）からわ
かるように、書込開始信号に従ってライトイネーブル信
号をハイレベルとし、書込終了信号に従ってライトイネ
ーブル信号をローレベルとする。このようにして、モニ
タから映像信号Ｘ，Ｙ，ＺおよびＡの動画像が映し出さ
れている。

【０００３】また、たとえば映像信号ＹおよびＡに対し
てスチル制御がかけられると、図１３（Ｃ）に示す書込
タイミング信号に同期して、図１３（Ｄ）に示すように
スチル信号が映像信号ＹおよびＡに対応する所定期間ハ
イレベルとなる。したがって、その期間論理回路６から
書込開始信号が出力されることはなく、マイコン２およ
び信号生成回路３からアドレス信号およびライトイネー
ブル信号が出力されることはない。このようにして、モ
ニタには現時点でＶＲＡＭに書き込まれている映像信号
ＹおよびＡの静止画像が映し出される。

【０００４】

【発明が解決しようとする課題】しかし、このような従
来技術では、スチル制御をオフするタイミングによって
はモニタから誤った映像が出力される恐れがあった。す
なわち、たとえば図１４に示すタイミングＰ５およびＰ
６でスチル制御がオフされると、その直後のＶＤ信号に
ゲートがかからないため、図１４（Ｆ）からわかるよう
にタイミングＰ５およびＰ６の直後に書込信号が出力さ
れる。したがって、映像信号Ｙと映像信号Ｘとが書き込
まれるべきメモリ領域に映像信号ＹおよびＺと映像信号
Ａとが書き込まれてしまう。このため、モニタから図１
５に示すような誤った映像が出力されていた。

【０００５】それゆえに、この発明の主たる目的は、如
何なるタイミングでスチル制御をオン／オフしようと
も、モニタから所望の映像を出力することができる、メ
モリ制御回路を提供することである。

【０００６】

【課題を解決するための手段】この発明は、複数の映像
信号のそれぞれを所定期間に１回出力される書込信号に
よって所定のメモリ領域に書き込む書込手段、および所
望の映像信号に対応するスチル信号に基づいて所望のメ
モリ領域に対する書込信号の出力を禁止する禁止手段を
備えるメモリ制御回路において、スチル信号を所定期間
毎にラッチするラッチ手段をさらに備え、ラッチ手段の
出力を禁止手段に与えるようにしたことを特徴とする、
メモリ制御回路である。

【０００７】

【作用】スチル制御がかけられていないときは、たとえ
ばＶＲＡＭに形成される複数のメモリ領域のそれぞれに
所定期間毎に書込信号が与えられる。複数の映像信号の
それぞれは、その書込信号によって所定のメモリ領域に
書き込まれる。このため、たとえばモニタから複数の動
画像が出力される。所望の映像信号に対してスチル制御
がかけられると、その映像信号のスチル信号がラッチ手
段によってラッチされ、そのラッチ手段の出力によって
書込信号の出力が禁止される。このため、モニタの所定
のエリアからは静止画像が出力される。

【０００８】

【発明の効果】この発明によれば、ラッチ手段の出力に
よって書込信号の出力を禁止するようにしたため、その
禁止期間がスチル制御のオン／オフのタイミングによっ
て変動することはなく、モニタから所望の映像を出力す
ることができる。この発明の上述の目的，その他の目
的，特徴および利点は、図面を参照して行う以下の実施
例の詳細な説明から一層明らかとなろう。

【０００９】

【実施例】図１を参照して、この実施例のメモリ制御回
路１０はタイミングジェネレータ１２を含む。タイミン
グジェネレータ１２はセレクタ１４に第１セレクト信号
を与え、これによってセレクタ１４は、入力端子Ｃ１〜
Ｃ４から入力されたコンポジット映像信号Ｘ，Ｙ，Ｚお
よびＡのそれぞれを、３フィールド毎に選択する。した
がって、セレクタ１４からは図６（Ａ），図７（Ａ），
図８（Ａ）および図９（Ａ）に示す映像信号が出力され
る。この映像信号はＡ／Ｄ変換器１６でディジタル信号
に変換された後、フィルタ１８で水平方向において１画
素おきに間引かれる。

【００１０】その後、フィルタ１８からの映像信号が、
書込信号によって、すなわちマイコン４０からのアドレ
ス信号および信号生成回路４２からのライトイネーブル
信号によって、図２に示すような、カラム方向に４４８
ラインおよびロウ方向に７１８ドットをもつＶＲＡＭ２
０に書き込まれる。具体的には、映像信号Ｘはメモリ領
域ｘに書き込まれ、映像信号Ｙはメモリ領域ｙに書き込
まれ、映像信号Ｚはメモリ領域ｚに書き込まれ、そして
映像信号Ａはメモリ領域ａに書き込まれる。なお、メモ
リ領域ｘ〜ａのそれぞれは（カラム，ロウ）＝（０，
０）、（０，３５９）（２２４，０）および（２２４，
３５９）のアドレスを基準として２２４ライン×３５９
ドットの大きさをもつため、水平方向においてのみ間引
き処理がなされた１フィールドすなわち２２４ラインの
映像信号Ｘ〜ＡをＶＲＡＭ２０に書き込むことができ
る。

【００１１】ＶＲＡＭ２０に書き込まれた映像信号Ｘ〜
Ａは、図示しない読出信号によってインタレース方式で
読み出され、Ｄ／Ａ変換器２２でアナログ信号に変換さ
れた後、出力端子ｃ５から出力される。そして、モニタ
から図１０に示すように映像信号Ｘ〜Ａが出力される。
セレクタ１４から出力された映像信号Ｘ〜Ａに含まれる
垂直同期信号は、メモリ制御回路１０に含まれる垂直同
期分離回路２６で分離され、分離された垂直同期信号の
立ち上がりが、立ち上がり検出回路２８で検出される。
したがって、立ち上がり検出回路２８からは、図６
（Ｂ），図７（Ｂ），図８（Ｂ）および図９（Ｂ）に示
すように、映像信号Ｘ〜Ａに含まれる垂直同期信号の立
ち上がりに同期したＶＤ信号が出力される。また、スイ
ッチ回路３０からは、オペレータの制御に応じて、映像
信号Ｘ〜Ａのそれぞれに対応するスチル信号のレベルが
切り換えられる。すなわち、オペレータによってスイッ
チ３０ａがオンされるとラインＬ１を通じるスチル信号
がハイレベルとなり、スイッチ３０ｂがオンされるとラ
インＬ２を通じるスチル信号がハイレベルとなり、スイ
ッチ３０ｃがオンされるとラインＬ３を通じるスチル信
号がハイレベルとなり、そしてスイッチ３０ｄがオンさ
れるとラインＬ４を通じるスチル信号がハイレベルとな
る。

【００１２】セレクタ３２にはタイミングジェネレータ
１２から第２セレクト信号が与えられる。第２セレクト
信号は２ビットのデータであり、セレクタ１４の出力が
切り換えられてから１フィールド後にデータ値が切り換
えられる。すなわち、映像信号Ｘが出力されてから１フ
ィールド後にデータ値が“００”となり、映像信号Ｙが
出力されてから１フィールド後にデータ値が“０１”と
なり、映像信号Ｚが出力されてから１フィールド後にデ
ータ値が“１０”となり、そして映像信号Ａが出力され
てから１フィールド後にデータ値が“１１”となる。そ
して、“００”〜“１１”のそれぞれに応答して、すな
わち映像信号Ｘ〜Ａのそれぞれに対応する期間、セレク
タ３０がラインＬ１〜Ｌ４を介したスチル信号を選択す
る。

【００１３】したがって、オペレータがスイッチ３０ａ
〜３０ｄのいずれも押さなければ、セレクタ３２から出
力されるスチル信号は図６（Ｄ）に示すように常にロー
レベルであるが、オペレータが、たとえば図７に示すタ
イミングＰ１およびＰ２でスイッチ３０ｂおよび３０ｄ
を押すと、セレクタ３２から出力されるスチル信号は、
図７（Ｄ）に示すように、タイミングＰ１およびＰ２で
立ち上がり、その後、図８（Ｄ）に示すように、映像信
号ＹおよびＡに対応する期間にわたってスチル信号が立
ち上がる。そして、オペレータが図９に示すタイミング
Ｐ３およびＰ４でスイッチ３０ｂおよび３０ｄをオフす
ると、図９（Ｄ）に示すようにそのタイミングＰ３およ
びＰ４でスチル信号が立ち下がり、その後スチル信号は
常にローレベルとなる。

【００１４】タイミングジェネレータ１２からはまた、
第２セレクト信号の切り換えに同期して、すなわちセレ
クタ１４からの出力が切り換えられてから１フィールド
後に、図６（Ｃ），図７（Ｃ），図８（Ｃ）および図９
（Ｃ）に示すように書込タイミング信号が出力される。
なお、この書込タイミング信号は図示しないクロックの
周期に相当する期間ハイレベルとなる。フリップフロッ
プ回路３４では、セレクタ３２からのスチル信号がその
書込タイミング信号によってラッチされ、これによって
フリップフロップ回路３４から、図６（Ｅ），図７
（Ｅ），図８（Ｅ）および図９（Ｅ）に示すマスク信号
が出力される。したがって、図６（Ｄ）に示すようにス
チル信号が常にローレベルであれば、マスク信号は図６
（Ｅ）に示すように常にローレベルとなる。

【００１５】しかし、セレクタ３２からのスチル信号の
レベルが変化する場合、フリップフロップ回路３４では
書込タイミング信号が立ち下がるタイミングでスチル信
号がラッチされ、そのタイミングでのレベル信号がマス
ク信号となる。したがって、図７においては図７（Ｃ）
に示す書込タイミング信号の立ち下がり時、スチル信号
は図７（Ｄ）に示すように偶然ローレベルであるため、
マスク信号は図７（Ｅ）に示すように常にローレベルと
なるが、図８においては、スチル信号は図８（Ｄ）に示
すように映像信号ＸおよびＡに対応する期間にわたって
ハイレベルとなるため、マスク信号は、図８（Ｅ）から
わかるように、スチル信号より１クロック遅れて変化す
る。また、図９ではタイミングＰ３およびＰ４でスチル
信号が立ち下がるが、スチル信号はタイミングＰ３およ
びＰ４の直前に出力された書込タイミング信号の立ち下
がり時にハイレベルであるため、マスク信号は、図９
（Ｅ）に示すように、タイミングＰ３およびＰ４の後に
出力される書込タイミング信号の立ち下がりまでハイレ
ベルを維持する。

【００１６】信号生成回路３６はセット端子から書込タ
イミング信号を受け、リセット端子からライトイネーブ
ル信号を受け、そしてゲート信号を出力する。すなわ
ち、図６（Ｆ），図７（Ｆ），図８（Ｆ）および図９
（Ｆ）に示すように、信号生成回路３６は書込タイミン
グ信号の立ち上がりに１クロック遅れてゲート信号を立
ち上げ、ライトイネーブル信号の立ち上がりに１クロッ
ク遅れてゲート信号を立ち下げる。信号生成回路３６に
ついて説明すると、図３に示すように、セット端子Ｃ６
に与えられた書込タイミング信号はＯＲ回路３６ｃに与
えられる。また、リセット端子Ｃ７に与えられたライト
イネーブル信号は反転回路３６ａを介してＡＮＤ回路３
６ｂに与えられる。ＡＮＤ回路３６ｂにはまた、フリッ
プフロップ回路３６ｄの出力が与えられ、両者のＡＮＤ
信号がＯＲ回路３６ｃに与えられる。そして、ＯＲ回路
３６ｃからのＯＲ信号がフリップフロップ回路３６ｄに
与えられる。フリップフロップ回路３６ｄの出力はま
た、端子Ｃ８から出力される。

【００１７】したがって、たとえば図４（Ｂ）に示すよ
うな信号がリセット端子Ｃ７に与えられると、その信号
とフリップフロップ回路３６ｄの出力とに従って、ＡＮ
Ｄ回路３６ｂから図４（Ｃ）に示すＡＮＤ信号が出力さ
れる。一方、セット端子Ｃ６から図４（Ａ）に示す信号
が与えられると、その信号とＡＮＤ信号とに従って、Ｏ
Ｒ回路３６ｃから図４（Ｄ）に示すようなＯＲ信号が出
力される。フリップフロップ回路３６ｄは１クロック毎
にＯＲ信号をラッチするため、フリップフロップ回路３
６ｄからは図４（Ｅ）に示すようにＯＲ信号に対して１
クロック遅れた信号が出力される。つまり、信号生成回
路３６からは、セット端子Ｃ６への入力の立ち上がりに
１クロック遅れて立ち上がり、リセット端子Ｃ７の入力
の立ち上がりに１クロック遅れて立ち下がる信号が出力
される。なお、セット端子Ｃ６の入力とリセット端子Ｃ
７の入力とが同時に立ち上がるときはセット端子Ｃ６の
入力の方が優先されるが、この実施例ではこのような事
態は生じないため、考える必要はない。

【００１８】図１に戻って、論理回路３８には立ち上が
り検出回路２８からのＶＤ信号、信号生成回路３６から
のゲート信号およびフリップフロップ回路３４からのマ
スク信号が与えられる。スチル制御がかけられていない
とき、すなわちオペレータがスイッチ３０ａ〜３０ｄの
いずれもオンしていないときや図７に示すタイミングＰ
１およびＰ２でスイッチ３０ｂおよび３０ｄをオンした
時点では、マスク信号は図６（Ｅ）および図７（Ｅ）の
ように常にローレベルであるため、論理回路３８からは
ＶＤ信号とゲート信号との論理和が、書込の開始を指示
する書込開始信号として出力される。すなわち、論理回
路３８からは図６（Ｇ）に示すように、書込タイミング
信号に続く１つのＶＤ信号にのみゲートがかけられる。
一方、図８（Ｅ）および図９（Ｅ）のようにマスク信号
がハイレベルとなる期間は、それによってＶＤ信号およ
びゲート信号にマスクがかけられ、その期間の書込開始
信号の出力が禁止される。このため、マイコン４０から
のアドレス信号の出力および信号生成回路４２からのラ
イトイネーブル信号の出力も禁止される。

【００１９】マイコン４０は、書込開始信号とタイミン
グジェネレータ１２からの第２セレクト信号および書込
タイミング信号とを受け、図５に示すフロー図に従って
アドレス信号と書込が終了したことを示す書込終了信号
を出力する。書込終了信号はアドレス信号の出力が完了
した時点で、すなわち図６（Ｈ），図７（Ｈ），図８
（Ｈ）および図９（Ｈ）に示すように書込開始信号が出
力されてからほぼ１フィールド後に、１クロック期間ハ
イレベルとなる。一方、信号生成回路４２は書込開始信
号および書込終了信号に従って図６（Ｉ），図７
（Ｉ），図８（Ｉ）および図９（Ｉ）に示すようにライ
トイネーブル信号を出力する。すなわち、書込開始信号
をセット端子から受け、その立ち上がりから１クロック
遅れてライトイネーブル信号を立ち上げる。また、書込
終了信号をリセット端子から受け、書込終了信号の立ち
上がりから１クロック遅れてライトイネーブル信号を立
ち下げる。なお、信号生成回路４２は信号生成回路３６
と同様に構成されているため、重複した説明を省略す
る。

【００２０】マイコン４０の処理を図５に示すフロー図
を用いて説明する。マイコン４０はまずステップＳ１で
書込タイミング信号が立ち上がったかどうか判断し、
“ＮＯ”であればステップＳ１に戻るが、“ＹＥＳ”で
あれば、ステップＳ３〜Ｓ９のそれぞれで第２セレクト
信号のデータ値を判別する。そして、データ値が“０
０”であれば、ステップＳ１１で書込の開始アドレスを
（カラム，ロウ）＝（０，０）とし、データ値が“０
１”であれば、ステップＳ１３で開始アドレスを（カラ
ム，ロウ）＝（０，３５９）とし、データ値が“１０”
であれば、ステップＳ１５で開始アドレスを（カラム，
ロウ）＝（２２４，０）とし、そしてデータ値が“１
１”であれば、ステップＳ１７で開始アドレスを（カラ
ム，ロウ）＝（２２４，３５９）とする。続いて、ステ
ップＳ１９で書込開始信号が与えられたかどうか判断
し、“ＮＯ”であればステップＳ３に戻るが、“ＹＥ
Ｓ”であればステップＳ１９で、開始アドレスを基準と
する２２４ラインおよび３５９ドットの領域に、アドレ
ス信号を出力する。そして、アドレス信号の出力が終了
すると、ステップＳ２３で書込終了信号を出力し、ステ
ップＳ１に戻る。このため、ライトイネーブル信号はア
ドレス信号の出力が終了してから１クロック後に立ち下
がる。なお、書込タイミング信号が立ち上がってから映
像信号を書込処理を行うようにしたため、セレクタ１４
の出力が切り換わってから１フィールド期間を用いてク
ロックを垂直同期信号にロックすることができる。

【００２１】この実施例によれば、図６のようにスチル
制御がかけられていないときは、フリップフロップ回路
３４から出力されるマスク信号は常にローレベルである
ため、信号生成回路３６からのゲート信号によって、書
込タイミング信号に続く１つのＶＤ信号のみが、書込開
始信号としてマイコン４０および信号生成回路４２に与
えられる。このため、書込開始信号に従ってマイコン４
０および信号生成回路４２からアドレス信号およびライ
トイネーブル信号が出力され、書込終了信号によってラ
イトイネーブル信号が立ち下がる。したがって、セレク
タ１４で選択された映像信号Ｘ〜ＡがＶＲＡＭ２０のメ
モリ領域ｘ〜ａに書き込まれる。このため、モニタから
は映像信号Ｘ〜Ａに対応する動画像が出力される。

【００２２】図７に示すタイミングＰ１およびＰ２で映
像信号ＹおよびＡにスチル制御がかけられると、セレク
タ３２から図７（Ｄ）に示すスチル信号が出力される
が、そのスチル信号が図７（Ｃ）に示す書込タイミング
信号に応じてフリップフロップ回路３４でラッチされる
ことによって、マスク信号は図７（Ｅ）に示すように依
然としてローレベルとなる。このため、この時点ではま
だモニタ２４からは動画像が出力される。

【００２３】しかし、次回からは、図８（Ｄ）に示すよ
うに、書込タイミング信号の立ち上がりに同期して映像
信号ＹおよびＡに対応するスチル信号が立ち上がるた
め、フリップフロップ回路３４からはそのスチル信号よ
り１クロック遅れたマスク信号が出力される。したがっ
て、マスク信号がハイレベルとなる期間マイコン４０お
よび信号生成回路４２からのアドレス信号およびライト
イネーブル信号の出力が禁止され、ＶＲＡＭ２０のメモ
リ領域ｙおよびａに映像信号ＹおよびＡが書き込まれる
ことはない。したがって、モニタからは現時点でＶＲＡ
Ｍ２０に書き込まれている映像信号ＹおよびＡに対応す
る静止画像が出力される。その後、図９に示すタイミン
グＰ３およびＰ４でスチル制御がオフされると、図９
（Ｄ）に示すようにそのタイミングでスチル信号が立ち
下がる。しかし、マスク信号は図９（Ｅ）に示すように
タイミングＰ３およびＰ４以降もハイレベルを維持し、
書込タイミング信号の立ち下がりに同期して立ち下が
る。このため、図８に示すタイミングと同様に、ＶＲＡ
Ｍ２０のメモリ領域ｙおよびａに映像信号ＹおよびＡは
書き込まれず、モニタ２４からは現時点で書き込まれて
いる映像信号ＹおよびＡに対応する静止画像が出力され
る。

【００２４】この実施例によれば、スチル信号を書込タ
イミング信号に応じてフリップフロップ回路３４でラッ
チするようにしたため、如何なるタイミングでスチル制
御をオン／オフしようとも、モニタからは図１０に示す
ように所望の画像を出力することができる。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック図である。

【図２】ＶＲＡＭを示す図解図である。

【図３】信号生成回路を示すブロック図である。

【図４】図３実施例の動作を示すタイミング図であり、
（Ａ）はセット端子入力を示す波形図であり、（Ｂ）は
リセット端子入力を示す波形図であり、（Ｃ）はＡＮＤ
信号を示す波形図であり、（Ｄ）はＯＲ信号を示す波形
図であり、そして（Ｅ）はフリップフロップ回路の出力
を示す波形図である。

【図５】図１実施例の動作の一部を示すフロー図であ
る。

【図６】図１実施例の動作の一部を示すタイミング図で
あり、（Ａ）は映像信号を示す図解図であり、（Ｂ）は
ＶＤ信号を示す波形図であり、（Ｃ）は書込タイミング
信号を示す波形図であり、（Ｄ）はスチル信号を示す波
形図であり、（Ｅ）はマスク信号を示す波形図であり、
（Ｆ）はゲート信号を示す波形図であり、（Ｇ）は書込
開始信号を示す波形図であり、（Ｈ）は書込終了信号を
示す波形図であり、（Ｉ）はライトイネーブル信号を示
す波形図である。

【図７】図１実施例の動作の一部を示すタイミング図で
あり、（Ａ）は映像信号を示す図解図であり、（Ｂ）は
ＶＤ信号を示す波形図であり、（Ｃ）は書込タイミング
信号を示す波形図であり、（Ｄ）はスチル信号を示す波
形図であり、（Ｅ）はマスク信号を示す波形図であり、
（Ｆ）はゲート信号を示す波形図であり、（Ｇ）は書込
開始信号を示す波形図であり、（Ｈ）は書込終了信号を
示す波形図であり、（Ｉ）はライトイネーブル信号を示
す波形図である。

【図８】図１実施例の動作の一部を示すタイミング図で
あり、（Ａ）は映像信号を示す図解図であり、（Ｂ）は
ＶＤ信号を示す波形図であり、（Ｃ）は書込タイミング
信号を示す波形図であり、（Ｄ）はスチル信号を示す波
形図であり、（Ｅ）はマスク信号を示す波形図であり、
（Ｆ）はゲート信号を示す波形図であり、（Ｇ）は書込
開始信号を示す波形図であり、（Ｈ）は書込終了信号を
示す波形図であり、（Ｉ）はライトイネーブル信号を示
す波形図である。

【図９】図１実施例の動作の一部を示すタイミング図で
あり、（Ａ）は映像信号を示す図解図であり、（Ｂ）は
ＶＤ信号を示す波形図であり、（Ｃ）は書込タイミング
信号を示す波形図であり、（Ｄ）はスチル信号を示す波
形図であり、（Ｅ）はマスク信号を示す波形図であり、
（Ｆ）はゲート信号を示す波形図であり、（Ｇ）は書込
開始信号を示す波形図であり、（Ｈ）は書込終了信号を
示す波形図であり、（Ｉ）はライトイネーブル信号を示
す波形図である。

【図１０】モニタから出力される映像信号を示す図解図
である。

【図１１】従来技術を示すブロック図である。

【図１２】図１１に示す従来技術の動作の一部を示すタ
イミング図であり、（Ａ）は映像信号を示す図解図であ
り、（Ｂ）はＶＤ信号を示す波形図であり、（Ｃ）は書
込タイミング信号を示す波形図であり、（Ｄ）はスチル
信号を示す波形図であり、（Ｅ）はゲート信号を示す波
形図であり、（Ｆ）は書込開始信号を示す波形図であ
り、（Ｇ）は書込終了信号を示す波形図であり、（Ｈ）
はライトイネーブル信号を示す波形図である。

【図１３】図１１に示す従来技術の動作の一部を示すタ
イミング図であり、（Ａ）は映像信号を示す図解図であ
り、（Ｂ）はＶＤ信号を示す波形図であり、（Ｃ）は書
込タイミング信号を示す波形図であり、（Ｄ）はスチル
信号を示す波形図であり、（Ｅ）はゲート信号を示す波
形図であり、（Ｆ）は書込開始信号を示す波形図であ
り、（Ｇ）は書込終了信号を示す波形図であり、（Ｈ）
はライトイネーブル信号を示す波形図である。

【図１４】図１１に示す従来技術の動作の一部を示すタ
イミング図であり、（Ａ）は映像信号を示す図解図であ
り、（Ｂ）はＶＤ信号を示す波形図であり、（Ｃ）は書
込タイミング信号を示す波形図であり、（Ｄ）はスチル
信号を示す波形図であり、（Ｅ）はゲート信号を示す波
形図であり、（Ｆ）は書込開始信号を示す波形図であ
り、（Ｇ）は書込終了信号を示す波形図であり、（Ｈ）
はライトイネーブル信号を示す波形図である。

【図１５】従来技術のモニタから出力される映像信号を
示す図解図である。

【符号の説明】

１０ …メモリ制御回路１２ …タイミングジェネレータ２０ …ＶＲＡＭ３４ …フリップフロップ回路３６，４２ …信号生成回路３８ …論理回路４０ …マイコン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｎ 5/262 Ｈ０４Ｎ 5/907 Ｂ 5/907 Ｇ０６Ｆ 15/62 ３２０Ｐ

Claims

【特許請求の範囲】

【請求項１】複数の映像信号のそれぞれを所定期間に１
回出力される書込信号によって所定のメモリ領域に書き
込む書込手段、および所望の映像信号に対応するスチル
信号に基づいて所望のメモリ領域に対する前記書込信号
の出力を禁止する禁止手段を備えるメモリ制御回路にお
いて、前記スチル信号を前記所定期間毎にラッチするラッチ手
段をさらに備え、前記ラッチ手段の出力を前記禁止手段
に与えるようにしたことを特徴とする、メモリ制御回
路。
【請求項２】前記複数の映像信号のそれぞれは前記所定
期間毎に切り換えられて前記所定のメモリ領域に与えら
れ、前記所定期間は少なくとも２フィールド期間であ
る、請求項１記載のメモリ制御回路。