JPH07147668A - 画像メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、カウンタの初期値ロードのタイミ
ングをフィールドに応じて変化させることによって、小
規模なゲート数、ＩＣ数で簡潔なアドレス生成アルゴリ
ズムを有する画像処理装置を提供することを目的とす
る。 【構成】 パルス発生手段103の出力でカウンタ108〜11
0の初期値のロードを制御し、水平同期信号の前縁およ
び後縁で２つのパルスを発生するパルス発生手段104
で、カウンタ108〜110の計数を行なう。そのため、１ラ
イン走査ののち２つづつ計数していく。パルス発生手段
103の出力は一方のフィールドでは例えばパルス発生手
段104の２つの出力パルスの間、他方のフィールドでは
例えばパルス発生手段104の２つの出力パルスの後に発
生することにより、初期値がフレーム座標で与えられて
もインターレース走査が実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像メモリの制御を行な
う画像メモリ装置に関するものである。

【０００２】

【従来の技術】近年、画像処理装置はデジタル化が不可
欠であり、また、メモリを具備することにより、様々な
処理が可能である。その中で、インターレース化された
画像の窓開け、画像の移動および２つ以上の画像で画面
を分割し、さらに分割の境界を移動させる効果では、画
像位置や境界位置の座標はフレームで導出するのが便利
であるが、実際のメモリ読み出しや境界切り替えにはイ
ンターレースを考慮しなくてはならない。また、空間フ
ィルタリング等の処理を行う場合、メモリへの書き込み
／読みだしに際して、インターレースとしてアドレスを
与えるかノンインターレースとしてアドレスを与えるか
を任意に選択できる必要がある。

【０００３】以下に、従来の画像メモリ装置について説
明する。従来の画像メモリ装置としては、例えば特開昭
６２−１０７５８２号公報に示されている。図６は従来
の画像メモリ装置のブロック図を示すものである。

【０００４】図中、６１０は映像信号の水平同期期間に
２つのパルスを発生するパルス発生器、６１５はパルス
発生器６１０の出力と同期信号とをインターレース／ノ
ンインターレース識別信号Ｉにより選択する選択器、６
１６は選択器６１５の出力と外部装置６２４（図中では
ハードコピー装置）からの垂直読み出しクロックとをメ
モリに対しての読み出し／書き込みモード識別信号Ｗ／
Ｒで選択する選択器、６１７は映像信号の垂直同期信号
Ｖと外部装置６２０からの垂直リセット信号ＶＹを選択
する選択器、６１８は記憶回路６１４の垂直アドレス発
生用カウンタ、６１９はカウンタ６１８の出力の最下位
ビットとフィールド識別信号Ｆとを前記読み出し／書き
込みモード識別信号Ｗ／Ｒにより選択し、新たな最下位
ビットとする選択器である。

【０００５】以上のように構成された従来の画像メモリ
装置においては、映像信号がインターレース方式である
場合、選択器６１５はパルス発生器６１０の出力を選択
し、カウンタ６１８は１走査線毎に２つのパルスを計数
する。選択器６１９はフィールド識別信号Ｆを選択し、
カウンタ６１８の計数出力の最下位ビットをフィールド
識別信号に置換するので、メモリの走査線順序に関する
アドレスはフィールド毎に奇数または偶数アドレスで２
アドレス置きになる。従って最終的には映像の走査線順
に映像信号をメモリに記憶する。また、映像信号がノン
インターレースであった場合、選択器６１５は映像信号
の同期信号を選択し、選択器６１９はカウンタ６１８の
最下位ビットを選択する。よってカウンタ６１８は同期
信号を計数し、この計数出力がそのまま走査線順序に関
するアドレスとなるので映像信号を走査線順にメモリに
記憶させることができる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の構成では、最下位ビットとフィールド識別信号を選
択する選択器が各カウンタ一つに対して一つずつ必要で
あり、また、ワイプ、ロール等の画像効果の実現を目的
とした装置に対しては複数画像の画面上での境界位置導
出にも同様の技術が必要となり、そのためゲート数が大
である。また、カウンタの出力に制御装置から制御され
た選択器を有する点で、制御部とカウンタの分離が困難
で、制御部のみをＰＬＤ等で構成する場合、構成が複雑
で使用ＩＣ数が多くなる。さらに画像や境界の移動に際
して、例えば偶フィールド時に奇フィールドのデータを
出力でき、かつ奇フィールド上に境界位置がある場合に
対応できる必要があるが、従来の技術ではそれに対応す
ることができないという問題点を有していた。

【０００７】本発明は上記のような従来の問題点を解決
するもので、カウンタの初期値ロードのタイミングをフ
ィールドに応じて変化させることによって、小規模なゲ
ート数、ＩＣ数で簡潔なアドレス生成アルゴリズムを有
する画像処理装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】この目的を達成するため
に本発明の画像メモリ装置は、水平同期信号の一部に関
連した２つのパルスを発生させ、さらにフィールド識別
信号に応じて前記２つのパルスのうちの１つを選択して
出力するする第１のパルス発生手段と、前記水平同期信
号に関連した２つのパルスを発生する第２のパルス発生
手段と、第１と第２のカウンタと、前記第１のカウンタ
の初期値としてフレーム座標で表現されたメモリ読みだ
し開始垂直アドレスを与える第１のレジスタと、前記第
２のカウンタの初期値としてフレーム座標で表現された
切り換え境界垂直位置を与える第２のレジスタと、第１
のカウンタの出力により垂直アドレスを指定される画像
記憶手段と、前記画像記憶手段の出力データを入力と
し、前記第２のカウンタの出力に応じて出力可否を選択
する選択手段を備え、前記第１のパルス発生手段の出力
が前記第１および第２のカウンタのロード端子に印加さ
れ、前記第２のパルス発生手段の出力が前記第１および
第２のカウンタの計数許可端子に印加されてなる構成を
有している。

【０００９】

【作用】画面に映像が出力されるラインの一番初めのラ
インが属するフィールドを以下偶フィールドとすると、
上記の構成によれば、偶フィールドにおいては第１のパ
ルス発生手段の出力パルスが、第２のパルス発生手段が
発生する２つのパルスの内、後に出力されるパルスより
後に発生するようにすればカウンタは初期値をロードし
た後１ライン走査したのち、２つのパルスを計数する。
このことにより第１のレジスタ内の初期値がフレーム座
標で表わされたならば、初期値が偶フィールドに該当し
ている場合は偶フィールドのデータのみを読み出し、初
期値が奇フィールドに該当している場合は奇フィールド
のみを読みだしていく。奇フィールドにおいては第１の
パルス発生手段の出力パルスが、第２のパルス発生手段
が発生する２つのパルスの間に発生するようにすれば、
カウンタは初期値をロードした後、画像を読み出す前に
１回ダミーで計数し、その後１ライン走査した後、２つ
のパルスを計数する。このことにより初期値が偶フィー
ルドの場合は初期値の次のラインから走査を開始し、の
ち順次奇フィールドのみを読み出し、初期値が奇フィー
ルドの場合は初期値の次のラインから開始し、のち順次
偶フィールドのみを読みだしていく。

【００１０】

【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。図１は本発明の第１の実施例におけ
る画像処理制御装置のブロック図を示すものである。

【００１１】図１において、１０１は水平同期信号ＨＤ
が印加される入力端子、１０２はフィールド識別信号Ｆ
が印加される入力端子、１０３は映像が読みだされるべ
き最初のラインの直前の水平同期信号の前縁および後縁
で２つのパルスを発生し、１クロック遅らせた後、フィ
ールド識別信号に応じて前記２つのパルスのうちの１つ
を選択して出力する第１のパルス発生手段、１０４は水
平同期信号の前縁および後縁の２つのパルスを発生する
第２のパルス発生手段である。

【００１２】また、１０５，１０６，１０７はカウンタ
の初期値を保持するレジスタ、１０８はレジスタ１０５
により初期値をあたえられる記憶手段の垂直アドレス用
アップカウンタ、１１０はレジスタ１０７により初期値
を与えられる記憶手段の垂直アドレス用アップカウン
タ、１０９は境界位置制御用ダウンカウンタである。１
１１はカウンタ１０８により垂直アドレスを与えられる
記憶手段、１１２はカウンタ１１０により垂直アドレス
を与えられる記憶手段、１１３は記憶手段１１１と記憶
手段１１２の出力データをカウンタ１０９の出力に応じ
て選択する選択手段、１１４は選択手段１１３の出力が
印加される出力端子である。

【００１３】以上のように構成された本実施例の画像処
理制御装置について、以下その動作を説明する。図２に
図１の装置の各信号線における波形図を示す。入力端子
１０１には水平同期信号ＨＤが印加される。また、入力
端子１０２にはフィールド識別信号Ｆが印加される。信
号ＨＤと信号Ｆを受け、パルス発生手段１０３は、画像
を読みだすべき最初のライン直前の水平同期信号の立ち
上がりおよび立ち下がりエッジを検出し、それを１クロ
ック分遅らせた信号を発生し、偶フィールドにおいては
立ち上がりに起因したパルスを、奇フィールドにおいて
は立ち下がりに起因するパルスを選択し、カウンタ初期
値のロードパルスＬＰとして出力する。パルス発生手段
１０４は水平同期信号の立ち下がりおよび立ち上がりエ
ッジを計数許可パルスＣＰとして出力する。

【００１４】初期値ａは有効ラインの一番上を０とし、
フレーム座標で表現される。その結果、偶フィールドに
おいては、カウンタ１０８はレジスタ１０５から初期値
ａをロードした後、１ライン走査し、その後２つ計数し
ていく。初期値ａが偶数（偶フィールドに該当する）な
らば画像を読み出す時点では常に偶フィールドの画像デ
ータが記憶されているアドレスを出力し、初期値ａが奇
数（奇フィールドに該当する）ならば奇フィールドの画
像データが記憶されているアドレスを出力する。

【００１５】また、奇フィールドにおいては、カウンタ
１０８はレジスタ１０５から初期値ａをロードした後、
１回ダミーで計数してアドレスを出力する。その後画像
を読み出すときには、初期値ａが偶数（偶フィールドに
該当する）ならば、初期値ａの次のラインから順次奇フ
ィールドの画像データが記憶されているアドレスを出力
し、初期値ａが奇数（奇フィールドに該当する）なら
ば、初期値ａの次のラインから順次偶フィールドの画像
データが記憶されているアドレスを出力する。この様子
を図２中、信号Ａ１で示す。

【００１６】以上により、例えば初期値ａが２であった
場合は偶フィールド時には２、４、…というアドレスが
出力され、奇フィールド時には３、５、…というアドレ
スが出力される。また、例えば初期値ａが３であった場
合は偶フィールド時は３、５、…と出力され、奇フィー
ルド時には従来では２、４、…と出力されたものが、正
しく４、６…と出力することができる。

【００１７】カウンタ１０９は偶フィールドにおいては
レジスタから初期値ｂをロードした後、１ライン走査の
後、２つづつ計数していく。奇フィールドにおいてはレ
ジスタから初期値ｂをロードした後、１回ダミーで計数
してから１ライン走査の後２つづつ計数する。そしてア
ンダーフローを起こしたときに選択手段１１３で２つの
記憶手段１１１，１１２の出力を選択し、画像切り替え
を行う。

【００１８】以上により、例えば初期値ｂが２であった
場合は偶フィールド時には２、０、−２と出力され、奇
フィールド時には１、−１と出力され、符号ビットで画
面切り替えを行なえば適切に垂直座標２を最後に次のラ
インから別の画像に切り換えることができる。

【００１９】本実施例による使用ＩＣ数の結果は、制御
部をＡＳＩＣ、その他を汎用ＴＴＬで実現した場合にお
いて７個であった。従来の技術を用いると１０個のＩＣ
を要する。

【００２０】この結果から明らかなように、本実施例に
よる画像処理制御装置は、アルゴリズムおよび使用ＩＣ
数の点で優れた効果が得られる。

【００２１】以下、本発明の第２の実施例について図面
を参照しながら説明する。図３は本発明の第２の実施例
における画像メモリ装置の回路図を示すものである。第
１の実施例と異なる点は、使用するカウンタをロード優
先とし、さらに各手段において共有化を図ったことであ
る。

【００２２】図３において、３０１はフィールド識別信
号Ｆを印加する入力端子、３０２は水平同期信号ＨＤを
印加する入力端子である。また、３０３は水平同期信号
ＨＤを計数するカウンタ、３０４はカウンタ３０３の出
力とフィールド識別信号Ｆから画像を読みだすべき最初
のラインの１つ前のラインの時を検出し、論理値１を出
力するデコーダ、３０７は水平同期信号ＨＤを１クロッ
ク遅延させるＤタイプのエッジトリガラッチ（以下Ｄラ
ッチという）、３０５はＨＤとＤラッチ３０７の出力か
らＨＤの立ち上がりエッジを出力する論理ゲート、３０
６はＨＤとＤラッチ３０７の出力からＨＤの立ち下がり
エッジを出力する論理ゲートである。

【００２３】また、３０８は論理ゲート３０５の出力と
論理ゲート３０６の出力をフィールド識別信号に応じて
選択するセレクタ、３０９はデコーダ３０４の出力値が
論理値０の時、セレクタ３０８の出力にマスクをする論
理ゲート、３１０は論理ゲート３０５と論理ゲート３０
６の出力を合成し、２つのパルスにする論理ゲートであ
る。また、３１１は初期値を保持するレジスタ、３１２
はロード優先のカウンタである。

【００２４】上記のように構成された画像メモリ装置に
ついて、以下その動作を説明する。図４に図３の装置の
各信号線における波形図を示す。

【００２５】まず、入力端子３０２に水平同期信号ＨＤ
が印加されたとき、ＨＤの立ち上がりによって論理ゲー
ト３０５の出力Ｐ１にパルスが発生する。また、ＨＤの
立ち下がりによって論理ゲート３０６の出力Ｐ２にパル
スが発生する。パルスＰ１によりカウンタ３０３は計数
する。デコーダ３０４はカウンタ３０３の出力と入力端
子３０１に印加されたフィールド識別信号をデコード
し、有効ラインの直前のラインを検出し、出力Ｌに論理
値１を出力する。

【００２６】セレクタ３０８は、Ａフィールドの時はＰ
１を、Ｂフィールドの時はＰ２を出力する。論理ゲート
３０９はセレクタ３０８で選択されたパルスを信号Ｌが
論理値１の時のみ活性とし、したがって論理ゲート３０
９の出力ＬＰには有効ラインの直前のライン時のみパル
スが発生する。論理ゲート３１０はＰ１とＰ２を合成
し、すなわちＨＤの立ち上がりおよび立ち下がりの両エ
ッジに関連したパルスを発生する。

【００２７】偶フィールドの場合はＣＰの２つのパルス
の内、後に発生するパルスと、ＬＰに発生するパルスが
同時に起こり、ロード優先カウンタ３１２はレジスタ３
１１に保持されている値ａをロードする。その後１ライ
ンの走査の後、２つのパルスで計数する。

【００２８】奇フィールドの場合はＣＰの２つのパルス
の内、前に発生するパルスと、ＬＰに発生するパルスが
同時に起こり、ロード優先カウンタ３１２はレジスタ３
１１に保持されている値ａをロードする。そしてＣＰの
２つのパルスの内、後で発生するパルスで１つダミーの
計数を行い、１ラインの走査の後、２つのパルスで計数
する。このようにして、レジスタにフレームによる座標
値が入っていてもフィールドにより、適切なメモリ垂直
アドレスが得られる。この様子を図４中、Ａで示す。

【００２９】以上のように、本実施例による第１のパル
ス発生手段と第２のパルス発生手段において、そのほと
んどを共有化する構成により、大変少ないゲート数で画
像処理制御装置を構成することができる。

【００３０】図５は本発明の第３の実施例における画像
メモリ装置のブロック図を示すものである。図５におい
て、５０１は水平同期信号ＨＤを入力する入力端子、５
０２はフィールド識別信号Ｆを入力する入力端子、５０
３はインターレース／ノンインターレース識別信号Ｉを
入力する入力端子である。

【００３１】また、５０４は画像を読みだすべき最初の
ラインの水平同期信号の前縁および後縁でパルスを発生
し、フィールド識別信号Ｆおよびインターレース／ノン
インターレース識別信号Ｉに応じて前記２つのパルスの
うちの１つを選択し出力する第３のパルス発生手段であ
る。

【００３２】５０５’はパルス発生手段であり、その内
部の５０５は水平同期信号の前縁および後縁でパルスを
発生する第４のパルス発生手段、５０６は水平同期信号
の後縁で１つのパルスを発生する第５のパルス発生手
段、５０７はインターレース／ノンインターレース識別
信号Ｉに応じてパルス発生手段５０５の出力とパルス発
生手段５０６の出力を選択する第２の選択手段である。
５０８は数値を保持するレジスタ、５０９はカウンタ、
５１０はカウンタ５０９により垂直アドレスを与えられ
る記憶手段である。

【００３３】上記のように構成された本実施例の画像処
理制御装置について、以下その動作を説明する。パルス
発生手段５０５は図１中のパルス発生手段１０４と同一
である。パルス発生手段５０４は、インターレース／ノ
ンインターレース識別信号がインターレースであること
を示している場合は図１中のパルス発生手段１０３と同
じタイミングでパルスを発生する。選択手段５０７はイ
ンターレースの場合、パルス発生手段５０５の出力を選
択する。以上により、インターレースの時の動作は図１
と全く同じである。

【００３４】ノンインターレースの場合は、パルス発生
手段５０４は有効ラインの直前の水平同期信号に関連し
て１つのパルスを発生し、選択手段５０７はパルス発生
手段５０６の出力を選択する。これによりノンインター
レース走査が行われる。

【００３５】以上のように、本実施例による画像処理制
御装置は、フィールド識別信号とインターレース／ノン
インターレース識別信号に応じて異なるタイミングでパ
ルスを発生する第３のパルス発生手段５０４と、水平同
期期間に２つのパルスを発生させる第４のパルス発生手
段５０５と、水平同期期間に１つのパルスを発生させる
第５のパルス発生手段５０６と、第４のパルス発生手段
５０５の出力と第５のパルス発生手段５０６の出力をイ
ンターレース／ノンインターレース識別信号に応じて選
択する第２の選択手段５０７を備える構成にすることに
より、インターレース時には簡潔なアルゴリズムでイン
ターレースを実現し、インターレース／ノンインターレ
ース識別信号によりノンインターレース走査も可能とな
る。

【００３６】なお、第１の実施例においてパルス発生手
段１０３の出力タイミングは水平同期信号の前縁および
後縁から１クロック後としたが、後縁に起因するパルス
が第２のパルス発生手段の２つのパルスの内、後に発生
するパルスよりも後で、画像の出力に支障のない期間な
らどこでもよいし、前縁に起因するパルスも第２のパル
ス発生手段の２つのパルスの間に発生し、画像出力に支
障が無ければどこでもよい。また、第２の実施例で示し
たようにカウンタの仕様によっては同時でも構わない
し、レジスタの値をａ−１にするなどを行って、場合に
よってはタイミングをより設計しやすいようにしてもよ
い。

【００３７】また、第２の実施例に示したように共有化
を図ってもよい。このことは第３の実施例において行っ
てもよいことは言うまでもない。

【００３８】

【発明の効果】以上のように、本発明の画像処理制御装
置では、水平同期信号の一部に関連して２つのパルスを
発生させ、さらにフィールド識別信号に応じて前記２つ
のパルスのうちの１つを選択して出力する第１のパルス
発生手段と、前記水平同期信号に関連して２つのパルス
を発生する第２のパルス発生手段とを備え、メモリの初
期値としてフレーム座標で表現される値を使用すること
により、メモリの垂直アドレス用カウンタや境界制御カ
ウンタを一つの制御手段によりインターレース走査を行
うことができ、使用ＩＣ数の低減および本発明を用いた
画像処理装置の構成が簡潔となり、その実用的効果は大
きい。

【図面の簡単な説明】

【図１】本発明の第１の実施例における画像処理制御装
置のブロック図

【図２】第１の実施例における画像処理制御装置の動作
説明のための波形図

【図３】本発明の第２の実施例における画像処理制御装
置の回路図

【図４】第２の実施例における画像処理制御装置の動作
説明のための波形図

【図５】本発明の第３の実施例における画像処理制御装
置のブロック図

【図６】従来の画像処理装置のブロック図

【符号の説明】

１０３ 第１のパルス発生手段 １０４ 第２のパルス発生手段 １０５、１０６、１０７ レジスタ １０８、１１０ アップカウンタ １０９ ダウンカウンタ １１１、１１２ 記憶手段 １１３ 第１の選択手段 ３０３ カウンタ ３０４ デコーダ ３０５、３０６、３０９、３１０ 論理ゲート ３０７ Ｄラッチ ３１１ レジスタ ３１２ カウンタ ５０４ 第３のパルス発生手段 ５０５’パルス発生手段 ５０５ 第４のパルス発生手段 ５０６ 第５のパルス発生手段 ５０７ 選択手段 ５０８ レジスタ ５０９ カウンタ ５１０ 記憶手段

Claims (2)

【特許請求の範囲】
1. 【請求項１】水平同期信号の一部に関連して２つのパル
   スを発生させ、フィールド識別信号に応じて前記２つの
   パルスのうちの１つを選択して出力する第１のパルス発
   生手段と、前記水平同期信号に関連して２つのパルスを
   発生する第２のパルス発生手段と、第１のカウンタと、
   第２のカウンタと、前記第１のカウンタの初期値として
   フレーム座標で表現されたメモリ読みだし開始垂直アド
   レスを与える第１のレジスタと、前記第２のカウンタの
   初期値としてフレーム座標で表現された切り換え境界垂
   直位置を与える第２のレジスタと、前記第１のカウンタ
   の出力により垂直アドレスを指定される画像記憶手段
   と、前記画像記憶手段の出力データを入力とし、前記第
   ２のカウンタの出力に応じて出力可否を選択する第１の
   選択手段とを備え、 前記第１のパルス発生手段の出力が前記第１および第２
   のカウンタのロード端子に印加され、前記第２のパルス
   発生手段の出力が前記第１および第２のカウンタの計数
   許可端子に印加されてなることを特徴とする画像メモリ
   装置。
2. 【請求項２】水平同期信号の一部に関連して２つのパル
   スを発生させ、さらにフィールド識別信号とインターレ
   ース／ノンインターレース識別信号に応じて前記２つの
   パルスのうちの１つを選択し出力する第３のパルス発生
   手段と、前記水平同期信号に関連して２つのパルスを発
   生する第４のパルス発生手段と、前記水平同期信号に関
   連して１つのパルスを発生する第５のパルス発生手段
   と、前記インターレース／ノンインターレース識別信号
   に応じて前記第４のパルス発生手段と前記第５のパルス
   発生手段の出力を選択する第２の選択手段と、カウンタ
   と、前記カウンタの初期値としてフレーム座標で表現さ
   れたメモリ読みだし開始垂直アドレスを与えるレジスタ
   と、前記カウンタの出力により垂直アドレスを指定され
   る画像記憶手段とを備え、 前記第３のパルス発生手段の出力が前記カウンタのロー
   ド端子に印加され、前記第２の選択手段の出力が前記カ
   ウンタの計数許可端子に印加されてなることを特徴とす
   る画像メモリ装置。