JPH1074908A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 小占有面積で半導体記憶装置内における所定
のノードの電圧を安定化する直流安定化容量を実現す
る。 【解決手段】 電源線（１０８ｂ）と接地線（１０８
ｃ）の間にメモリセルキャパシタと同一構造を有する容
量性素子（Ｃ２０，Ｃ３０）を直列に接続する。メモリ
セルキャパシタのセルプレートへは電源電圧の１／２の
電圧が与えられており、このメモリセルキャパシタと同
一構造の容量性素子を２個直列に接続することにより、
面積効率、高周波特性に優れた容量性素子の絶縁耐圧を
補償しつつ電源電圧および接地電圧を安定化する直流安
定化用容量を実現することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
含まれる静電容量素子の改良に関する。より特定的に
は、この発明は、半導体記憶装置の電源電圧の安定化の
ための静電容量素子に関する。

【０００２】

【従来の技術】図１７は、従来から用いられているダイ
ナミック・ランダム・アクセス・メモリの読出部の全体
の概略構成の一例を示す図である。図１７を参照して、
ダイナミック・ランダム・アクセス・メモリは、情報を
記憶するメモリセルが行および列からなるマトリクス状
に配列されたメモリセルアレイＭＡと、外部から与えら
れる外部アドレス信号に従って内部アドレス信号を発生
するアドレスバッファＡＢと、アドレスバッファＡＢか
ら内部行アドレス信号を受け、メモリセルアレイＭＡの
うちの対応の行を選択するＸデコーダＡＤＸと、アドレ
スバッファＡＢから内部列アドレス信号を受け、メモリ
セルアレイＭＡの対応の列を選択するＹデコーダＡＤＹ
とを含む。

【０００３】アドレスバッファＡＢは、メモリセルアレ
イＭＡの行を指定する行アドレス信号とメモリセルアレ
イＭＡの列を指定する列アドレス信号とを時分割的に受
け、それぞれ所定のタイミングで内部行アドレス信号お
よび内部列アドレス信号を発生し、ＸデコーダＡＤＸお
よびＹデコーダＡＤＹに与える。

【０００４】外部アドレスにより指定されたメモリセル
のデータを読出すために、ＸデコーダＡＤＸからの行ア
ドレスデコード信号により選択された行に接続されるメ
モリセルのデータを検知し増幅するセンスアンプと、Ｙ
デコーダＡＤＹからの列アドレスデコード信号に応答し
て、選択された１行のメモリセルのうち対応の列に接続
されるメモリセルのデータを出力バッファＯＢへ伝達す
る入出力インタフェース（Ｉ／Ｏ）と、入出力インタフ
ェース（Ｉ／Ｏ）を介して伝達されたメモリセルデータ
をダイナミック・ランダム・アクセス・メモリの外部へ
伝達する出力バッファＯＢとを含む。ここで、図１７に
おいては、センスアンプと入出力インタフェース（Ｉ／
Ｏ）とが１つのブロックＳＩを構成するように示され
る。出力バッファＯＢは、ブロックＳＩから伝達された
読出データを受けて対応の出力データＤｏｕｔに変換し
て出力する。

【０００５】ダイナミック・ランダム・アクセス・メモ
リの各種動作タイミングを制御するための制御信号を発
生するために、制御信号発生系周辺回路ＣＧが設けられ
る。制御信号発生系周辺回路ＣＧは、後に詳述する、プ
リチャージ電位ＶＢ、ワード線駆動信号Ｒｎ、イコライ
ズ信号φＥ、プリチャージ信号φＰ、センスアンプ活性
化信号φＳなどを発生する。

【０００６】図１８は、図１７に示されるメモリセルア
レイおよびそれに関連する回路の概略構成を示す図であ
る。図１８を参照して、メモリセルアレイＭＡは、各々
がメモリセルアレイＭＡの１行を規定するワード線ＷＬ
１、ＷＬ２、…、ＷＬｎと、各々がメモリセルアレイＭ
Ａの１列のメモリセルを接続するビット線対ＢＬ０，／
ＢＬ０、ＢＬ１，／ＢＬ１、…、ＢＬｍ，／ＢＬｍを含
む。ビット線ＢＬ０，／ＢＬ０，…、ＢＬｍ，／ＢＬｍ
は、それぞれ折返しビット線構造を有し、１つのビット
線対を構成する２本のビット線の一方にメモリセルデー
タが読出され、他方がメモリセルデータに対する基準電
位を与える。図１８において、ビット線ＢＬ０，／ＢＬ
０が１対のビット線を構成し、ビット線ＢＬ１，／ＢＬ
１が１対のビット線を構成し、以下、同様にして、ＢＬ
ｍ，／ＢＬｍがビット線対を構成する。

【０００７】情報を記憶するメモリセル１は、ビット線
ＢＬ０，／ＢＬ０、…、ＢＬｍ，／ＢＬｍの各々と１本
おきのワード線との交差部に対応して配置される。すな
わち、各ビット線対において１本のワード線と１対のビ
ット線のいずれかのビット線の交差部に対応してメモリ
セル１が配置される。ビット線対ＢＬ０，／ＢＬ０、
…、ＢＬｍ，／ＢＬｍの各々には、ダイナミック・ラン
ダム・アクセス・メモリのスタンバイ時に各ビット線の
電位を平衡化しかつ所定の電位ＶＢにプリチャージする
ためのプリチャージ／イコライズ回路（Ｐ／Ｅ）１５０
が設けられる。

【０００８】選択されたメモリセルのデータを検知し増
幅するために、ビット線対ＢＬ０，／ＢＬ０、…、ＢＬ
ｍ，／ＢＬｍの各々に対してセンスアンプ５０が設けら
れる。センスアンプ５０は、第１の信号線１４および第
２の信号線１７を介してそれぞれ伝達される第１のセン
スアンプ駆動信号φＡおよび第２のセンスアンプ駆動信
号φＢに応答して活性化され、対応のビット線対の電位
差を検出し差動的に増幅する。

【０００９】選択されたメモリセルのデータを図１７に
示す出力バッファＯＢへ伝達するために、ビット線対Ｂ
Ｌ０，／ＢＬ０、…、ＢＬｍ，／ＢＬｍの各々に、Ｙデ
コーダＡＤＹからの列アドレスデコード信号に応答して
オン状態となり、対応のビット線対をデータ入出力バス
線Ｉ／Ｏ，ＺＩ／Ｏへ接続するトランスファゲートＴ
０，Ｔ０′、Ｔ１，Ｔ１′、…、Ｔｍ，Ｔｍ′が設けら
れる。トランスファゲートＴ０，Ｔ０′はビット線対Ｂ
Ｌ０，／ＢＬ０に対して設けられ、トランスファゲート
Ｔ１，Ｔ１′がビット線ＢＬ１，／ＢＬ１に対して設け
られ、トランスファゲートＴｍ，Ｔｍ′がビット線対Ｂ
Ｌｍ，／ＢＬｍに対して設けられる。ＹデコーダＡＤＹ
からの列アドレスデコード信号に応答して１対のトラン
スファゲートがオン状態となり、対応のビット線対がデ
ータ入出力バス線Ｉ／Ｏ，ＺＩ／Ｏへ接続される。

【００１０】図１９は、図１８に示す構成のうち、１対
のビット線に関連する回路構成を示す図であり、特に、
センスアンプ５０を駆動する部分の構成を具体的に示す
図である。

【００１１】図１９を参照して、メモリセル１は、情報
を電荷の形態で記憶するメモリキャパシタ６と、ワード
線３上に伝達されるワード線駆動信号Ｒｎに応答してオ
ン状態となり、メモリキャパシタ６をビット線２へ接続
する選択トランジスタ５とを備える。選択トランジスタ
５は、ｎチャネル絶縁ゲート型電界効果トランジスタ
（以下、ｎ−ＦＥＴと称す）から構成され、そのゲート
はワード線３に接続され、そのソースはビット線２に接
続される。メモリキャパシタ６の一方電極は記憶ノード
４を介して選択トランジスタ５のドレインに接続され、
他方電極は所定の電位ＶＧＮＤ（実際には電源電位Ｖｃ
ｃ）に接続される。

【００１２】プリチャージ／イコライズ回路１５０は、
ｎ−ＦＥＴ９、１０および１２を含む。ｎ−ＦＥＴ９
は、プリチャージ信号伝達用信号線１１を介して伝達さ
れるプリチャージ信号φＰに応答してオン状態となり、
プリチャージ電位伝達用信号線８を介して伝達されるプ
リチャージ電圧ＶＢをビット線２上へ伝達する。ｎ−Ｆ
ＥＴ１０は信号線１１を介して伝達されるプリチャージ
信号φＰに応答してオン状態となり、信号線８を介して
伝達されるプリチャージ電圧ＶＢをビット線７へ伝達す
る。ｎ−ＦＥＴ１２は、イコライズ信号伝達用信号線１
３を介して伝達されるイコライズ信号φＥに応答してオ
ン状態となり、ビット線２およびビット線７を電気的に
短絡し、ビット線２およびビット線７の電位を平衡化す
る。

【００１３】センスアンプ５０は、ｐチャネル絶縁ゲー
ト型電界効果トランジスタ（以下、単にｐ−ＦＥＴと称
す）１５、１６と、ｎ−ＦＥＴ１８、１９を含む。セン
スアンプ５０は、ＣＭＯＳ（相補性メタル・オキサイド
・セミコンダクタ）構成のフリップフロップにより構成
され、ｐ−ＦＥＴ１５および１６のゲート電極とその一
方電極が交差接続され、かつｎ−ＦＥＴ１８および１９
のゲート電極とその一方電極が交差接続される。ｐ−Ｆ
ＥＴ１５とｎ−ＦＥＴ１８の一方電極の接続点はビット
線２に接続され、ｐ−ＦＥＴ１６およびｎ−ＦＥＴ１９
のそれぞれの一方電極の接続点はビット線７へ接続され
る。ｐ−ＦＥＴ１５および１６の他方電極は、ともに第
１のセンスアンプ駆動信号φＡを伝達する信号線１４に
接続される。ｎ−ＦＥＴ１８および１９の他方電極はと
もに第２のセンスアンプ駆動信号φＢを伝達する信号線
１７に接続される。

【００１４】信号線１４および１７の間には、信号線１
４および１７の電位を所定電位ＶＢにプリチャージしか
つイコライズするために、ｎ−ＦＥＴ２６、２７および
２８が設けられる。ｎ−ＦＥＴ２６は、信号線１１を介
して伝達されるプリチャージ信号φＰに応答してオン状
態となり、信号線８を介して伝達される所定の一定の電
位のプリチャージ電圧ＶＢを信号線１４上へ伝達する。
ｎ−ＦＥＴ２７は信号線１１を介して伝達されるプリチ
ャージ信号φＰに応答してオン状態となり、信号線８を
介して伝達されるプリチャージ電圧ＶＢを信号線１７上
へ伝達する。ｎ−ＦＥＴ２８は、信号線１１を介して伝
達されるプリチャージ信号φＰに応答してオン状態とな
り、信号線１４および１７を電気的に短絡して信号線１
４および１７の電位を平衡化する。

【００１５】センスアンプ５０を駆動するために、信号
線１４と第１の電源電位供給端子２４との間に、第１の
センスアンプ活性化信号／φＳに応答してオン状態とな
り、信号線１４を第１の電源線３１へ接続するｐ−ＦＥ
Ｔ２２が設けられる。

【００１６】同様に、信号線１７と第２の電源電位供給
端子２９との間に、第２のセンスアンプ活性化信号φＳ
に応答してオン状態となり、信号線１７を第２の電源線
３０へ接続するｎ−ＦＥＴ２５が設けられる。センスア
ンプ活性化信号／φＳおよびφＳはそれぞれ信号入力端
子２３および２６を介してｐ−ＦＥＴ２２およびｎ−Ｆ
ＥＴ２５のゲートへ与えられる。電源端子２４および２
９は、このダイナミック・ランダム・アクセス・メモリ
が形成される半導体チップ周辺に形成されたボンディン
グパッドにより形成される。このボンディングパッドに
は、外部から所定の電位が供給される。

【００１７】ビット線２は寄生容量２０を有し、ビット
線７は寄生容量２１を有する。また、第２の電源線３０
は寄生抵抗３２を有する。

【００１８】なお、図１９に示す構成においては、図面
の煩雑化を避けるために、１本のワード線３と、このワ
ード線３とビット線２との交点に対応して配置されたメ
モリセル１のみを代表的に示している。実際には、ビッ
ト線２および７には、それぞれ複数のメモリセルが接続
される。

【００１９】また、ビット線２および７ならびに信号線
１４および１７を所定電位にプリチャージするプリチャ
ージ電圧ＶＢは、通常は動作電源電位Ｖｃｃの約１／２
の一定の電圧に設定される。

【００２０】図２０は、図１９に示す回路構成の動作を
示す信号波形図である。図２０においては、図１９に示
すメモリセル１に論理“１”の情報が記憶されており、
この記憶情報“１”を読出す場合の動作が示される。以
下、図１９および図２０を参照してメモリセルデータの
読出動作について説明する。

【００２１】時刻ｔ０から時刻ｔ１の間のスタンバイ状
態においては、プリチャージ信号φＰおよびイコライズ
信号φＥはともにＨ（ハイ）レベルにある。このため、
ｎ−ＦＥＴ９、１０、および１２ならびにｎ−ＦＥＴ２
６、２７および２８はすべてオン状態にあり、ビット線
２および７ならびに信号線１４および１７はそれぞれ所
定のプリチャージ電位ＶＢ（＝Ｖｃｃ／２）に保持され
ている。

【００２２】時刻ｔ１においてスタンバイ状態が終了
し、メモリサイクルが始まると、プリチャージ信号φＰ
およびイコライズ信号φＥはそれぞれＬ（ロー）レベル
へ下降する。これにより、ｎ−ＦＥＴ９、１０、１２、
２６、２７および２８はすべてオフ状態となる。

【００２３】時刻ｔ２において、プリチャージ信号φＰ
およびイコライズ信号φＥがＬレベルとなり、ｎ−ＦＥ
Ｔ９、１０、１２、２６、２７および２８がすべてオフ
状態となったとき、図１７に示すアドレスバッファＡＢ
から内部行アドレス信号がＸデコーダＡＤＸへ与えら
れ、メモリセルアレイＭＡにおける行選択が行なわれ
る。

【００２４】時刻ｔ３において、選択されたワード線３
（図１９に示すワード線３が選択されたものと仮定す
る）上にワード線駆動信号Ｒｎが伝達され、ワード線３
の電位が立上がる。これにより、メモリセル１の選択ト
ランジスタ５がオン状態となり、メモリセル１のキャパ
シタ６がビット線２へ接続される。これにより、記憶ノ
ード４に蓄えられていた電荷がビット線２上へ移動し、
ビット線２の電位がわずかΔＶ上昇する。このビット線
２の電位上昇ΔＶの値は、メモリキャパシタ６の容量値
Ｃ６とビット線２の寄生容量２０の容量値Ｃ２０と記憶
ノード４の記憶電圧Ｖ４とによって決定され、通常１０
０ないし２００ｍＶの値となる。

【００２５】時刻ｔ４において、センスアンプ活性化信
号φＳが上昇し、またセンスアンプ活性化信号／φＳが
続いて下降し、ｎ−ＦＥＴ２５およびｐ−ＦＥＴ２２が
それぞれオン状態となる。この結果、第１の信号線１４
および第２の信号線１７がそれぞれ第１の電源線３１お
よび第２の電源線３０へ接続され、第１の信号線１４の
電位が上昇し始め、かつ第２の信号線１７の電位が下降
し始める。この第１および第２の信号線１４および１７
の電位の上昇および下降により、ｐ−ＦＥＴ１５および
１６ならびにｎ−ＦＥＴ１８および１９からなるフリッ
プフロップ回路（センスアンプ５０）が活性化され、メ
モリセルデータのセンス動作を開始し、ビット線２およ
び７間の微小電位差ΔＶの差動増幅を行なう。ここで、
ビット線７には選択メモリセルが接続されていないた
め、ビット線７の電位は時刻ｔ４までプリチャージレベ
ルのＶｃｃ／２のままである。

【００２６】このセンス動作の場合、ビット線２がプリ
チャージ電位よりΔＶだけ電位が上昇したことにより、
ｎ−ＦＥＴ１９がオン状態となると、第２の信号線１７
の電位下降に伴い、寄生容量２１に蓄えられていた電荷
がｎ−ＦＥＴ１９を介して第２の信号線１７へ放電さ
れ、時刻ｔ５においてビット線７の電位がほぼ０Ｖ程度
になる。

【００２７】一方、ビット線７の電位下降により、ｐ−
ＦＥＴ１５がオン状態となり、第１の信号線１４上の電
位がｐ−ＦＥＴ１５を介してビット線２へ伝達され、ビ
ット線２の電位が電源電圧Ｖｃｃレベルにまで上昇す
る。ビット線２上の電位は選択トランジスタ５を介して
記憶ノード４へ伝達され、記憶ノード４の電位レベルが
Ｖｃｃ−ＶＴＭとなり、メモリセル１へのデータの再書
込が行なわれる。ここで、ＶＴＭは選択トランジスタの
しきい値電圧を示す。

【００２８】ビット線２および７上の信号電位の増幅動
作が完了し、その電位がそれぞれ電源電位Ｖｃｃレベル
および接地電位ＧＮＤレベルに確定すると、時刻ｔ８ま
での間に、列デコーダＡＤＹ（図１７参照）からのアド
レスデコード信号によりメモリセルアレイの１列が選択
され、ビット線２および７がデータ入出力バス線Ｉ／Ｏ
およびＺＩ／Ｏ（図１８参照）に接続され、メモリセル
１の情報の読出が行なわれる。

【００２９】以上が、メモリセルからのデータの読出、
増幅および再書込までの動作である。これら一連の動作
が終了すると、次のメモリサイクルに備えてスタンバイ
状態に入る。すなわち、時刻ｔ８において、ワード線駆
動信号Ｒｎが下降を始め、時刻ｔ９において接地電位レ
ベルのＬレベルに立下がると、選択トランジスタ５がオ
フ状態となり、メモリセル１がビット線２と電気的に切
り離されて待機状態となる。

【００３０】時刻ｔ１０において、センスアンプ活性化
信号φＳおよび／φＳがそれぞれ下降および上昇をし始
め、時刻ｔ１１においてそれぞれ接地電位ＧＮＤレベル
の低レベルおよび電源電圧Ｖｃｃレベルの高レベルとな
ると、ｐ−ＦＥＴ２２およびｎ−ＦＥＴ２５がオフ状態
となり、センスアンプ５０が不活性化される。

【００３１】時刻ｔ１２において、イコライズ信号φＥ
が上昇をし始め、ｎ−ＦＥＴ１２がオン状態となると、
ビット線２および７が電気的に接続され、電位レベルの
高いビット線２から電位レベルの低いビット線７へ電荷
が移動し、ほぼ時刻ｔ１３においてビット線２および７
の電位がともにプリチャージ電位ＶＢ（＝Ｖｃｃ／２）
となる。このとき、同時に、ｐ−ＦＥＴ２２およびｎ−
ＦＥＴ２５がオフ状態となったことにより、高インピー
ダンス状態とされた第１の信号線１４および第２の信号
線１７とビット線２およびビット線７との間に電荷の移
動が生じ、信号線１４および１７の電位レベルは、それ
ぞれ、Ｖｃｃ／２＋｜ＶＴＰ｜、およびＶｃｃ／２−Ｖ
ＴＮとなる。ここで、ＶＴＰはｐ−ＦＥＴ２２および１
６のしきい値電圧を示し、ＶＴＮは、ｎ−ＦＥＴ１８お
よび１９のしきい値電圧を示す。

【００３２】時刻ｔ１４において、プリチャージ信号φ
Ｐが上昇し始めると、ｎ−ＦＥＴ９、１０、１６、１７
および２８が導通し始め、時刻ｔ１５においてプリチャ
ージ信号φＰが電源電圧ＶｃｃレベルのＨレベルとなる
と、ｎ−ＦＥＴ９、１０、２２、２６、２７および２８
がすべてオン状態となり、ビット線２および７へプリチ
ャージ電圧ＶＢがそれぞれ伝達されるとともに、信号線
１４および１７がｎ−ＦＥＴ２８を介して電気的に接続
され、それぞれの電位が平衡化される。

【００３３】また、ｎ−ＦＥＴ２６および２７を介して
所定電位のプリチャージ電圧ＶＢが信号線１４および１
７上へ伝達され、このように第１および第２の信号線１
４および１７の電位がＶｃｃ／２となる。このプリチャ
ージ信号φＰのＨレベルへの移行により、ビット線２お
よび７ならびに信号線１４および１７上の電位が安定化
され、次の読出動作に備えることになる。

【００３４】

【発明が解決しようとする課題】上述のごとく、ダイナ
ミック・ランダム・アクセス・メモリのメモリセルデー
タの読出動作時においては、１対のビット線のうち一方
がＶｃｃ／２＋ΔＶレベルからＶｃｃレベルにまで充電
され、他方のビット線はＶｃｃ／２のレベルが接地電位
の０Ｖレベルにまで放電される（ただし、メモリセルが
論理“１”を記憶している場合）。また、選択メモリセ
ルが論理“０”を記憶している場合には、一方のビット
線電位はＶｃｃ／２−ΔＶレベルから接地電位の０Ｖレ
ベルにまで放電され、他方のビット線はＶｃｃ／２レベ
ルから電源電位Ｖｃｃレベルにまで充電される。

【００３５】すなわち、センスアンプ動作時において
は、１対のビット線においては高電位側のビット線電位
が電源電圧Ｖｃｃレベルにまで充電され、低電位側のビ
ット線が接地電位レベルにまで放電される。この充放電
はビット線の容量の充放電により達成されるが、この容
量の充放電はセンスアンプ５０、第１および第２の信号
線１４および１７、第１および第２の電源線３０および
３１を介して電源電位端子２４、接地端子（第２の電源
電位端子）２９との間で行なわれる。しかしながら、第
１の電源線３１と第２の電源線３０（以下の説明におい
ては、説明の便宜上、第１の電源線３１を単に電源線、
第２の電源線３０を接地線と称す）には、前述のごとく
寄生抵抗３３および３２が存在する。この電源線３１お
よび接地線３０の寄生抵抗について図２１を参照して説
明する。

【００３６】図２１においては、半導体チップ１００上
に４Ｍ（メガ）ビットのダイナミック・ランダム・アク
セス・メモリが形成された場合のメモリセルアレイ、セ
ンスアンプ、電源線３１および接地線３０のレイアウト
を概略的に示す。図２１において、メモリセルアレイＭ
Ａは、８個のサブアレイブロックＭＡ１〜ＭＡ８に分割
される。サブアレイＭＡ１〜ＭＡ８の各々が５１２Ｋビ
ットを有し、各サブアレイブロックＭＡ１〜ＭＡ８にお
いてメモリセルが５１２行、１０２４列（１Ｋ列）に配
列される。このように、メモリセルアレイをサブアレイ
のブロックに分割することにより、各サブアレイブロッ
クにおいてビット線の長さが短くなり、メモリセルから
の読出電圧ΔＶを大きくすることができる。サブアレイ
ブロックＭＡ１〜ＭＡ８の各々には、センスアンプブロ
ックＳＡ１〜ＳＡ８が設けられる。センスアンプブロッ
クＳＡ１〜ＳＡ８においては、それぞれ対応のサブアレ
イブロックにおける各列対応に１個のセンスアンプが設
けられるため、１０２４個のセンスアンプが設けられ
る。

【００３７】電源線３１は、ボンディングパッド２４か
ら半導体チップ１００上を延在し、すべてのサブアレイ
ブロックＭＡ１〜ＭＡ８に沿って共通に配設される。同
様に接地線３０は、接地電位を受けるパッド２９から半
導体チップ１００上を延在し、メモリセルアレイブロッ
クＭＡ１〜ＭＡ８に沿って共通に配設される。これらの
電源線３１および接地線３０はメモリセルアレイブロッ
クＭＡ１〜ＭＡ８に対してのみ配設されるのではなく、
他の周辺回路にももちろん所定の電位を供給する。たと
えば、ボンディングパッド２４および２９の近くで電源
線３１および接地線３０は分岐させられて他の周辺回
路、たとえばアドレスデコーダ、およびアドレスバッフ
ァなどの回路にも用いられる。ここで、説明の煩雑さを
避けるために、メモリセルアレイブロックＭＡ１〜ＭＡ
８に関連する回路ブロックへ電源電位が供給される構成
のみを示す。

【００３８】センスアンプブロックＳＡ１のセンスアン
プを駆動するために、ｐ−ＦＥＴ２２１およびｎ−ＦＥ
Ｔ２５１が設けられる。同様に、センスアンプブロック
ＳＡ２のセンスアンプを駆動するためにｐ−ＦＥＴ２２
２およびｎ−ＦＥＴ２５２が設けられる。センスアンプ
ブロックＳＡ３に対しては、ｐ−ＦＥＴ２２３およびｎ
−ＦＥＴ２５３が設けられ、センスアンプブロックＳＡ
７に対してはｐ−ＦＥＴ２２７およびｎ−ＦＥＴ２５７
が設けられ、センスアンプブロックＳＡ８に対してはｐ
−ＦＥＴ２２８およびｎ−ＦＥＴ２５８が設けられる。

【００３９】ｐ−ＦＥＴ２２１〜２２８は、信号入力ノ
ード２３から与えられるセンスアンプ活性化信号／φＳ
に応答してオン状態となり、各ブロック内のセンスアン
プ駆動用信号線を電源線３１に接続する。ｎ−ＦＥＴ２
５１〜２５８の各々は、信号入力ノード２６を介して伝
達されるセンスアンプ活性化信号φＳに応答してオン状
態となり、対応のセンスアンプブロック内の信号線を接
地線３０へ接続する。電源線３１および接地線３０の各
々は、それぞれ図２１において破線で示すような寄生抵
抗を有している。

【００４０】図２１に一例として示すように、電源線３
１および接地線３０は半導体チップ１００のほぼ端部か
ら端部にわたって配設されている。したがって、配線材
料としてたとえ抵抗率の低いアルミニウムを用いたとし
てもその寄生抵抗は比較的大きくなる。たとえば図２１
に示す構成において接地線３０の寄生抵抗が最も大きく
なるのは、パッド２９から最も離れた位置に設けられて
いるセンスアンプブロックＳＡ１に対してである。今、
このセンスアンプブロックＳＡ１に対する接地線３０の
寄生抵抗の値を一般的な４Ｍダイナミック・ランダム・
アクセス・メモリを例にとって計算してみる。

【００４１】 アルミニウムの抵抗値：５０ｍΩ／□ アルミニウム配線の幅：２５μｍ アルミニウム配線の長さ：１５ｍｍ とする。上述の値を用いると、センスアンプブロックＳ
Ａ１に対する接地線３０の寄生抵抗は次式で与えられ
る。

【００４２】 Ｒ＝５０・１０^-3・１５・１０^-3／２５・１０^-6 ＝３０（Ω） … （１） 一方、メモリセルアレイＭＡ１のメモリセルは１０２４
列設けられており、１列は１対のビット線に対応するた
め、放電するビット線は１０２４本存在する。今、ビッ
ト線１本当りの容量を約０．３ｐＦとすると、放電に関
与するビット線の総容量は、 Ｃ＝０．３・１０２４〜３００（ｐＦ） … （２） で与えられる。この容量Ｃに蓄えられている電荷がセン
ス動作時にｎ−ＦＥＴ２５１と接地線３０の寄生抵抗と
を介して接地端子用パッド２９へ放電されることにな
る。次にこの放電に要する時間を計算してみる。ここ
で、この計算を容易にするために、ｎ−ＦＥＴ２５１の
大きさを十分に大きくし、その等化抵抗が接地線３０の
寄生抵抗よりも十分小さくされているとし、かつ放電時
間ＴをこのＣＲ放電回路の時定数τとみなすと、放電時
間Ｔは、 Ｔ＝τ＝Ｒ・Ｃ＝３０・３００＝９（ｎｓ） で与えられる。１つのメモリサイクルにおいて、ダイナ
ミック・ランダム・アクセス・メモリに許容される全体
の遅延時間は６０〜８０ｎｓであり、この中で放電時間
が占める割合は１０％以上あり、比較的大きな割合を占
めることになる。

【００４３】さらに、上述のダイナミック・ランダム・
アクセス・メモリにおける１回のメモリ動作（１メモリ
サイクル）においては、１個のサブアレイブロックのみ
が動作するのではなく、他のサブアレイブロックも動作
する（図２１に示す４Ｍビットのダイナミック・ランダ
ム・アクセス・メモリにおいては同時に２つのサブアレ
イブロックが動作する）構成にされている。したがっ
て、センス動作時にはこの複数個のサブアレイブロック
が同時に活性化されることになり、センス動作時におけ
る放電に伴って接地線３０の電位レベルがさらに上昇
し、ビット線の放電レベルが応じて上昇し、放電時間が
上述の値よりもさらに長くなる。

【００４４】また、上述の説明では、単に、センス動作
時における低電位側のビット線の放電動作における遅延
について説明しているが、高電位側のビット線を充電す
る際の充電動作についても同様の議論が成り立ち、同様
電源線の電圧が低下し、ビット線の充電に要する充電時
間も長くなる。

【００４５】上述のようにセンス動作時においてビット
線の充放電に要する時間が長くなると、ビット線電位が
電源電位Ｖｃｃレベルおよび接地電位レベルに確定する
のに要する時間が不必要に長くなり、メモリセルデータ
を高速で読出すことができなくなるという問題が生じ
る。

【００４６】また、上述のようにセンス動作時において
多数のビット線の充放電が行なわれると、たとえば大容
量のダイナミック・ランダム・アクセス・メモリにおい
ては充電電流および放電電流がそれぞれ１５０ｍＡない
し２５０ｍＡにも達し、電源電位および接地電位の変動
が生じ、回路動作に誤動作が生じる場合もある。

【００４７】また、センス動作時のみならず、半導体記
憶装置においては、接地線３０上の接地電位および電源
線３１の電源電圧を用いて動作する回路部分がある。こ
れらの回路が安定に動作するためには、この接地線３０
上の接地電位および電源線３１上の電源電位を安定に保
持する必要がある。たとえば、図１７に示す出力バッフ
ァＯＢは、外部の大きな負荷を高速で駆動するために、
出力ノードを高速で充放電する必要がある。このため出
力バッファＯＢの構成要素であるＦＥＴは電流駆動力が
十分大きくされている。このデータ出力時において、電
源線３１および接地線３０の電位が変動すると、応じて
内部回路の動作電源電位も変化し、内部回路の誤動作が
生じる。

【００４８】それゆえ、この発明の目的は、電源電位お
よび接地電位の変動を十分に抑制することのできる高周
波特性に優れた静電容量素子を備える半導体記憶装置を
提供することである。

【００４９】この発明の他の目的は、高周波特性に優れ
かつ低寄生抵抗および大容量値を有する静電容量素子を
備える半導体記憶装置を提供することである。

【００５０】この発明のさらに他の目的は、面積効率お
よび電気的特性に優れた安定化容量を備える半導体記憶
装置を提供することである。

【００５１】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、要約すれば、静電容量素子として、メモリセ
ルキャパシタ（容量）と同じ容量を用いる。

【００５２】請求項１に係る半導体記憶装置は、各々が
１個の電界効果トランジスタと１個の容量から構成され
る複数のメモリセルと、このメモリセルの形成領域と別
の領域に第１のノードと第２のノードとの間に結合さ
れ、メモリセルの容量を構成する電極と同一材料の電極
を有しかつメモリセルの容量を構成する誘電体と同一材
料かつ同一膜厚の誘電体を各々が有する少なくとも２個
の電気的に直列に接続された容量性素子を含む。この２
個の電気的に直列に接続された容量性素子により、第１
および第２のノードの少なくとも一方のノードの電位を
安定化する。

【００５３】請求項２に係る半導体記憶装置は、行列状
に配列されかつ各々が１個のトランジスタと１個のスタ
ック構造のキャパシタとを有するメモリセルと、第１の
電源電圧を伝達する第１の電源線と第２の電源電圧を電
圧する第２の電源線との間に接続され、メモリセルのス
タック構造キャパシタの電極層と同一材料を有しかつ同
一層に形成された電極層と、スタック構造のキャパシタ
の誘電体膜と同一膜厚かつ同一材料の誘電体とを備える
容量素子とを備える。

【００５４】請求項３に係る半導体記憶装置は、絶縁ゲ
ート型電界効果トランジスタと、この絶縁ゲート型電界
効果トランジスタの一方導通領域に接続されかつ半導体
基板上に形成されるストレージノードと、このストレー
ジノードと誘電体膜を介して対向配置されるセルプレー
トとを有するキャパシタとを備えるメモリセルと、第１
の電源電圧を伝達する第１の電源線と、第２の電源電圧
を伝達する第２の電源線と、第１および第２の電源線の
間に接続され、メモリセルのキャパシタのストレージノ
ードと同一層に形成された一方電極層と、メモリセルの
キャパシタの誘電体膜と同一層に形成された誘電体膜
と、セルプレートと同一層に形成された他方電極層とを
有する容量性素子とを備える。

【００５５】請求項４に係る半導体記憶装置は、絶縁ゲ
ート型電界効果トランジスタと、この絶縁ゲート型電界
効果トランジスタの一方導通領域に接続されかつ半導体
基板上に形成されるストレージノードと、このストレー
ジノードと誘電体膜を介して対向配置されるセルプレー
トとからなるキャパシタとを有するメモリセルと、第１
の電源電圧を伝達する第１の電源線と、第２の電源電圧
を伝達する第２の電源線と、これらの第１および第２の
電源線の間に結合される容量素子を備える。この容量素
子は、ストレージノードと同一層に形成される第１の電
極層と、セルプレートと同一層に第１の電極層と対向し
て配置される第２の電極層とを有する。第１の電極層お
よび第２の電極層の一方の電極層は少なくとも第１およ
び第２の導体層を含む複数の導体層を含み、これら複数
の導体層のうちの第１の導体層が前記第１の電源線に接
続されかつ第２の導体層が第２の電源線に接続されて第
１の電源線と第２の電源線との間に容量性素子の直列体
を構成する。

【００５６】請求項５に係る半導体記憶装置は、絶縁ゲ
ート型電界効果トランジスタと、この絶縁ゲート型電界
効果トランジスタの一方電極に接続されかつ半導体基板
上に形成されるストレージノードと、このストレージノ
ードと誘電体膜を介して対向配置されるセルプレートと
からなるキャパシタを有するメモリセルと、第１の電源
電圧を伝達する第１の電源線と、第２の電源電圧を伝達
する第２の電源線と、これらの第１および第２の電源線
の間に結合される容量素子を備える。この容量素子は、
ストレージノードと同一層に形成されかつ少なくとも第
１および第２の導体層を含む第１の電極層と、セルプレ
ートと同一層に形成されかつ第１および第２の導体層と
誘電体膜を介して対向配置される第３および第４の導体
層を少なくとも含む第２の電極層とを有する。第１およ
び第２の電源線の間に少なくとも２個の直列接続された
容量性素子を構成するように第１の導体層が第２の電源
線に接続されかつ第３の導体層が第１の電源線に接続さ
れる。

【００５７】請求項６に係る半導体記憶装置は、請求項
３から５の半導体記憶装置において、メモリセルのセル
プレートとストレージノードとの間には、第１の電源線
上の第１の電源電圧と第２の電源線上の第２の電源電圧
の中間の中間電圧が印加される。

【００５８】請求項７に係る半導体記憶装置は、請求項
１の半導体記憶装置において、メモリセルの容量の電極
間には第１の電源電圧と第２の電源電圧の中間の中間電
圧が印加され、一方第１のノードおよび第２のノードの
間にはこの第１および第２の電源電圧の差に等しい大き
さの電圧が印加される。

【００５９】容量素子を半導体記憶装置におけるメモリ
セル容量と同じ構成とすることにより、優れた電気的特
性を有するメモリセルの容量と同じ電気的特性を有する
容量性素子を容易に生成することができ、第１および第
２のノードまたは第１および第２の電源線上の電源電圧
を小占有面積で安定に保持する容量素子を容易に実現す
ることができる。

【００６０】また、メモリセルキャパシタ構造として
は、できるだけ小さな占有面積で十分な情報電荷を蓄積
することができるように、単位面積当りの容量値および
寄生抵抗値がメモリチップ内でそれぞれ最大および最小
となる構造が採用される。したがって、このメモリセル
キャパシタと同一の電極および誘電体材料ならびに同一
誘電体膜厚を有する容量は、低寄生抵抗でかつ最大容量
値を有することになり、高周波特性に優れた直流安定化
容量を小占有面積でメモリチップ上に形成することが可
能となる。特に、メモリセルキャパシタの両電極が半導
体基板上に形成されるスタック構造の場合、安定化すべ
き信号線に、他の素子のレイアウトに悪影響を及ぼすこ
となく階層的に形成することが可能となり、安定化容量
のレイアウトの自由度が高くなる。

【００６１】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１に従
うセンスアンプ駆動装置の構成を示す図である。図１９
に示す従来のセンスアンプ駆動装置と対応する部分には
同一の参照番号および符号を付し、また不要な説明の重
複を避けるために、図１に示す構成においては、図１９
に示す構成と同一の部分は省略されている。

【００６２】図１を参照して、この発明の実施の形態１
に従うセンスアンプ駆動装置は、接地線３０と電源線３
１との間に設けられた容量３４を備える。容量３４は、
その一方電極が電源線３１の接続点３５に接続され、そ
の他方電極は接地線３０の接続点３６に接続される。容
量３４はセンスアンプを活性化するためのｐ−ＦＥＴ２
２およびｎ−ＦＥＴ２５に隣接してパッド２４および２
９側に設けられる。これにより、接地線３０の寄生抵抗
はｎ−ＦＥＴ２５と接続点３６との間の寄生抵抗３８
と、接続点３６と接地端子（ボンディングパッド）２９
との間の寄生抵抗３２とに分割される。また、電源線３
１の寄生抵抗は、ｐ−ＦＥＴ２２と接続点３５との間の
寄生抵抗３７と、接続点３５と電源端子（ボンディング
パッド）２４との間の寄生抵抗３３とに分割される。接
続点３５および３６は、ｐ−ＦＥＴ２２およびｎ−ＦＥ
Ｔ２５に隣接して設けられているため、寄生抵抗３７お
よび３８は、それぞれ寄生抵抗３３および３２よりも小
さくされている。

【００６３】図２は、図１に示すセンスアンプ駆動装置
の動作を説明するための信号波形図であり、センスアン
プの放電動作におけるセンスアンプ活性化信号および信
号線１４および１７の電位変化を示す。また、図２にお
いては、本発明による動作が実線で示されかつ比較のた
めに従来のセンスアンプ駆動装置における動作波形が破
線で示される。以下、図１および図２を参照してこの発
明の実施の形態１に従うセンスアンプ駆動装置の動作に
ついて説明する。時刻Ｔ０において、センスアンプ活性
化信号φＳが上昇すると、ｎ−ＦＥＴ２５が導通状態と
なる。これにより、センスアンプ駆動信号φＢを伝達す
る信号線１７が接地線３０に接続され、信号線１７の電
位がプリチャージレベルのＶｃｃ／２から低下し始め
る。この結果、センスアンプ５０が活性化されて動作
し、ビット線２および７に生じている微小電圧差が増幅
され、低電位側のビット線電位が放電され、この低電位
ビット線から放電電流ｉＮがセンスアンプ５０、信号線
１７、ｎ−ＦＥＴ２５を介して流れる。この放電電流ｉ
Ｎが寄生抵抗３８に電圧降下を生じさせ、信号線１７の
電位を上昇させる。しかしながら、この寄生抵抗３８は
極めて小さく、その電圧降下は無視できるほど小さいた
め、ビット線の放電に対し影響を及ぼさない。この放電
電流ｉＮは、接続点３６で２つに分流する。一方の放電
電流ｉＮＣは容量３４に向かって流れ込み、他方の放電
電流ｉＮＧは接地端子（ボンディングパッド）２９に向
かって流れる。

【００６４】放電電流ｉＮＧにより寄生抵抗３２におい
て電圧降下が生じ、接続点３６の電位が上昇する。しか
しながら、この放電電流は通常センス動作開始時刻にお
いて大きく、時間の経過とともに放電電流は減少する。
したがって、時刻Ｔ０より接続点３６の電位は放電電流
が流れると上昇するが、放電電流の減少とともに下降
し、時刻Ｔ１において０Ｖとなる。

【００６５】一方、図２に破線で示すように、従来のセ
ンスアンプ駆動装置においては容量３４が設けられてい
ないため、容量３４への電流の分岐が存在せず、寄生抵
抗３２における電圧降下が大きく、接続点３６の電位上
昇も本発明の場合よりも大きくなる。この結果、時刻Ｔ
２において初めてｎ−ＦＥＴ２５の接続点３６側の電極
電位が接地電位レベルの０Ｖとなる。したがって、信号
線１７の電圧降下の本発明の場合と比べて遅くなり、セ
ンスアンプ動作速度も遅くなる。

【００６６】上述のように、センスアンプの動作速度を
速くするためには、接続点３６における電位上昇をでき
るだけ小さくすることが必要である。このためには、寄
生抵抗３２を流れる放電電流ｉＮＧをできるだけ小さく
し、容量３４へ流れ込む放電電流ｉＮＣを大きくする必
要がある。このためには、容量３４の容量値をできるだ
け大きくすればよいが、実際においては半導体チップの
面積上の制約もあるため、この容量値を大きくするのに
も限度がある。以下に、容量３４による寄生抵抗による
インピーダンスを低減する効果が期待できる最低限の容
量値の概略値を求めてみる。

【００６７】前述の式（２）で示されるように、信号線
１７からｎ−ＦＥＴ２５を介して接地線３０へ流れ込む
放電電流ｉＮは、ビット線の容量に蓄積された電荷を放
電することによって生じる。したがって、仮にこの信号
線１７に対する放電に関与するビット線全体の容量と同
程度の容量値を容量３４が有すれば、放電に関与するビ
ット線全体と容量３４との間で電荷の分割を行なうこと
ができ、ほぼ放電電荷の半分を容量３４で吸収すること
が可能となり、接続点３６の電位上昇を従来のセンスア
ンプ駆動装置の場合に比べて半分に低減させることが可
能となり、これによりセンスアンプの放電動作を高速に
行なうことができる。

【００６８】たとえば、４Ｍダイナミック・ランダム・
アクセス・メモリにおいて、上述の程度の大きさの容量
値を半導体チップ上で実現するために必要とされる面積
を求めてみると、以下のようになる。

【００６９】容量３４がｎ−ＦＥＴと同一構造のＦＥＴ
容量（ＭＯＳキャパシタ）で形成される場合、その占有
面積が最小となる。この場合の容量値は次式で表わされ
る。

【００７０】 Ｃ＝（εｏｘ／Ｔｏｘ）・Ｓ … （３） ここで、Ｔｏｘは、ｎ−ＦＥＴのゲート絶縁膜の膜厚、
εｏｘはゲート絶縁膜の誘電率、Ｓはゲート絶縁膜の面
積である。上式（３）より面積Ｓは、 Ｓ＝（Ｔｏｘ／εｏｘ）・Ｃ … （４） で与えられる。一般的な４Ｍダイナミック・ランダム・
アクセス・メモリにおいては、 Ｔｏｘ＝２００・１０^-10 （ｍ）、 εｏｘ＝４・８．８５・１０^-12 （Ｆ／ｍ） である。したがって、容量値Ｃとして前述の値３００ｐ
Ｆを用いると、容量３４の占有面積Ｓは、 Ｓ＝（２００・１０^-10 ／４・８．８５・１０^-2）・３００・１０^-12 （ｍ² ） ＝０．１７（ｍｍ² ） で与えられる。図２１に示すように、４Ｍダイナミック
・ランダム・アクセス・メモリは一般に８個のサブアレ
イに分割されているため、各サブアレイブロックに対し
図４に示すように容量３４を１個ずつ設ける構成とした
場合、全体として占有面積は、０．１７・８＝１．３６
（ｍｍ² ）となる。

【００７１】この各サブアレイブロック対応に設けられ
た容量は、それぞれのサブアレイブロックに対して所望
の効果を奏する。しかしながら、共通に接地線３０およ
び電源線３１に接続されているため、他のサブアレイブ
ロックに対しても効果を奏する。これらの効果は複雑で
あり、説明が煩雑となるため、ここではその詳細は省略
するが、各サブアレイブロックに対しては最低で１個、
最大で４個（同時に２個のサブアレイブロックが動作す
る）の寄与が考えられ、通常、この最大および最小の中
間の２ないし３個の容量の効果が各サブアレイブロック
に対して現われると考えられる。

【００７２】一般的な４Ｍダイナミック・ランダム・ア
クセス・メモリにおいては、そのチップ面積は約１００
ｍｍ² であり、上述の１．３６ｍｍ² という値はチップ
面積のうちわずか１．３６％であり、チップ面積に対す
る影響はほとんどない。

【００７３】さらに実際には、容量３４はチップ１００
上に配設されているアルミニウム配線等の下部にその一
部を設けるようにレイアウトすることも可能であり、容
量３４に必要な面積は上述の値よりもさらに小さくする
ことが可能である。

【００７４】この容量３４の容量値は、大きくすればよ
り効果が高くなるが、この容量３４によるチップ占有面
積増大に伴う損失と、センスアンプ放電動作の高速化に
よる利得との兼ね合いで適当な値に決定される。

【００７５】また、上述の説明では、説明を簡単にする
ために、ビット線の放電動作についてのみ説明している
が、ビット線の充電動作についても同様の効果が生じ、
電位の変化方向を逆にするだけで上述の放電動作に対す
る説明がそのまま成立する。すなわち、図２においてセ
ンスアンプ活性化信号φＳの信号の極性を逆にし、かつ
信号線１７および接続線３６の電位変化の方向を逆にす
ればビット線充電時の動作波形図が得られる。この場
合、充電動作時において接続点３６の電位は充電電流ｉ
ＰＶにより寄生抵抗３３における電圧降下により低下す
るが、この接続点３５の電位低下は、容量３４からの充
電電流ｉＰＣにより補償されるため、その電位低下の割
合を従来装置の場合よりも低減することができ、高速で
接続点３５の電位を電源電位Ｖｃｃレベルにまで上昇さ
せることができる。ここで、図１において信号線１４へ
ｐ−ＦＥＴ２２を介して流れる充電電流ｉＰは、電流ｉ
ＰＶと電流ｉＰＣとの和で与えられる。

【００７６】さらに、ビット線の放電と充電とをほぼ同
一の時刻に行なった場合には、容量３４の両電極間の電
圧変化が逆相になっているため、この電圧が互いに相殺
され、接続点３５および３６における電位降下および上
昇はほとんど生じず理想的に高速でビット線の充放電を
行なうことができる。

【００７７】通常、センスアンプにおける充電動作と放
電動作を同時に行なわせる場合、動作電源電位から接地
電位に向かって貫通電流が大きく流れ、基板電位の変動
などによる誤動作等が生じる。このために、通常のメモ
リにおいては、センス動作時におけるビット線放電とビ
ット線充電との時刻をずらすことが行なわれている。し
かしながら、このセンスアンプの動作速度を高速化させ
るため、このビット線の充電とビット線の放電の動作タ
イミングとを一致させた場合、この発明によるセンスア
ンプ駆動装置の効果がより一層高められる。

【００７８】また、上述の構成の場合、容量３４により
電源線３１から流れ込む充電電流および接地線３０へ流
れる放電電流の量は従来の装置と比べて低減されるた
め、電源電位Ｖｃｃおよび接地電位のセンスアンプ動作
時における変動が小さくなり、容量３４は直流安定化容
量として機能し、電源電位変動による回路の誤動作を防
止することが可能となる。

【００７９】［実施の形態２］図３は、この発明の実施
の形態２に従うセンスアンプ駆動装置の構成を示す図で
ある。ダイナミック・ランダム・アクセス・メモリの記
憶容量が大きくなるにつれて、また集積度が向上するに
つれて、そのメモリチップ上に形成されているＦＥＴの
寸法が小さくなり、ＦＥＴのソース−ドレイン間の耐圧
が低下し、メモリの信頼性が低下するという問題が生じ
る。この問題を克服するために、従来のメモリにおいて
使用されている５Ｖの動作電源電圧を低下させる必要が
生じてくる。しかしながら、外部からの電源電圧は５Ｖ
のままである。このため、メモリの使いやすさを大容量
となっても維持するために、外部から与えられる電源電
圧を５Ｖのままとし、メモリ内部に降圧回路５００を設
け、降圧された内部動作電源電圧（３．３Ｖ）を生成す
ることが行なわれる場合がある。

【００８０】この場合、図３に示すように、容量３４は
降圧回路５００からの内部電源線３１０と接地端子用パ
ッド２９に接続される接地線３０との間に接続されるこ
とになる。この図３に示す構成においては、降圧回路５
００は、ボンディングパッド２４から電源線３１１を介
して５Ｖの電圧を受け、３．３Ｖにこの５Ｖの電源電圧
を降圧して内部電源線３１０を介して各回路へ動作電源
電圧として供給している。したがって、内部電源線３１
０が前述の電源線３１に対応することになり、図３に示
す構成においても図１に示す構成の場合と同様の効果を
得ることができる。

【００８１】なお、上述の実施例においては、信号線１
４および１７がともにスタンバイ時にプリチャージ電圧
ＶＢに保持されているが、この信号線１４および１７を
イコライズ／プリチャージするＦＥＴが設けられていな
いセンスアンプ構成であっても上記実施の形態１および
２と同様の効果を得ることができる。

【００８２】［実施の形態３］以下、容量３４の具体的
構成について図５を参照して具体的に説明する。前述の
ごとく、容量３４は、ＭＯＳキャパシタで構成されてお
り、図５（Ａ）に概略的に示すような断面構造を有して
いる。

【００８３】図５（Ａ）を参照して、ＭＯＳキャパシタ
（容量３４）は、Ｐ型半導体基板１０１と、Ｐ型半導体
基板１０１上の所定領域に形成されたＮ型不純物拡散領
域１０２と、半導体基板１０１表面上に形成されたゲー
ト絶縁膜（キャパシタ絶縁膜）１０４と、ゲート絶縁膜
１０４上に形成されたゲート電極１０３とを備える。拡
散領域１０２は、容量の一方の電極取出口（図５（Ａ）
においては接地電位ＧＮＤ、すなわち接地線３０へ接続
される電極取出口）を与える。ゲート電極１０３は、容
量の他方の電極を形成し、多結晶シリコンまたはモリブ
デンシリサイド、タングステンシリサイド等の高融点金
属シリサイド等または多結晶シリコンと高融点金属の多
層構造により形成される。

【００８４】ゲート電極１０３は電源線３１に接続され
て電源電位Ｖｃｃを受ける。この電源線３１および接地
線３０は前述のごとくアルミニウム等の低抵抗金属で形
成されている。ゲート絶縁膜１０４は、ＳｉＯ₂ などの
絶縁膜を用いて形成される。ソースおよびドレイン電極
１０３は、アルミニウム等の低抵抗導体で構成され、不
純物領域１０２と電気的に接触し接地線３０からの接地
電位ＧＮＤを拡散領域１０２へ与える。電極１０３およ
び１０８を互い電気的に絶縁するために層間絶縁膜１０
９が設けられる。

【００８５】通常、ゲート電極１０３に電源電位Ｖｃｃ
が印加されると、半導体基板１０１表面に反転層（Ｎ型
反転層）１０１′が形成される。この反転層１０１′が
容量の一方の電極を形成する。すなわち、図５（Ａ）に
示すＭＯＳキャパシタにおいて、容量の一方電極は反転
層１０１′であり、他方電極はゲート電極１０３であ
る。この反転層１０１′には不純物拡散領域１０２を介
して接地電位ＧＮＤが印加されて一方電極の接地電位Ｇ
ＮＤが形成され、かつ他方電極に電源電位Ｖｃｃが印加
されて容量として機能する。

【００８６】このＭＯＳキャパシタはメモリチップ内部
で使用されるＭＯＳトランジスタと同一の構成を有して
おり、このＭＯＳトランジスタのソース電極およびドレ
イン電極を共通に接地電位ＧＮＤを受けるように接続し
たＭＯＳトランジスタとみなすことができる。このＭＯ
Ｓキャパシタの接続構造を図５（Ｂ）に示し、かつその
等価回路を図５（Ｃ）に示す。

【００８７】図５（Ｃ）を参照して、抵抗Ｒ１はゲート
電極１０３の寄生抵抗を示し、抵抗Ｒ２は反転層１０
１′の寄生抵抗を示す。このようなＭＯＳ構造の容量を
用いるのは、メモリチップ上ではこの構造を用いた容量
が誘電体（キャパシタ絶縁体）の厚さを薄くでき、かつ
占有面積を小さくすることが可能となるからである。す
なわち、図６に示すように、層間絶縁膜１０９をキャパ
シタの誘電体として用いた場合、この誘電体１０９の膜
厚ｔ２はゲート絶縁膜１０４の膜厚ｔ１の１０倍程度で
あり、したがって層間絶縁膜１０９をキャパシタの誘電
体として用いた場合の容量の占有面積はＭＯＳキャパシ
タの１０倍必要となる。

【００８８】また、層間絶縁膜１０９の膜厚をエッチン
グし、所定の容量値を有する容量を形成する構成の場合
においても容量の電極として１層目の電極層１０３と２
層目の電極層１１３とを用いる必要がある。この１層目
の電極層１０３はたとえばゲート電極１０３と同一の製
造プロセスで形成され、また電極層１１３は、他の第２
層配線層（図６には示さず）と同一の製造プロセスで形
成される。したがって、これらの電極１０３および１１
３の間の誘電体の膜厚ｔ２は、他の部分において用いら
れる信号配線層間に形成される絶縁膜の膜厚と同じとな
る。

【００８９】この内部信号配線層はできるだけその層間
容量を小さくする必要がある。なぜならば、内部信号配
線の層間の寄生容量が大きい場合、内部信号配線間の容
量結合による信号の変動および寄生容量による内部信号
の伝達の遅れが生じるからである。このため、このよう
な１層目の電極層１０３と２層目の電極層１１３とをチ
ップ内の容量を電極として用いる場合、このキャパシタ
誘電体膜の膜厚ｔ２はゲート絶縁膜１０４の膜厚ｔ１の
５ないし１０倍程度に設定される。このような信号配線
層間の絶縁膜の膜厚は、この寄生容量を低減するために
基本的に厚くされており、したがって十分な大きさの容
量をこの金属配線層１０３および１１３を用いて形成す
る場合には大きな占有面積が必要となり、小面積で所望
の容量値を有する容量を得ることができなくなるという
問題が生じる。

【００９０】このため、上述のようにＭＯＳ構造の容量
を用いることにより最小面積で最大の容量値を有する容
量を得ることが可能となる。しかも、前述のごとくゲー
ト電極１０３の構成材料は比較的低抵抗の材料であるた
め、その寄生抵抗Ｒ１は比較的低く、数Ωないし数十Ω
にすることが可能である。しかしながら、抵抗Ｒ２（図
５（Ｃ）参照）は、ＭＯＳトランジスタの反転層の抵抗
であり、この反転層の抵抗は、通常、ＭＯＳトランジス
タのオン抵抗の主要構成要素となっており、その値はか
なり高く数百ないし数ＫΩの値となる。寄生抵抗Ｒ２の
値がこのように大きくなると、容量値を大きくした場
合、その時定数（ＲＣ）も大きくなり、前述のセンスア
ンプ動作時におけるビット線充放電動作に対し早く応答
することが困難となるという問題が生じることが考えら
れる。したがって、高速でビット線の充放電動作に対し
て応答し、電源電位（ＶｃｃおよびＧＮＤ両者）の変動
をできるだけ抑制することのできる容量を用いるのが好
ましい。この高速応答性は、単にセンスアンプの電源電
位の変動を抑制するために必要とされるのみならず、他
の内部回路動作時における電源電位の変動を抑制するた
めにも同様好ましい。ここで、以下に、高周波特性に優
れた容量すなわち寄生抵抗が小さくかつできるだけ大き
な容量値を有する容量構造について説明する。

【００９１】［実施の形態４］図７は、この発明の実施
の形態４に従う容量３４の断面構造をダイナミック・ラ
ンダム・アクセス・メモリセルの断面構造とともに示す
図である。図７を参照して、メモリセル（図７左側部
分）と直流安定化用キャパシタ（図７右側部分）とが同
一のＰ型半導体基板１０１上に形成される。

【００９２】メモリセルは、１トランジスタ・１キャパ
シタ型のセル構造を有する。メモリセルトランジスタ
は、半導体基板１０１と、半導体基板１０１の所定の表
面領域に形成されたＮ型不純物拡散領域１０２ａおよび
１０２ｂと、半導体基板１０１表面上に形成されるゲー
ト絶縁膜１０４ａと、ゲート絶縁膜１０４ａ上に形成さ
れる電極配線層１０３ａとから構成される。不純物拡散
領域１０２ａおよび１０２ｂは、それぞれ、メモリセル
トランジスタのソースおよびドレイン領域を形成する。
電極配線層１０３ａは、多結晶シリコン、モリブデンシ
リサイド、タングステンシリサイド等の高融点金属系の
材料を用いて構成され、ワード線の一部をも構成してい
る。

【００９３】メモリセルキャパシタは、不純物拡散領域
１０２ｂに電気的に接触しかつ電極配線層１０３ａおよ
び１０３ｂ上にまで延びて所定の領域に形成される配線
層１０５ａと、電極層１０５ａ上に形成される絶縁膜１
０７ａと、絶縁膜１０７ａ上に形成される配線層１０６
ａとから構成される。配線層１０５ａは、多結晶シリコ
ン、モリブデンシリサイド、タングステンシリサイド等
の高融点金属系の材料を用いて構成され、メモリセルト
ランジスタのドレイン領域１０２ｂと電気的に接触し、
メモリセル容量の一方の電極（ストレージノード）とし
て機能する。配線層１０６ａも同様に、多結晶シリコ
ン、モリブデンシリサイド、タングステンシリサイド等
の高融点金属系の材料を用いて構成され、動作電源電圧
Ｖｃｃの半分の電圧Ｖｃｃ／２が印加され、メモリセル
容量の他方電極（セルプレート）として機能する。

【００９４】絶縁膜１０４ａおよび１０７ａには、とも
に、ＳｉＯ₂ 等の材料が用いられる。絶縁膜１０７ａの
膜厚はゲート絶縁膜１０４ａの膜厚のほぼ１／２程度に
設定される。この場合、ゲート絶縁膜１０４ａに印加さ
れる電圧はＶｃｃレベルであり、一方、メモリセルキャ
パシタ電極に印加される電圧は最大Ｖｃｃ／２のレベル
であるため、同一絶縁耐圧の絶縁膜を用いれば膜厚が薄
ければ薄いほどキャパシタの容量値が大きくなるからで
ある。

【００９５】メモリセルトランジスタのソース領域（不
純物拡散領域）１０２ａにはアルミニウムまたは多結晶
シリコン等の低抵抗の導体層１０８ａが電気的に接続さ
れる。この導体層１０８ａは、メモリセルアレイにおけ
るビット線を形成する。また、メモリセルキャパシタ電
極層１０５ａの下に形成されている配線層１０３ｂは、
他の行に接続されるメモリセルを選択するためのワード
線を示しており、電極配線層１０３ａと同様の材料を用
いて同一製造工程で形成される。

【００９６】上述のメモリセル構造はいわゆるスタック
型メモリセル構造を実現している。ここで、上述のメモ
リセル構造において、メモリセルキャパシタの他方電極
（セルプレート）１０６ａにＶｃｃレベルの電圧ではな
くＶｃｃ／２のレベルの電圧が印加されているのは以下
の理由による。

【００９７】スタック型メモリセルは、メモリセルキャ
パシタの両電極が半導体基板上に積層して形成される構
造を有している。このメモリセルキャパシタ部の高さ
（半導体基板１０１の表面から電極層１０６ａの上面ま
での距離）をできるだけ小さくし、このメモリセルキャ
パシタ部に生じる段差をできるだけ小さくする必要があ
る。このため、メモリセルキャパシタ部の絶縁膜（キャ
パシタ誘電体）１０６ａの膜厚はできるだけ薄くするの
が望ましくなる。このような薄い絶縁膜をキャパシタ誘
電体として用いているため、その絶縁耐圧を確保するた
めにメモリセルキャパシタの電極層１０６ａに印加され
る電圧はＶｃｃ／２と低く設定される。

【００９８】なお、図７のメモリセルキャパシタ構造に
おいて、メモリセルキャパシタの電極層１０６ａと導体
層１０８ａとの間には層間絶縁膜１０９ａが形成されて
おり、電極層１０６ａと導体層１０８ａとの間の電気的
絶縁を実現している。

【００９９】図７の右側部に示すこの発明の実施の形態
４に従う容量は、半導体基板１０１表面上に形成される
電極層１０５ｂと、電極層１０５ｂ上に形成される絶縁
膜１０７ｂおよび１０７ｃと、絶縁膜１０７ｂおよび１
０７ｃ上に形成される電極層１０６ｂおよび１０６ｃ
と、電極層１０６ｂおよび１０６ｃにそれぞれ電気的に
接触する導体層１０８ｂおよび１０８ｃとから構成され
る。

【０１００】電極層１０５ｂはメモリセルキャパシタ電
極層１０５ａと同一の材料で構成され、同一の製造工程
で形成される。絶縁膜１０７ｂおよび１０７ｃはメモリ
セルキャパシタの絶縁膜１０７ａと同一の材料で構成さ
れかつ同一の膜厚を有し同一の製造工程で形成されてい
る。

【０１０１】電極層１０６ｂおよび１０６ｃは互いに分
離して形成されかつメモリセルキャパシタの電極層１０
６ａと同一の材料を用いて同一の製造工程で形成され
る。導体層１０８ｂおよび１０８ｃは、それぞれビット
線となる導体層１０８ａと同様に、アルミニウムまたは
多結晶シリコン等の低抵抗導体で形成される。導体層１
０８ｂは電源電位Ｖｃｃ供給ノードに接続され、導体層
１０８ｃは接地電位ＧＮＤを供給するノードに接続され
る。

【０１０２】層間絶縁膜１０９ｂは、導体層１０８ｂお
よび１０８ｃならびに電極層１０６ｂおよび１０６ｃの
相互の電気的接触を防止する機能を有し、メモリセル部
における層間絶縁膜１０９ａと同一の材料を用いて同一
製造工程で形成される。電極層１０５ｂ下には同様に絶
縁膜が形成されており、電極層１０５ｂと半導体基板１
０１との間の電気的接触が防止されている。

【０１０３】図８は、図７の右側に示す容量の電気的等
価回路を示す図である。図８に示すように、容量は２つ
の容量素子（容量性素子）Ｃ２０およびＣ３０が直列に
電源電位Ｖｃｃ供給ノードと接地電位ＧＮＤ供給ノード
との間に接続された構成と等価となる。電極層１０５ｂ
と絶縁層１０７ｂおよび電極層１０６ｂが形成する容量
素子と、電極層１０５ｂ、絶縁層１０７ｃおよび電極層
１０６ｃが形成する容量素子とがともに同一の容量値を
有すれば、導体層１０８ｂに電源電位Ｖｃｃが印加さ
れ、導体層１０８ｃに接地電位ＧＮＤが印加されたとき
に、各容量素子に印加される電圧は容量分割によりそれ
ぞれＶｃｃ／２となる。

【０１０４】容量Ｃ２０およびＣ３０それぞれにおける
印加電圧Ｖｃｃ／２はメモリセルキャパシタの電極間に
印加される電圧と同じであり、メモリセルキャパシタの
絶縁膜１０７ａに加わる電界と等価な電界がキャパシタ
Ｃ２０およびＣ３０の絶縁層１０６ｂおよび１０６ｃに
印加される。したがって、この構造においては、たとえ
電源電圧Ｖｃｃと接地電位ＧＮＤとが導体層１０８ｂお
よび１０８ｃそれぞれに印加されても絶縁破壊が生じる
ことはない。

【０１０５】この図７に示す容量の構造では、ＭＯＳキ
ャパシタ構造と同一容量値を得るためには、ＭＯＳキャ
パシタの占有面積の約２倍の占有面積を必要とする。し
かしながら、電極層１０５ｂ、１０６ｂおよび１０６ｃ
には低抵抗の材料が用いられているため、この電極の抵
抗に起因する容量の寄生抵抗を数Ωないし数十Ωの低抵
抗に設定することができる。これにより、ＭＯＳキャパ
シタよりも高周波特性に優れた容量を得ることが可能と
なる。特に、図６に示すような他の電極層を用いて容量
を形成する場合と比較して、絶縁膜の膜厚は１／５ない
し２／５に低減することができるので、他の電極層を用
いた容量よりも占有面積を１／５ないし２／５＝２０な
いし４０％低減することができ、面積効率が良い容量を
得ることができる。

【０１０６】［実施の形態５］図９は、この発明の実施
の形態５に従う容量の断面構造を概略的に示す図であ
る。図９を参照して、容量は、電極層１０５ｃおよび１
０５ｄと、絶縁層１０７ｅおよび１０７ｆと、他方の電
極層１０６ｄとから構成される。電極層１０５ｃが導体
層１０８ｄを介して電源電位Ｖｃｃを供給するノードに
接続され、電極層１０５ｄが導体層１０８ｅを介して接
地電位ＧＮＤを供給するノードに接続される。この構成
においても、絶縁膜１０７ｅおよび１０７ｆは、メモリ
セルキャパシタの絶縁膜１０７ａと同一材料でありかつ
同一膜厚を有している。電極層１０５ｃおよび１０５ｄ
は互いに絶縁膜１０９ｂを介して電気的に絶縁されてい
る。電極層１０５ｃ、絶縁層１０７ｅおよび電極層１０
６ｄが形成する容量と、電極層１０５ｄ、絶縁層１０７
ｆおよび電極層１０６ｄが形成する容量とはともに容量
値が等しく、図８に示すような等価回路を与える。この
図９に示す構成においても、図７に示す容量構造と同様
の効果を得ることができる。

【０１０７】［実施の形態６］図１０は、この発明の実
施の形態６に従う容量の断面構造を概略的に示す図であ
る。図１０においては、キャパシタは電極層１０５ｅお
よび絶縁層１０７ｇおよび他方電極層１０６ｅから形成
される第１の容量性素子と、電極層１０５ｆ、絶縁層１
０７ｈおよび電極層１０６ｆから形成される第２の容量
性素子とから形成される。電極層１０５ｅと電極層１０
６ｆとは導体層１０８ｄにより接続される。第１の容量
性素子の電極層１０６ｅは導体層１０８ｂを介して電源
電位Ｖｃｃを供給するノードに接続される。第２の容量
性素子の電極層１０５ｆは、導体層１０８ｃを介して接
地電位ＧＮＤを供給するノードに接続される。

【０１０８】この図１０に示す構造においても、電極層
１０５ｅ、１０５ｆ、１０６ｅおよび１０６ｆは、それ
ぞれメモリセルキャパシタの電極層と同一の材料を用い
て同一の製造工程で形成されており、かつ絶縁層１０７
ｇおよび１０７ｈはメモリキャパシタの絶縁層と同一の
材料を用いてかつ同一の膜厚で同一の製造工程で形成さ
れている。したがって、この図１０に示す構成において
も動作電源電位Ｖｃｃと接地電位ＧＮＤとの間に第１の
容量性素子と第２の容量性素子が直列に接続された構造
を実現することになり、先の実施の形態と同様の効果を
奏する。

【０１０９】［実施の形態７］図１１は、この発明の実
施の形態７に従う容量の断面構造を概略的に示す図であ
る。前述のようにこの発明に従って構成される容量はス
タック型メモリセルのキャパシタと同一構成を有してお
り、半導体基板１０１表面上に層間絶縁膜１０９ｂを介
して形成されている。したがって、この容量（図１１に
おいて電極層１０５、絶縁層１０７および電極層１０６
とにより形成される容量）の下にＭＯＳトランジスタを
形成することも可能である。ここで、ＭＯＳトランジス
タは、不純物領域１０２ｃおよび１０２ｄと、ゲート絶
縁膜１０４ｂと、ゲート電極１０３ｂとから形成され、
このＭＯＳトランジスタはメモリセルトランジスタと同
一の製造工程で形成される。

【０１１０】このＭＯＳトランジスタを容量接続すなわ
ちそのソース電極とドレイン電極（電極層１０８ｄおよ
び１０ｇ）をともに接続し、電極層１０３ｂと電極層１
０８ｄおよび１０８ｇとをそれぞれ、電源電位Ｖｃｃ供
給ノードおよび接地電位ＧＮＤ供給ノードに接続すれ
ば、その上層に形成された容量とＭＯＳキャパシタとが
並列に接続されることになり、同一面積でより大きな容
量値を得ることが可能となり、より集積度を向上するこ
とが可能となる。

【０１１１】［実施の形態８］先の実施の形態において
は、センスアンプ動作時におけるビット線充放電を高速
で行なうための構成について説明している。しかしなが
ら、このセンスアンプにおけるビット線充放電を高速に
行なうための容量は、センス動作時に電源線３１および
接地線３０へ流れる充放電電流を低減し、電源電圧Ｖｃ
ｃおよび接地電圧ＧＮＤの変動を抑制している。したが
って、この容量を直流電圧安定化容量として用いること
も可能である。

【０１１２】図１２は、この発明の実施の形態８に従う
半導体記憶装置の要部の構成を概略的に示す図であり、
この図１２においては、各実施の形態において用いられ
る容量を直流電圧安定化容量として用いる場合の構成が
示される。

【０１１３】図１２の構成においては、外部電源電圧Ｖ
ｃｃが電源端子２４を介して半導体チップ内へ印加さ
れ、電源線３１１を介して降圧回路５００により内部電
源電圧Ｖｃ′に降下される場合の構成が一例として示さ
れる。この外部電源電圧Ｖｃｃは５Ｖであり、たとえば
内部電源電圧Ｖｃ′が３．３Ｖの場合を考える。

【０１１４】このような内部降圧電源電圧を用いるメモ
リの場合、このメモリセルがスタック型の構造を有して
いる場合には、メモリセル容量６の一方の電極には、Ｖ
ｃ′／２＝３．３／２＝１．６５Ｖの電圧が印加される
ことになる。このメモリセルキャパシタ６に印加される
電圧はできるだけ安定状態に保つことが必要である。こ
の場合、この発明に基づいて形成される容量構造を用い
れば、図１２に示すように容量性素子Ｃ２０およびＣ３
０から形成される容量が内部電源線３１０と接地線３０
との間に接続される構成となる。この構成に従えば、容
量性素子Ｃ２０およびＣ３０から構成される容量は、セ
ンスアンプ駆動時のみならず、通常動作時においてもメ
モリセルキャパシタ６へ印加される電圧を安定化させる
機能を有する。

【０１１５】図１２に示す構成においては抵抗分割によ
りメモリセルキャパシタ６へＶｃ′／２の電圧が印加さ
れている。この場合、メモリセルキャパシタ６へ印加さ
れる電圧Ｖｃ′／２は１．６５Ｖである。この値は外部
電源電圧Ｖｃｃの５Ｖの約１／３であるため、このメモ
リセルキャパシタの耐圧は１．６５Ｖである。したがっ
て、図１３に示すように外部電源電圧Ｖｃｃと接地電圧
ＧＮＤとの間に容量を３個直列に形成すれば、外部電源
電圧Ｖｃｃを安定化することも可能である。

【０１１６】ここで、図１３に示す構成においては、電
極層５ｇと絶縁層１０７および電極層１０６ｈで第１の
容量性素子が形成され、電極層１０５ｇ、絶縁層１０７
および電極層１０６ｉにより第２の容量素子が形成さ
れ、電極層１０５ｈ、絶縁層１０６および電極層１０６
ｉにより第３の容量が形成され、それぞれが直列に接続
される。

【０１１７】［実施の形態９］図１２に示す実施の形態
においては、メモリチップ内における直流電圧安定化用
として容量を用いている。しかしながら、この発明に従
って形成される直流安定化容量は高周波特性に優れてい
るため、メモリチップ内において周辺回路として用いら
れる高周波信号を利用する回路、たとえば図１４に示す
ような遅延回路、図１５に示すような半導体基板へ一定
の基板バイアス電位を印加させるためのチャージポンプ
回路および図１６に示すような昇圧回路等における容量
としても用いることができる。

【０１１８】ここで、図１４における遅延回路は、２段
の縦続接続されたインバータＩ１およびＩ２と、インバ
ータＩ１の出力と接地電位ＧＮＤ供給ノードとの間に接
続される遅延容量ＣＡとから構成される。このような遅
延回路は、通常、タイミング信号に応答して所定の時間
を遅延させて活性化信号を発生させる回路、たとえば外
部ロウアドレスストローブ信号／ＲＡＳに応答してワー
ド線駆動信号を発生させるための回路、このワード線駆
動信号をさらに所定時間遅延させてセンスアンプ活性化
信号を発生させる回路等において用いられている。

【０１１９】図１５に示すチャージポンプ回路は、チャ
ージポンプ用容量ＣＢと、チャージポンプ用容量ＣＢの
他方電極と接地電位供給ノードとの間に順方向に接続さ
れるダイオードＤ１と、チャージポンプ用容量ＣＢの他
方電極と半導体基板との間に逆方向に接続されるダイオ
ードＤ２とを備える。このチャージポンプ回路において
は、電源電圧レベルの振幅を有するクロック信号φに応
答してチャージポンプ用容量ＣＢの他方電極の電位が上
昇または下降し、この他方電極電位がそれぞれダイオー
ドＤ１およびＤ２によりクランプされることにより、半
導体基板の電位をチャージポンプ動作により所定電位に
バイアスする構成となっている。この場合、クロック信
号φは高周波信号であるため、チャージポンプ用容量Ｃ
Ｂとして高周波特性に優れた容量を用いることにより、
高速でチャージポンプ動作を行なって半導体基板バイア
ス電位を安定に保持させることができるため、この容量
ＣＢとして、この発明に従うメモリセルキャパシタと同
一構造の容量のいずれかを適用することができる。

【０１２０】図１６に示す昇圧回路は、たとえばメモリ
セルデータを読出した後再び元のメモリセルに読出した
データを書込むリストア動作時においてメモリセルデー
タを確実に元のメモリセルに書込むためにワード線をさ
らに昇圧するワード線昇圧構成などにおいて用いられる
回路である。この昇圧回路は、電源電圧レベルの振幅を
有するクロック信号φを受けるバッファＢと、バッファ
Ｂの出力に接続され、昇圧用のクロック信号φｃに応答
してバッファＢの出力端子の電位を昇圧する昇圧用容量
Ｃｃとを備える。容量Ｃｃとしてこの発明に従うメモリ
セルキャパシタと同一構造の容量のいずれかを利用す
る。これにより、高速でバッファＢの出力に電荷を注入
して昇圧動作を行なわせることができる。

【０１２１】

【発明の効果】以上のように、請求項１から７の発明に
従えば、メモリセルキャパシタと同一構成の容量性素子
を半導体記憶装置内部において用いられる容量として利
用するようにしているため、容量として寄生抵抗が低減
されかつ十分な容量値を有する小占有面積の高周波特性
に優れた容量を得ることができ、センスアンプ動作時に
おけるビット線充放電の高速化、電源電位の変動の抑
制、直流電圧安定化および高周波特性改善用容量を容易
に製造プロセスを増加させることなく得ることができ
る。

【０１２２】また、メモリセルキャパシタがスタック構
造を有する場合、この周辺回路の容量を、構成要素のＭ
ＯＳトランジスタ上層に形成することが可能となり、こ
の容量のレイアウトの自由度が大きくなり、占有面積を
増加させることなく電源電位の変動の抑制などの直流電
圧安定化容量を容易に実現することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置のセンスアンプ駆動装置の要部の構成を示す図であ
る。

【図２】 図１に示すセンスアンプ駆動装置の動作を示
す信号波形図であり、ビット線放電時における動作を示
す信号波形図である。

【図３】 この発明の実施の形態２に従うセンスアンプ
駆動装置の要部の構成を示す図である。

【図４】 この発明の実施の形態１または２のセンスア
ンプ駆動装置に用いられる容量の半導体記憶装置内の概
略配置を示す図である。

【図５】 （Ａ）から（Ｃ）は、この発明の実施の形態
３に従う容量の構成、接続および電気的等価回路をそれ
ぞれ示す図である。

【図６】 図５に示すＭＯＳキャパシタと従来のキャパ
シタとの比較を示す図である。

【図７】 この発明の実施の形態４に従う容量の構造を
メモリセルの断面構造とともに示す図である。

【図８】 図７に示す容量の電気的等価回路を示す図で
ある。

【図９】 この発明の実施の形態５に従う容量の断面構
造を概略的に示す図である。

【図１０】 この発明の実施の形態６に従う容量の断面
構造を概略的に示す図である。

【図１１】 この発明の実施の形態７に従う容量の断面
構造を概略的に示す図である。

【図１２】 この発明の実施の形態７に従う容量の適用
例を示す図である。

【図１３】 この発明の実施の形態８に従う容量の構成
を概略的に示す図である。

【図１４】 この発明の実施の形態９に従う容量の第１
の適用例を示す図である。

【図１５】 この発明の実施の形態９に従う容量の第２
の適用例を示す図である。

【図１６】 この発明の実施の形態９に従う容量の第３
の適用例を示す図である。

【図１７】 従来のダイナミック・ランダム・アクセス
・メモリの全体の構成の一例を概略的に示す図である。

【図１８】 図１７に示すダイナミック・ランダム・ア
クセス・メモリのメモリセルアレイ部およびそれに関連
する回路の構成を概略的に示す図である。

【図１９】 図１８に示す１対のビット線とそれに関連
する回路の構成の一例をより具体的に示す図である。

【図２０】 図１９に示す構成の動作を示す信号波形図
である。

【図２１】 従来のダイナミック・ランダム・アクセス
・メモリのセンスアンプ動作時における問題点を説明す
るための図である。

【符号の説明】

ＭＡ メモリセルアレイ、ＭＡ１〜ＭＡ８ サブアレイ
ブロック、１４ 第１の信号線、１７ 第２の信号線、
２２ ｐ−ＦＥＴ、２５ ｎ−ＦＥＴ、３０第２の電源
供給線（接地線）、３１ 第１の電源供給線（電源
線）、３２，３３，３７，３８ 寄生抵抗、３４ 容
量、３５，３６ 第１および第２の電源供給線と容量３
４との接続点、３１０ 内部電源線、１０１ 半導体基
板、１０２ａ，１０２ｂ 不純物拡散領域、１０４ａ，
１０４ｂ ゲート絶縁膜、１０３ａ，１０３ｂ ゲート
電極配線層、１０５ａ メモリセルキャパシタ一方電極
層、１０５ｂ〜１０５ｈ 容量の一方電極、１０７ａ
メモリセルキャパシタ絶縁膜、１０６ａ メモリセルキ
ャパシタの他方電極配線層、１０７ｂ〜１０７ｆ 容量
絶縁膜、１０６ｂ〜１０６ｆ 容量電極配線層。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 各々が、１個の電界効果トランジスタと
   １個の容量から構成される複数のメモリセルと、 前記メモリセルの形成領域と別の領域に第１のノードと
   第２のノードとの間に結合され、前記メモリセルの容量
   を構成する電極と同一材料の電極を有しかつ前記メモリ
   セルの容量を構成する誘電体と同一材料かつ同一膜厚の
   誘電体を各々が有する少なくとも２個の電気的に直列に
   接続された容量性素子を含み、前記第１および第２のノ
   ードの少なくとも一方のノードの電位を安定化する静電
   容量素子とを備える、半導体記憶装置。
2. 【請求項２】 各々が、１個のトランジスタと１個のス
   タック構造のキャパシタとを有するメモリセルが行列状
   に配列されたメモリセルアレイ、および第１の電源電圧
   を伝達する第１の電源線と第２の電源電圧を電圧する第
   ２の電源線との間に接続され、前記メモリセルのスタッ
   ク構造キャパシタの電極層と同一材料を有しかつ同一層
   に形成された電極層と、前記スタック構造のキャパシタ
   の誘電体膜と同一膜厚かつ同一材料の誘電体とを備える
   静電容量素子とを備える、半導体記憶装置。
3. 【請求項３】 絶縁ゲート型電界効果トランジスタと、
   前記絶縁ゲート型電界効果トランジスタの一方導通領域
   に接続されかつ半導体基板上に形成されるストレージノ
   ードと、前記ストレージノードと誘電体膜を介して対向
   配置されるセルプレートとを有するキャパシタとを備え
   るメモリセルと、 第１の電源電圧を伝達する第１の電源線と、 第２の電源電圧を伝達する第２の電源線と、 前記第１および第２の電源線の間に接続され、前記メモ
   リセルのキャパシタのストレージノードと同一層に形成
   された一方電極層と、前記メモリセルのキャパシタの誘
   電体膜と同一層に形成された誘電体膜と、前記セルプレ
   ートと同一層に形成された他方電極層とを有する容量性
   素子とを備える、半導体記憶装置。
4. 【請求項４】 絶縁ゲート型電界効果トランジスタと、
   前記絶縁ゲート型電界効果トランジスタの一方導通領域
   に接続されかつ半導体基板上に形成されるストレージノ
   ードと、前記ストレージノードと誘電体膜を介して対向
   配置されるセルプレートとからなるキャパシタとを有す
   るメモリセルと、 第１の電源電圧を伝達する第１の電源線と、 第２の電源電圧を伝達する第２の電源線と、 前記ストレージノードと同一層に形成される第１の電極
   層と、前記セルプレートと同一層に前記第１の電極層と
   対向して配置される第２の電極層とを有し、前記第１の
   電極層および前記第２の電極層の一方の電極層は少なく
   とも第１および第２の導体層を含む複数の導体層を含
   み、前記複数の導体層のうちの前記第１の導体層が前記
   第１の電源線に接続されかつ前記第２の導体層が前記第
   ２の電源線に接続されて前記第１の電源線と前記第２の
   電源線との間に容量性素子の直列体を構成する容量素子
   とを備える、半導体記憶装置。
5. 【請求項５】 絶縁ゲート型電界効果トランジスタと、
   前記絶縁ゲート型電界効果トランジスタの一方電極に接
   続されかつ半導体基板上に形成されるストレージノード
   と、前記ストレージノードと誘電体膜を介して対向配置
   されるセルプレートとからなるキャパシタを有するメモ
   リセルと、 第１の電源電圧を伝達する第１の電源線と、 第２の電源電圧を伝達する第２の電源線と、 前記ストレージノードと同一層に形成されかつ少なくと
   も第１および第２の導体層を含む第１の電極層と、前記
   セルプレートと同一層に形成されかつ前記第１および第
   ２の導体層と誘電体膜を介して対向配置される第３およ
   び第４の導体層を少なくとも含む第２の電極層とを有
   し、前記第１および第２の電源線の間に少なくとも２個
   の直列接続された容量性素子を構成するように前記第１
   の導体層が前記第２の電源線に接続されかつ前記第３の
   導体層が前記第１の電源線に接続される容量素子とを備
   える、半導体記憶装置。
6. 【請求項６】 前記メモリセルのセルプレートとストレ
   ージノードとの間には、前記第１の電源線上の第１の電
   源電圧と前記第２の電源線上の第２の電源電圧の間の中
   間電圧が印加される、請求項３ないし５のいずれかに記
   載の半導体記憶装置。
7. 【請求項７】 前記メモリセルの容量の電極間には第１
   の電源電圧と第２の電源電圧の中間の中間電圧が印加さ
   れ、前記第１のノードおよび前記第２のノードの間に
   は、前記第１の電源電圧と前記第２の電源電圧の差の大
   きさの電圧が印加される、請求項１記載の半導体記憶装
   置。