JPH1074731A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH1074731A JPH1074731A JP23029496A JP23029496A JPH1074731A JP H1074731 A JPH1074731 A JP H1074731A JP 23029496 A JP23029496 A JP 23029496A JP 23029496 A JP23029496 A JP 23029496A JP H1074731 A JPH1074731 A JP H1074731A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- semiconductor device
- silicon layer
- active silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ＳＯＩ構造を有する半導体装置をドライエッ
チングする際に、ＤＣバイアスを安定的に印加し、良好
なエッチング状態を得ることのできる半導体装置及びそ
の製造方法を提供する。 【解決手段】 支持体シリコン基板１と、支持体シリコ
ン基板１の一主表面上に形成された絶縁層２と、絶縁層
２上に形成された活性シリコン層３とが一体的に構成さ
れたＳＯＩ基板の活性シリコン層３内には、半導体素子
が形成され、活性シリコン層３の周辺領域には、オーミ
ック接触させるための高濃度不純物領域４が形成されて
いる。また、支持体シリコン基板１の二主表面上には、
シリコン酸化膜５及びシリコン窒化膜６が形成され、活
性シリコン層３上には、アルミニウム層７が形成されて
いる。そして、活性シリコン層３上に形成されたアルミ
ニウム層７上には、半導体素子の電極パターンに基づい
てフォトレジスト８が形成され、アルミニウム層７上の
高濃度不純物領域４に対応する位置から、ＳＯＩ基板の
側面，シリコン酸化膜５の側面及びシリコン窒化膜６の
側面に亘って導電性ペースト９が形成されている。
チングする際に、ＤＣバイアスを安定的に印加し、良好
なエッチング状態を得ることのできる半導体装置及びそ
の製造方法を提供する。 【解決手段】 支持体シリコン基板１と、支持体シリコ
ン基板１の一主表面上に形成された絶縁層２と、絶縁層
２上に形成された活性シリコン層３とが一体的に構成さ
れたＳＯＩ基板の活性シリコン層３内には、半導体素子
が形成され、活性シリコン層３の周辺領域には、オーミ
ック接触させるための高濃度不純物領域４が形成されて
いる。また、支持体シリコン基板１の二主表面上には、
シリコン酸化膜５及びシリコン窒化膜６が形成され、活
性シリコン層３上には、アルミニウム層７が形成されて
いる。そして、活性シリコン層３上に形成されたアルミ
ニウム層７上には、半導体素子の電極パターンに基づい
てフォトレジスト８が形成され、アルミニウム層７上の
高濃度不純物領域４に対応する位置から、ＳＯＩ基板の
側面，シリコン酸化膜５の側面及びシリコン窒化膜６の
側面に亘って導電性ペースト９が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものである。
の製造方法に関するものである。
【０００２】
【従来の技術】図５は、従来例に係る半導体装置を示す
略断面図である。従来の半導体装置は、支持体シリコン
基板１と、支持体シリコン基板１の一主表面上に形成さ
れたシリコン酸化膜等の絶縁層２と、絶縁層２上に形成
された活性シリコン層３とが一体的に構成されたＳＯＩ
基板の活性シリコン層３内に半導体素子（図示せず）を
形成し、活性シリコン層３の周辺領域には、オーミック
接触させるための高濃度不純物領域４が形成されてい
る。
略断面図である。従来の半導体装置は、支持体シリコン
基板１と、支持体シリコン基板１の一主表面上に形成さ
れたシリコン酸化膜等の絶縁層２と、絶縁層２上に形成
された活性シリコン層３とが一体的に構成されたＳＯＩ
基板の活性シリコン層３内に半導体素子（図示せず）を
形成し、活性シリコン層３の周辺領域には、オーミック
接触させるための高濃度不純物領域４が形成されてい
る。
【０００３】また、支持体シリコン基板１の二主表面上
には、シリコン酸化膜５及びシリコン窒化膜６が形成さ
れ、活性シリコン層３上には、配線電極としてのアルミ
ニウム層７が形成されている。
には、シリコン酸化膜５及びシリコン窒化膜６が形成さ
れ、活性シリコン層３上には、配線電極としてのアルミ
ニウム層７が形成されている。
【０００４】そして、活性シリコン層３上に形成された
アルミニウム層７上には、半導体素子（図示せず）の電
極パターンに基づいてパターニングされたフォトレジス
ト８が形成され、アルミニウム層７上の高濃度不純物領
域４に対応する位置にもフォトレジスト１３が形成され
ている。
アルミニウム層７上には、半導体素子（図示せず）の電
極パターンに基づいてパターニングされたフォトレジス
ト８が形成され、アルミニウム層７上の高濃度不純物領
域４に対応する位置にもフォトレジスト１３が形成され
ている。
【０００５】次に、接地された下部電極１０上に上述の
半導体装置を配置し、上部電極１１と下部電極１０間に
ＤＣバイアスを印加してプラズマを発生制御することに
よりドライエッチングを行う。
半導体装置を配置し、上部電極１１と下部電極１０間に
ＤＣバイアスを印加してプラズマを発生制御することに
よりドライエッチングを行う。
【０００６】
【発明が解決しようとする課題】ところが、上述の構成
の半導体装置をドライエッチングする場合、アルミニウ
ム層７と下部電極１０との間に絶縁層２，シリコン酸化
膜５及びシリコン窒化膜６が存在するため、アルミニウ
ム層７は接地されている下部電極１０とは接続されずに
電位的に浮くことになる。
の半導体装置をドライエッチングする場合、アルミニウ
ム層７と下部電極１０との間に絶縁層２，シリコン酸化
膜５及びシリコン窒化膜６が存在するため、アルミニウ
ム層７は接地されている下部電極１０とは接続されずに
電位的に浮くことになる。
【０００７】そのため、上部電極１１と下部電極１０間
に印加されるＤＣバイアスがアルミニウム層７に安定的
に印加されず、未エッチング領域が発生するという問題
があった。
に印加されるＤＣバイアスがアルミニウム層７に安定的
に印加されず、未エッチング領域が発生するという問題
があった。
【０００８】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、ＳＯＩ構造を有する
半導体装置をドライエッチングする際に、ＤＣバイアス
を安定的に印加し、良好なエッチング状態を得ることの
できる半導体装置及びその製造方法を提供することにあ
る。
であり、その目的とするところは、ＳＯＩ構造を有する
半導体装置をドライエッチングする際に、ＤＣバイアス
を安定的に印加し、良好なエッチング状態を得ることの
できる半導体装置及びその製造方法を提供することにあ
る。
【０００９】
【課題を解決するための手段】請求項１記載の発明は、
支持体シリコン基板と該支持体シリコン基板の一主表面
上に形成された絶縁層と該絶縁層上に形成された活性シ
リコン層とが一体的に構成されて成るＳＯＩ基板と、前
記活性シリコン層内に形成された半導体素子と、前記活
性シリコン層内に該活性シリコン層と同一導電型となる
ように形成された高濃度不純物領域と、前記活性シリコ
ン層上に形成された配線電極とを有して成る半導体装置
において、前記配線電極上の前記高濃度不純物領域に対
応する箇所から前記ＳＯＩ基板の側面に亘って導電性材
料を形成したことを特徴とするものである。
支持体シリコン基板と該支持体シリコン基板の一主表面
上に形成された絶縁層と該絶縁層上に形成された活性シ
リコン層とが一体的に構成されて成るＳＯＩ基板と、前
記活性シリコン層内に形成された半導体素子と、前記活
性シリコン層内に該活性シリコン層と同一導電型となる
ように形成された高濃度不純物領域と、前記活性シリコ
ン層上に形成された配線電極とを有して成る半導体装置
において、前記配線電極上の前記高濃度不純物領域に対
応する箇所から前記ＳＯＩ基板の側面に亘って導電性材
料を形成したことを特徴とするものである。
【００１０】請求項２記載の発明は、支持体シリコン基
板と該支持体シリコン基板の一主表面上に形成された絶
縁層と該絶縁層上に形成された活性シリコン層とが一体
的に構成されたＳＯＩ基板における前記活性シリコン層
内に、半導体素子及び前記活性シリコン層と同一導電型
の高濃度不純物領域を形成し、前記活性シリコン層上に
配線電極を形成するようにした半導体装置の製造方法に
おいて、スピンコート法を用いて前記配線電極上の前記
高濃度不純物領域に対応する箇所から前記ＳＯＩ基板の
側面に亘って導電性材料を形成するようにしたことを特
徴とするものである。
板と該支持体シリコン基板の一主表面上に形成された絶
縁層と該絶縁層上に形成された活性シリコン層とが一体
的に構成されたＳＯＩ基板における前記活性シリコン層
内に、半導体素子及び前記活性シリコン層と同一導電型
の高濃度不純物領域を形成し、前記活性シリコン層上に
配線電極を形成するようにした半導体装置の製造方法に
おいて、スピンコート法を用いて前記配線電極上の前記
高濃度不純物領域に対応する箇所から前記ＳＯＩ基板の
側面に亘って導電性材料を形成するようにしたことを特
徴とするものである。
【００１１】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係る半導体装置を示す略断面図である。本実施形態に
係る半導体装置は、支持体シリコン基板１と、支持体シ
リコン基板１の一主表面上に形成されたシリコン酸化膜
等から成る絶縁層２と、絶縁層２上に形成された活性シ
リコン層３とが一体的に構成されたＳＯＩ（Silicon o
n Insulator）基板の活性シリコン層３内に半導体素子
（図示せず）を形成し、活性シリコン層３の周辺領域に
は、オーミック接触させるための高濃度不純物領域４が
形成されている。
て図面に基づき説明する。図１は、本発明の一実施形態
に係る半導体装置を示す略断面図である。本実施形態に
係る半導体装置は、支持体シリコン基板１と、支持体シ
リコン基板１の一主表面上に形成されたシリコン酸化膜
等から成る絶縁層２と、絶縁層２上に形成された活性シ
リコン層３とが一体的に構成されたＳＯＩ（Silicon o
n Insulator）基板の活性シリコン層３内に半導体素子
（図示せず）を形成し、活性シリコン層３の周辺領域に
は、オーミック接触させるための高濃度不純物領域４が
形成されている。
【００１２】なお、本実施形態においては、支持体シリ
コン基板１として、厚みが約５００μｍのＮ型の４イン
チウェハで、１０１８以上のアンチモン（Ｓｂ）不純物
濃度を有するものを用い、絶縁層２の膜厚としては２μ
ｍ以上とし、活性シリコン層３として、約１０１４のリ
ン（Ｐ）不純物濃度を有するものを用いた。
コン基板１として、厚みが約５００μｍのＮ型の４イン
チウェハで、１０１８以上のアンチモン（Ｓｂ）不純物
濃度を有するものを用い、絶縁層２の膜厚としては２μ
ｍ以上とし、活性シリコン層３として、約１０１４のリ
ン（Ｐ）不純物濃度を有するものを用いた。
【００１３】また、本実施形態においては、高濃度不純
物領域４として、幅約１０μｍ，深さ約１μｍで、約１
０１９のリン（Ｐ）不純物濃度を有するものを形成し
た。
物領域４として、幅約１０μｍ，深さ約１μｍで、約１
０１９のリン（Ｐ）不純物濃度を有するものを形成し
た。
【００１４】更に、ＳＯＩ基板の形成方法としては、絶
縁層上に気相，液相，固相の各相で単結晶シリコンを成
長させるＳＯＩ成長法や、基板を張り合わせる張り合わ
せＳＯＩ法や、単結晶シリコン基板中に酸素をイオン注
入して内部に絶縁層を形成するＳＩＭＯＸ（Silicon I
mplanted Oxidation）法や、陽極酸化によってシリコ
ンを部分的に多孔質化して酸化することにより形成する
方法等がある。
縁層上に気相，液相，固相の各相で単結晶シリコンを成
長させるＳＯＩ成長法や、基板を張り合わせる張り合わ
せＳＯＩ法や、単結晶シリコン基板中に酸素をイオン注
入して内部に絶縁層を形成するＳＩＭＯＸ（Silicon I
mplanted Oxidation）法や、陽極酸化によってシリコ
ンを部分的に多孔質化して酸化することにより形成する
方法等がある。
【００１５】また、支持体シリコン基板１の二主表面上
には、シリコン酸化膜５及びシリコン窒化膜６が形成さ
れ、活性シリコン層３上には、配線電極としての約１μ
ｍのアルミニウム層７が形成されている。
には、シリコン酸化膜５及びシリコン窒化膜６が形成さ
れ、活性シリコン層３上には、配線電極としての約１μ
ｍのアルミニウム層７が形成されている。
【００１６】そして、アルミニウム層７上には、半導体
素子（図示せず）の電極パターンに基づいてパターニン
グされたフォトレジスト８が形成され、アルミニウム層
７上の高濃度不純物領域４に対応する箇所からＳＯＩ基
板の側面に亘って導電性ペースト９が形成されている。
素子（図示せず）の電極パターンに基づいてパターニン
グされたフォトレジスト８が形成され、アルミニウム層
７上の高濃度不純物領域４に対応する箇所からＳＯＩ基
板の側面に亘って導電性ペースト９が形成されている。
【００１７】以下、本実施形態に係る半導体装置の製造
工程について、図２，図３に基づいて説明する。図２
は、本実施形態に係る半導体装置の製造工程を示す略断
面図であり、図３は、本実施形態に係る半導体装置の製
造工程の一部を示す略平面図である。先ず、支持体シリ
コン基板１と、支持体シリコン基板１の一主表面上に形
成されたシリコン酸化膜等から成る絶縁層２と、絶縁層
２上に形成された活性シリコン層３とが一体的に構成さ
れたＳＯＩ基板の活性シリコン層３内に半導体素子（図
示せず）する。このとき、半導体素子を形成する際の素
子間分離工程において、熱酸化を行うことにより支持体
シリコン基板１の二主表面上にシリコン酸化膜５が形成
され、選択酸化のマスクとして減圧ＣＶＤ法を用いて形
成されたシリコン窒化膜６が、ＳＯＩ基板の裏面に回り
込みシリコン酸化膜５上に形成される。
工程について、図２，図３に基づいて説明する。図２
は、本実施形態に係る半導体装置の製造工程を示す略断
面図であり、図３は、本実施形態に係る半導体装置の製
造工程の一部を示す略平面図である。先ず、支持体シリ
コン基板１と、支持体シリコン基板１の一主表面上に形
成されたシリコン酸化膜等から成る絶縁層２と、絶縁層
２上に形成された活性シリコン層３とが一体的に構成さ
れたＳＯＩ基板の活性シリコン層３内に半導体素子（図
示せず）する。このとき、半導体素子を形成する際の素
子間分離工程において、熱酸化を行うことにより支持体
シリコン基板１の二主表面上にシリコン酸化膜５が形成
され、選択酸化のマスクとして減圧ＣＶＤ法を用いて形
成されたシリコン窒化膜６が、ＳＯＩ基板の裏面に回り
込みシリコン酸化膜５上に形成される。
【００１８】なお、図１，図２において、活性シリコン
層３側の素子間分離構造は省略してある。
層３側の素子間分離構造は省略してある。
【００１９】続いて、半導体素子を形成する際の不純物
のイオン注入を行うときに、同時にリン（Ｐ）等のＮ型
の不純物をイオン注入及び熱拡散を行うことにより高濃
度不純物領域４を形成する（図２（ａ））。
のイオン注入を行うときに、同時にリン（Ｐ）等のＮ型
の不純物をイオン注入及び熱拡散を行うことにより高濃
度不純物領域４を形成する（図２（ａ））。
【００２０】次に、活性シリコン層３上に配線電極とし
てのアルミニウム層７を形成する（図２（ｂ））。な
お、アルミニウム層７の形成方法の一例としては、ター
ゲットにアルミニウムを用いてスパッタリングを行うこ
とにより形成する方法がある。
てのアルミニウム層７を形成する（図２（ｂ））。な
お、アルミニウム層７の形成方法の一例としては、ター
ゲットにアルミニウムを用いてスパッタリングを行うこ
とにより形成する方法がある。
【００２１】次に、半導体素子の電極パターンに対応す
るアルミニウム層７上にフォトレジスト８を形成し（図
２（ｃ））。
るアルミニウム層７上にフォトレジスト８を形成し（図
２（ｃ））。
【００２２】そして、図３に示すように、スピンコート
法を用いてアルミニウム層７上の高濃度不純物領域４に
対応する箇所からＳＯＩ基板の側面に亘って導電性ペー
スト９を形成する。
法を用いてアルミニウム層７上の高濃度不純物領域４に
対応する箇所からＳＯＩ基板の側面に亘って導電性ペー
スト９を形成する。
【００２３】ここで、本実施形態においては、図４に示
すように、下部電極１０上に図１に示す半導体装置を配
置し、上部電極１１と下部電極１０間にＤＣバイアスを
印加することでプラズマ１２を発生制御し、アルミニウ
ム層７のドライエッチングを行い、所定形状にパターニ
ングする。
すように、下部電極１０上に図１に示す半導体装置を配
置し、上部電極１１と下部電極１０間にＤＣバイアスを
印加することでプラズマ１２を発生制御し、アルミニウ
ム層７のドライエッチングを行い、所定形状にパターニ
ングする。
【００２４】従って、本実施形態においては、アルミニ
ウム層７は導電性ペースト９を介して下部電極１０と接
続されているので、電気的に接地されることになり、ま
た、高濃度不純物領域４が形成されているので、活性シ
リコン層３も高濃度不純物領域４を介してアルミニウム
層７とオーミック接触され、活性シリコン層３も電気的
に接地されることになり、ＤＣバイアスが安定的に印加
されて、良好なドライエッチングが可能となる。
ウム層７は導電性ペースト９を介して下部電極１０と接
続されているので、電気的に接地されることになり、ま
た、高濃度不純物領域４が形成されているので、活性シ
リコン層３も高濃度不純物領域４を介してアルミニウム
層７とオーミック接触され、活性シリコン層３も電気的
に接地されることになり、ＤＣバイアスが安定的に印加
されて、良好なドライエッチングが可能となる。
【００２５】
【発明の効果】請求項１または請求項２記載の発明は、
支持体シリコン基板と該支持体シリコン基板の一主表面
上に形成された絶縁層と該絶縁層上に形成された活性シ
リコン層とが一体的に構成されて成るＳＯＩ基板と、前
記活性シリコン層内に形成された半導体素子と、前記活
性シリコン層内に該活性シリコン層と同一導電型となる
ように形成された高濃度不純物領域と、前記活性シリコ
ン層上に形成された配線電極とを有して成る半導体装置
において、前記配線電極上の前記高濃度不純物領域に対
応する箇所から前記ＳＯＩ基板の側面に亘って導電性材
料を形成したので、ドライエッチングを行う際に、接地
された下部電極上に半導体装置を配置したときに、配線
電極は導電性ペーストを介して下部電極と接続されるの
で電気的に接地されることになり、また、活性シリコン
層も高濃度不純物領域を介して配線電極とオーミック接
触され、活性シリコン層も電気的に接地されることにな
り、上部電極と下部電極間にＤＣバイアスが安定的に印
加されて、良好なドライエッチングが可能となり、ＳＯ
Ｉ構造を有する半導体装置をドライエッチングする際
に、ＤＣバイアスを安定的に印加し、良好なエッチング
状態を得ることのできる半導体装置及びその製造方法を
提供することができた。
支持体シリコン基板と該支持体シリコン基板の一主表面
上に形成された絶縁層と該絶縁層上に形成された活性シ
リコン層とが一体的に構成されて成るＳＯＩ基板と、前
記活性シリコン層内に形成された半導体素子と、前記活
性シリコン層内に該活性シリコン層と同一導電型となる
ように形成された高濃度不純物領域と、前記活性シリコ
ン層上に形成された配線電極とを有して成る半導体装置
において、前記配線電極上の前記高濃度不純物領域に対
応する箇所から前記ＳＯＩ基板の側面に亘って導電性材
料を形成したので、ドライエッチングを行う際に、接地
された下部電極上に半導体装置を配置したときに、配線
電極は導電性ペーストを介して下部電極と接続されるの
で電気的に接地されることになり、また、活性シリコン
層も高濃度不純物領域を介して配線電極とオーミック接
触され、活性シリコン層も電気的に接地されることにな
り、上部電極と下部電極間にＤＣバイアスが安定的に印
加されて、良好なドライエッチングが可能となり、ＳＯ
Ｉ構造を有する半導体装置をドライエッチングする際
に、ＤＣバイアスを安定的に印加し、良好なエッチング
状態を得ることのできる半導体装置及びその製造方法を
提供することができた。
【図１】本発明の一実施形態に係る半導体装置を示す略
断面図である。
断面図である。
【図２】本実施形態に係る半導体装置の製造工程を示す
略断面図である。
略断面図である。
【図３】本実施形態に係る半導体装置の製造工程の一部
を示す略平面図である。
を示す略平面図である。
【図４】本実施形態に係る半導体装置のプラズマエッチ
ングの状態を示す模式図である。
ングの状態を示す模式図である。
【図５】従来例に係る半導体装置を示す略断面図であ
る。
る。
【図６】従来例に係る半導体装置のプラズマエッチング
の状態を示す模式図である。
の状態を示す模式図である。
【符号の説明】 １ 支持体シリコン基板 ２ 絶縁層 ３ 活性シリコン層 ４ 高濃度不純物領域 ５ シリコン酸化膜 ６ シリコン窒化膜 ７ アルミニウム層 ８ フォトレジスト ９ 導電性ペースト １０ 下部電極 １１ 上部電極 １２ プラズマ １３ フォトレジスト
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】なお、本実施形態においては、支持体シリ
コン基板１として、厚みが約５００μｍのＮ型の４イン
チウェハで、アンチモン（Ｓｂ）がイオン注入されてい
るものを用い、絶縁層２の膜厚としては２μｍ以上と
し、活性シリコン層３として、リン（Ｐ）がイオン注入
されているものを用いた。
コン基板１として、厚みが約５００μｍのＮ型の４イン
チウェハで、アンチモン（Ｓｂ）がイオン注入されてい
るものを用い、絶縁層２の膜厚としては２μｍ以上と
し、活性シリコン層３として、リン（Ｐ）がイオン注入
されているものを用いた。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】また、本実施形態においては、高濃度不純
物領域４として、幅約１０μｍ，深さ約１μｍで、リン
（Ｐ）がイオン注入されているものを形成した。
物領域４として、幅約１０μｍ，深さ約１μｍで、リン
（Ｐ）がイオン注入されているものを形成した。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 高野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (2)
- 【請求項１】 支持体シリコン基板と該支持体シリコン
基板の一主表面上に形成された絶縁層と該絶縁層上に形
成された活性シリコン層とが一体的に構成されて成るＳ
ＯＩ基板と、前記活性シリコン層内に形成された半導体
素子と、前記活性シリコン層内に該活性シリコン層と同
一導電型となるように形成された高濃度不純物領域と、
前記活性シリコン層上に形成された配線電極とを有して
成る半導体装置において、前記配線電極上の前記高濃度
不純物領域に対応する箇所から前記ＳＯＩ基板の側面に
亘って導電性材料を形成したことを特徴とする半導体装
置。 - 【請求項２】 支持体シリコン基板と該支持体シリコン
基板の一主表面上に形成された絶縁層と該絶縁層上に形
成された活性シリコン層とが一体的に構成されたＳＯＩ
基板における前記活性シリコン層内に、半導体素子及び
前記活性シリコン層と同一導電型の高濃度不純物領域を
形成し、前記活性シリコン層上に配線電極を形成するよ
うにした半導体装置の製造方法において、スピンコート
法を用いて前記配線電極上の前記高濃度不純物領域に対
応する箇所から前記ＳＯＩ基板の側面に亘って導電性材
料を形成するようにしたことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23029496A JPH1074731A (ja) | 1996-08-30 | 1996-08-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23029496A JPH1074731A (ja) | 1996-08-30 | 1996-08-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074731A true JPH1074731A (ja) | 1998-03-17 |
Family
ID=16905574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23029496A Pending JPH1074731A (ja) | 1996-08-30 | 1996-08-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1074731A (ja) |
-
1996
- 1996-08-30 JP JP23029496A patent/JPH1074731A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4131909A (en) | Semiconductor integrated circuit isolated through dielectric material and a method for manufacturing the same | |
| JPH02296338A (ja) | 横型トランジスタ及びその製造方法 | |
| KR100300193B1 (ko) | 절연층상에 형성된 실리콘(soi)기판상의 전계방출어레이(fea)제조방법 | |
| JP3371121B2 (ja) | 半導体製造方法 | |
| JP2680800B2 (ja) | Ｓｏｉウェーハおよびその製造方法 | |
| JPH1074731A (ja) | 半導体装置及びその製造方法 | |
| JP2006121092A (ja) | Ｓｏｉ基板、その製造方法、そしてｓｏｉ基板を用いた浮遊構造体の製造方法 | |
| JPH1074920A (ja) | 半導体装置及びその製造方法 | |
| JPH10107010A (ja) | 半導体装置のドライエッチング装置及びそのドライエッチング方法 | |
| JPH10149962A (ja) | 半導体基板およびその製造方法 | |
| JP2616981B2 (ja) | 半導体装置の製造方法 | |
| JPH0351823A (ja) | Ｍｉｍ型非線形スイッチング素子の製造方法 | |
| JPS5834943A (ja) | 半導体装置の製造方法 | |
| JPS6010718A (ja) | 半導体装置の製造方法 | |
| JPH0247853B2 (ja) | ||
| JPH0475349A (ja) | 半導体装置の製造方法 | |
| JPS63296277A (ja) | 半導体集積回路装置 | |
| JPS5948961A (ja) | 半導体装置の製造方法 | |
| JPS6210027B2 (ja) | ||
| JPS6255305B2 (ja) | ||
| JPH09266202A (ja) | 半導体装置及びその製造方法 | |
| JPS55154744A (en) | Semiconductor device | |
| JPH1074938A (ja) | パワーｍｏｓｆｅｔ | |
| JPH03268432A (ja) | 半導体装置の製造方法 | |
| JPH05326554A (ja) | 電界効果トランジスタの製造方法 |