JPH1065457A - バイポーラ増幅器の出力段 - Google Patents
バイポーラ増幅器の出力段Info
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- JPH1065457A JPH1065457A JP14268797A JP14268797A JPH1065457A JP H1065457 A JPH1065457 A JP H1065457A JP 14268797 A JP14268797 A JP 14268797A JP 14268797 A JP14268797 A JP 14268797A JP H1065457 A JPH1065457 A JP H1065457A
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Abstract
(57)【要約】
【課題】 低い入力キャパシタンスを示し、クリティカ
ルバイアス経路内にダイオード接続されたデバイスがな
く、かつ固有のスルーレート限度がない、バイポーラ増
幅器の出力段を提供する。 【解決手段】 この出力段４８は、ＮＰＮトランジスタ
５８およびＰＮＰトランジスタ６４を含み、ＮＰＮトラ
ンジスタ５８のエミッタはＰＮＰトランジスタ６４のエ
ミッタに接続されている。出力段４８のバイアス回路
は、ＮＰＮトランジスタ５８のベースに接続されたエミ
ッタを有するＰＮＰトランジスタ６０と、ＰＮＰトラン
ジスタ６４のベースに接続されたエミッタを有するＮＰ
Ｎトランジスタ６８とを含む。電流源５０は、ＰＮＰト
ランジスタ６０のエミッタに接続され、電流源５４は、
ＮＰＮトランジスタ６８のエミッタに接続されている。
ルバイアス経路内にダイオード接続されたデバイスがな
く、かつ固有のスルーレート限度がない、バイポーラ増
幅器の出力段を提供する。 【解決手段】 この出力段４８は、ＮＰＮトランジスタ
５８およびＰＮＰトランジスタ６４を含み、ＮＰＮトラ
ンジスタ５８のエミッタはＰＮＰトランジスタ６４のエ
ミッタに接続されている。出力段４８のバイアス回路
は、ＮＰＮトランジスタ５８のベースに接続されたエミ
ッタを有するＰＮＰトランジスタ６０と、ＰＮＰトラン
ジスタ６４のベースに接続されたエミッタを有するＮＰ
Ｎトランジスタ６８とを含む。電流源５０は、ＰＮＰト
ランジスタ６０のエミッタに接続され、電流源５４は、
ＮＰＮトランジスタ６８のエミッタに接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は増幅器に関し、特
に、電力出力段を有するバイポーラ増幅器に関する。
に、電力出力段を有するバイポーラ増幅器に関する。
【０００２】
【従来の技術】全ての増幅器システムにおいて、零入力
電流を制御することは望ましい。これは特に、出力段の
場合に重要であり、そのわけは、増幅器が消費する電力
の大部分は典型的にここで消費されるからである。プッ
シュプル相補バイポーラエミッタホロワ形出力段におい
ては、零入力電流をある程度の精密さでセットするため
に、しばしばダイオードが用いられる。高電圧相補バイ
ポーラプロセスにおいては、高電圧（典型的には３０な
いし１００ボルトまたはそれ以上）を維持するためにか
なり厚いエピタキシャルコレクタ領域が必要とされるの
で、トランジスタ（ＮＰＮ／ＰＮＰ）はかなり大きいコ
レクタ抵抗を有する。バイアスダイオードは、しばしば
ダイオード接続されたトランジスタの形式のものなの
で、このコレクタ抵抗は、そのトランジスタを飽和させ
うる。飽和は、コレクタ−エミッタ電圧が小さく、コレ
クタ抵抗がベースコレクタダイオードを容易に順方向に
バイアスさせるので起こる。
電流を制御することは望ましい。これは特に、出力段の
場合に重要であり、そのわけは、増幅器が消費する電力
の大部分は典型的にここで消費されるからである。プッ
シュプル相補バイポーラエミッタホロワ形出力段におい
ては、零入力電流をある程度の精密さでセットするため
に、しばしばダイオードが用いられる。高電圧相補バイ
ポーラプロセスにおいては、高電圧（典型的には３０な
いし１００ボルトまたはそれ以上）を維持するためにか
なり厚いエピタキシャルコレクタ領域が必要とされるの
で、トランジスタ（ＮＰＮ／ＰＮＰ）はかなり大きいコ
レクタ抵抗を有する。バイアスダイオードは、しばしば
ダイオード接続されたトランジスタの形式のものなの
で、このコレクタ抵抗は、そのトランジスタを飽和させ
うる。飽和は、コレクタ−エミッタ電圧が小さく、コレ
クタ抵抗がベースコレクタダイオードを容易に順方向に
バイアスさせるので起こる。
【０００３】
【発明が解決しようとする課題】上記の飽和は、バイア
スダイオードと出力トランジスタとの間の不整合を生ぜ
しめ、零入力電流の制御を不十分なものとする。これら
のダイオードはまた、寄生キャパシタンスを生じ、それ
は出力段を２ないし３倍まで遅延させうる。別のバイア
ススキーム（図１）は、これらの問題のいくらかを克服
するが、スルーレート制限機構を生じる。本発明は、こ
れを克服することを目的とする。
スダイオードと出力トランジスタとの間の不整合を生ぜ
しめ、零入力電流の制御を不十分なものとする。これら
のダイオードはまた、寄生キャパシタンスを生じ、それ
は出力段を２ないし３倍まで遅延させうる。別のバイア
ススキーム（図１）は、これらの問題のいくらかを克服
するが、スルーレート制限機構を生じる。本発明は、こ
れを克服することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、低い入力キャ
パシタンスを示し、クリティカルバイアス経路内にダイ
オード接続されたデバイスがなく、かつ固有のスルーレ
ート限度がない、バイポーラ増幅器の出力段を提供す
る。
パシタンスを示し、クリティカルバイアス経路内にダイ
オード接続されたデバイスがなく、かつ固有のスルーレ
ート限度がない、バイポーラ増幅器の出力段を提供す
る。
【０００５】
【発明の実施の形態】本発明の実施例は、例示および説
明の目的のために選択され、添付図面を参照しつつ以下
に説明される。図面においては、諸図を通じ、同じ参照
番号は対応する部品を示しており、特に図１を参照する
と、バイポーラ増幅器出力段に対する従来技術の回路２
０が概略形式で示されている。この回路は、２つの電流
源２２（Ｉ1 ）および２４（Ｉ 2 ）を含む。電流源２２
（Ｉ1 ）は、ＰＮＰトランジスタ２８（Ｑ3 ）のエミッ
タと、ＮＰＮトランジスタ３２（Ｑ1 ）のベースとに接
続されている。電流源２４（Ｉ2 ）は、ＮＰＮトランジ
スタ３６（Ｑ4 ）のエミッタと、ＰＮＰトランジスタ４
０（Ｑ2 ）のベースとに接続されている。１００ｐＦの
負荷キャパシタンス４４は、典型的な負荷を示すために
図示されている。スルーレートは、ＮＰＮトランジスタ
３２およびＰＮＰトランジスタ４０のベース−コレクタ
キャパシタンスの充電に伴う、電流源２２および２４の
出力値により制限される。
明の目的のために選択され、添付図面を参照しつつ以下
に説明される。図面においては、諸図を通じ、同じ参照
番号は対応する部品を示しており、特に図１を参照する
と、バイポーラ増幅器出力段に対する従来技術の回路２
０が概略形式で示されている。この回路は、２つの電流
源２２（Ｉ1 ）および２４（Ｉ 2 ）を含む。電流源２２
（Ｉ1 ）は、ＰＮＰトランジスタ２８（Ｑ3 ）のエミッ
タと、ＮＰＮトランジスタ３２（Ｑ1 ）のベースとに接
続されている。電流源２４（Ｉ2 ）は、ＮＰＮトランジ
スタ３６（Ｑ4 ）のエミッタと、ＰＮＰトランジスタ４
０（Ｑ2 ）のベースとに接続されている。１００ｐＦの
負荷キャパシタンス４４は、典型的な負荷を示すために
図示されている。スルーレートは、ＮＰＮトランジスタ
３２およびＰＮＰトランジスタ４０のベース−コレクタ
キャパシタンスの充電に伴う、電流源２２および２４の
出力値により制限される。
【０００６】前述の回路において、図示されている矢印
の方向に進む高速入力信号Ｖ3 に対し、出力信号が入力
信号Ｖ3 から遅れ、それにより回路のパフォーマンスを
遅れさせることがありうる。そのような遷移において
は、電流源２２（Ｉ1 ）のみがＮＰＮトランジスタ３２
のベース−コレクタキャパシタンスを充電するために利
用されうる。同様にして、図１に示されているものと反
対方向に起こる高速の負遷移に対しては、電流源２４
（Ｉ2 ）のみがＰＮＰトランジスタ４０のベース−コレ
クタキャパシタンスを充電するために利用される。この
場合、次式が成り立つ。
の方向に進む高速入力信号Ｖ3 に対し、出力信号が入力
信号Ｖ3 から遅れ、それにより回路のパフォーマンスを
遅れさせることがありうる。そのような遷移において
は、電流源２２（Ｉ1 ）のみがＮＰＮトランジスタ３２
のベース−コレクタキャパシタンスを充電するために利
用されうる。同様にして、図１に示されているものと反
対方向に起こる高速の負遷移に対しては、電流源２４
（Ｉ2 ）のみがＰＮＰトランジスタ４０のベース−コレ
クタキャパシタンスを充電するために利用される。この
場合、次式が成り立つ。
【０００７】
【数１】Ｉ＝Ｃdv／dt ただし、Ｉは電流、Ｃはキャパシタンス、ｖは電圧、ｔ
は時間である。
は時間である。
【０００８】従って、ベース−コレクタキャパシタンス
が〜５ｐＦである場合に、所望の回路スルーレートが〜
１０，０００ｖ／μｓｅｃであれば、電流源２２の出力
値は〜５０ｍＡでなければならず、これは、付随する過
度に大きい電力消費および熱消費を考慮すると、受け入
れえないほど大きい値である。
が〜５ｐＦである場合に、所望の回路スルーレートが〜
１０，０００ｖ／μｓｅｃであれば、電流源２２の出力
値は〜５０ｍＡでなければならず、これは、付随する過
度に大きい電力消費および熱消費を考慮すると、受け入
れえないほど大きい値である。
【０００９】図１に示されている従来技術の回路におい
ては、それぞれの電流源からの電流Ｉ1 およびＩ2 は等
しい。従って、出力電流Ｉ3 は、一定値を示す。増幅器
回路においては零入力電流の制御を行うことが望ましい
ので、次の関係が成立する。
ては、それぞれの電流源からの電流Ｉ1 およびＩ2 は等
しい。従って、出力電流Ｉ3 は、一定値を示す。増幅器
回路においては零入力電流の制御を行うことが望ましい
ので、次の関係が成立する。
【００１０】
【数２】 ＶBE36[Q3]＋ＶBE28[Q1] ＝ ＶBE32[Q2]＋ＶBE40[Q4] ただし、ＢＥは上述のトランジスタ２８、３２、３６、
および４０におけるベース−エミッタを表す。前述のよ
うに、次式も成立する。
および４０におけるベース−エミッタを表す。前述のよ
うに、次式も成立する。
【００１１】
【数３】Ｉ1 ＝Ｉ2 その結果、もしトランジスタ２８および４０が同じで、
かつトランジスタ３６および３２も同じならば、次式が
成立する。
かつトランジスタ３６および３２も同じならば、次式が
成立する。
【００１２】
【数４】Ｉ3 ＝Ｉ1 ＝Ｉ2
【００１３】以上の関係を考慮して、トランジスタ対３
２と３６（Ｑ1 とＱ4 ）、および４０と２８（Ｑ3 とＱ
2 ）の比をスケーリングすることにより、Ｉ1 のどのよ
うな基準化された値に対しても、出力電流Ｉ3 を確立す
ることができる。しかし、そのような場合、正負両方向
におけるスルーレートは以下の関係により与えられる。
２と３６（Ｑ1 とＱ4 ）、および４０と２８（Ｑ3 とＱ
2 ）の比をスケーリングすることにより、Ｉ1 のどのよ
うな基準化された値に対しても、出力電流Ｉ3 を確立す
ることができる。しかし、そのような場合、正負両方向
におけるスルーレートは以下の関係により与えられる。
【００１４】
【数５】 ただし、ＣＡＰは関係のベース−コレクタ（ＢＣ）に関
連するキャパシタンスを表す。
連するキャパシタンスを表す。
【００１５】ＢＣキャパシタンスに関して行われうるこ
とがほとんどないものとすれば、スルーレートを増加さ
せる方法は、Ｉ1 を増加させるほかにはなく、従って静
的電力消費を増大させる。
とがほとんどないものとすれば、スルーレートを増加さ
せる方法は、Ｉ1 を増加させるほかにはなく、従って静
的電力消費を増大させる。
【００１６】図２に示されている本発明の出力回路４８
は、上述の欠点を克服する。回路４８は、２つの電流源
５０（Ｉ1 ）および５４（Ｉ2 ）を含む。電流源５０
（Ｉ1）は、ＮＰＮトランジスタ５８（Ｑ1 ）のベース
と、ＰＮＰトランジスタ６０（Ｑ3 ）のエミッタとに接
続されている。電流源５４（Ｉ2 ）は、ＰＮＰトランジ
スタ６４（Ｑ2 ）のベースと、ＮＰＮトランジスタ６８
（Ｑ4 ）のエミッタとに接続されている。ショットキー
ダイオード、ベース−コレクタ短絡ＮＰＮ−またはＰＮ
Ｐ−トランジスタ、ＰＮ接合ダイオード、または類似し
たダイオード形式のデバイス、のようなダイオード７
２、ここではＢＣ短絡ＮＰＮトランジスタ、が備えられ
ており、これは、一方の側においては、ＰＮＰトランジ
スタ６４のベースと、ＮＰＮトランジスタ６８のエミッ
タとに、また他方の側においてはＮＰＮトランジスタ５
８のベースと、ＮＰＮトランジスタ６０のエミッタと
に、接続されている。キャパシタ７６は、この形式の回
路に対する典型的負荷をなすが、この出力段により駆動
されうる他の形式の負荷もまた使用できることを認識す
べきである。
は、上述の欠点を克服する。回路４８は、２つの電流源
５０（Ｉ1 ）および５４（Ｉ2 ）を含む。電流源５０
（Ｉ1）は、ＮＰＮトランジスタ５８（Ｑ1 ）のベース
と、ＰＮＰトランジスタ６０（Ｑ3 ）のエミッタとに接
続されている。電流源５４（Ｉ2 ）は、ＰＮＰトランジ
スタ６４（Ｑ2 ）のベースと、ＮＰＮトランジスタ６８
（Ｑ4 ）のエミッタとに接続されている。ショットキー
ダイオード、ベース−コレクタ短絡ＮＰＮ−またはＰＮ
Ｐ−トランジスタ、ＰＮ接合ダイオード、または類似し
たダイオード形式のデバイス、のようなダイオード７
２、ここではＢＣ短絡ＮＰＮトランジスタ、が備えられ
ており、これは、一方の側においては、ＰＮＰトランジ
スタ６４のベースと、ＮＰＮトランジスタ６８のエミッ
タとに、また他方の側においてはＮＰＮトランジスタ５
８のベースと、ＮＰＮトランジスタ６０のエミッタと
に、接続されている。キャパシタ７６は、この形式の回
路に対する典型的負荷をなすが、この出力段により駆動
されうる他の形式の負荷もまた使用できることを認識す
べきである。
【００１７】従来技術の回路構成とは対照的に、本発明
の回路（図２）におけるスルーレートは、ダイオード７
２にトランジスタ５８（Ｑ1 ）および６８（Ｑ4 ）を相
互接続し、それによりＮＰＮトランジスタ５８への電流
の転送を行うことによって、著しく増大させることがで
きる。そのようなわけで、スルーレートは、電流源５０
（Ｉ2 ）からの電流により制限されない。代わりに、電
流制御デバイス／ダイオード７２が、電流源５０
（Ｉ2 ）からの電流を正の遷移において補い、エミッタ
ホロワ６８（Ｑ4 ）がＮＰＮトランジスタ５８（Ｑ1 ）
のベース−コレクタキャパシタンスを充電することを可
能とする。この構成はまた、エミッタホロワ６０
（Ｑ3 ）が、ＰＮＰトランジスタ６４（Ｑ2 ）のベース
−コレクタキャパシタンスを負方向の遷移において駆動
することを可能とする。その結果、事実上連続的に動作
に付随する５０ｍＡの負荷を保持する従来技術の〔出
力〕回路に関連する電力および熱消費問題なしに、ＰＮ
Ｐトランジスタ６０（Ｑ3 ）およびＮＰＮトランジスタ
６８（Ｑ4 ）が高速遷移のために必要とされる〜５０ｍ
Ａの電流を供給しうるので、電流源５０（Ｉ1 ）および
５４（Ｉ2 ）は、従来の出力回路におけるよりも著しく
小さくすることができ、典型的にはわずかに数百μＡの
程度のものでありうる。
の回路（図２）におけるスルーレートは、ダイオード７
２にトランジスタ５８（Ｑ1 ）および６８（Ｑ4 ）を相
互接続し、それによりＮＰＮトランジスタ５８への電流
の転送を行うことによって、著しく増大させることがで
きる。そのようなわけで、スルーレートは、電流源５０
（Ｉ2 ）からの電流により制限されない。代わりに、電
流制御デバイス／ダイオード７２が、電流源５０
（Ｉ2 ）からの電流を正の遷移において補い、エミッタ
ホロワ６８（Ｑ4 ）がＮＰＮトランジスタ５８（Ｑ1 ）
のベース−コレクタキャパシタンスを充電することを可
能とする。この構成はまた、エミッタホロワ６０
（Ｑ3 ）が、ＰＮＰトランジスタ６４（Ｑ2 ）のベース
−コレクタキャパシタンスを負方向の遷移において駆動
することを可能とする。その結果、事実上連続的に動作
に付随する５０ｍＡの負荷を保持する従来技術の〔出
力〕回路に関連する電力および熱消費問題なしに、ＰＮ
Ｐトランジスタ６０（Ｑ3 ）およびＮＰＮトランジスタ
６８（Ｑ4 ）が高速遷移のために必要とされる〜５０ｍ
Ａの電流を供給しうるので、電流源５０（Ｉ1 ）および
５４（Ｉ2 ）は、従来の出力回路におけるよりも著しく
小さくすることができ、典型的にはわずかに数百μＡの
程度のものでありうる。
【００１８】図３を参照すると、共通の入力信号１００
に対し、本発明のダイオードを備えた回路（図４の回路
４８）における回路の過渡応答１１０は、従来技術の回
路（図１の回路２０）における遷移応答１２０よりも速
い大きさのオーダーのものである。実際に、本発明の回
路からの過渡応答は、従来技術の回路の出力信号１２０
が認めうるほどのスルーを示すかなり前に、実質的に完
全にスルーし終わる。回路の過渡パフォーマンスにおけ
るこの利点は、本発明における電流制御素子／ダイオー
ド７２の具備が、回路トランジスタの接合、特に顕著に
ＰＮＰトランジスタ６４およびＮＰＮトランジスタ６８
の接合、のブレークダウンを禁止する、ビデオ増幅器に
おいて遭遇する高電圧、低電流の応用において特に重要
である。さらに、電流制御素子／ダイオードの具備は、
全ての回路トランジスタのベース−エミッタ（「Ｂ
Ｅ」）接合の、１ダイオードドロップよりも大きい逆方
向バイアスを禁止する。電流素子／分割７２がないと、
逆方向バイアスはほぼ供給電圧の大きさに等しくなり
え、それは回路トランジスタ５８、６０、６４、および
６８を過負荷にしうる。
に対し、本発明のダイオードを備えた回路（図４の回路
４８）における回路の過渡応答１１０は、従来技術の回
路（図１の回路２０）における遷移応答１２０よりも速
い大きさのオーダーのものである。実際に、本発明の回
路からの過渡応答は、従来技術の回路の出力信号１２０
が認めうるほどのスルーを示すかなり前に、実質的に完
全にスルーし終わる。回路の過渡パフォーマンスにおけ
るこの利点は、本発明における電流制御素子／ダイオー
ド７２の具備が、回路トランジスタの接合、特に顕著に
ＰＮＰトランジスタ６４およびＮＰＮトランジスタ６８
の接合、のブレークダウンを禁止する、ビデオ増幅器に
おいて遭遇する高電圧、低電流の応用において特に重要
である。さらに、電流制御素子／ダイオードの具備は、
全ての回路トランジスタのベース−エミッタ（「Ｂ
Ｅ」）接合の、１ダイオードドロップよりも大きい逆方
向バイアスを禁止する。電流素子／分割７２がないと、
逆方向バイアスはほぼ供給電圧の大きさに等しくなり
え、それは回路トランジスタ５８、６０、６４、および
６８を過負荷にしうる。
【００１９】制御素子／ダイオード７２の具備の結果と
して、電流源５４（Ｉ2 ）により発生せしめられる電流
は、大きさを数オーダーだけ減少せしめられ、他の公知
の増幅器回路により現在まで可能であったよりも遙かに
有利なスルーレート対零入力電流の比を可能にする。
して、電流源５４（Ｉ2 ）により発生せしめられる電流
は、大きさを数オーダーだけ減少せしめられ、他の公知
の増幅器回路により現在まで可能であったよりも遙かに
有利なスルーレート対零入力電流の比を可能にする。
【００２０】以上においては、本発明を説明用の実施例
に関して説明してきたが、この説明は限定的な意味のも
のと解釈されるべきではない。本発明のさまざまな他の
実施例は、この説明を参照する時、当業者にとって明ら
かであろう。従って、添付の特許請求の範囲は、本発明
の範囲および本発明の精神に属する実施例のいかなるそ
のような改変をも含むように考慮されている。
に関して説明してきたが、この説明は限定的な意味のも
のと解釈されるべきではない。本発明のさまざまな他の
実施例は、この説明を参照する時、当業者にとって明ら
かであろう。従って、添付の特許請求の範囲は、本発明
の範囲および本発明の精神に属する実施例のいかなるそ
のような改変をも含むように考慮されている。
【００２１】以上の説明に関して更に以下の項を開示す
る。 （１）第１ＮＰＮトランジスタおよび第１ＰＮＰトラン
ジスタを含むＡＢ級出力段であって、前記ＮＰＮトラン
ジスタのエミッタが前記ＰＮＰトランジスタのエミッタ
に接続されている前記ＡＢ級出力段と、前記第１ＮＰＮ
トランジスタのベースに接続されたエミッタを有する第
２ＰＮＰトランジスタと、前記第１ＰＮＰトランジスタ
のベースに接続されたエミッタを有する第２ＮＰＮトラ
ンジスタとを含む、前記出力段に接続されたバイアス回
路と、前記第２ＰＮＰトランジスタの前記エミッタに接
続された第１電流源と、前記第２ＮＰＮトランジスタの
前記エミッタに接続された第２電流源と、を含む、バイ
ポーラ増幅器の出力段。
る。 （１）第１ＮＰＮトランジスタおよび第１ＰＮＰトラン
ジスタを含むＡＢ級出力段であって、前記ＮＰＮトラン
ジスタのエミッタが前記ＰＮＰトランジスタのエミッタ
に接続されている前記ＡＢ級出力段と、前記第１ＮＰＮ
トランジスタのベースに接続されたエミッタを有する第
２ＰＮＰトランジスタと、前記第１ＰＮＰトランジスタ
のベースに接続されたエミッタを有する第２ＮＰＮトラ
ンジスタとを含む、前記出力段に接続されたバイアス回
路と、前記第２ＰＮＰトランジスタの前記エミッタに接
続された第１電流源と、前記第２ＮＰＮトランジスタの
前記エミッタに接続された第２電流源と、を含む、バイ
ポーラ増幅器の出力段。
【００２２】（２）第１ＮＰＮトランジスタおよび第１
ＰＮＰトランジスタを含む出力段であって、前記ＮＰＮ
トランジスタのエミッタが前記ＰＮＰトランジスタのエ
ミッタに接続されている前記出力段と、前記第１ＮＰＮ
トランジスタのベースに接続されたエミッタを有する第
２ＰＮＰトランジスタと、前記第１ＰＮＰトランジスタ
のベースに接続されたエミッタを有する第２ＮＰＮトラ
ンジスタとを含む、前記出力段に接続されたバイアス回
路と、前記第２ＰＮＰトランジスタの前記エミッタに接
続された第１電流源と、前記第２ＮＰＮトランジスタの
前記エミッタに接続された第２電流源と、を含む、バイ
ポーラ増幅器の出力段。
ＰＮＰトランジスタを含む出力段であって、前記ＮＰＮ
トランジスタのエミッタが前記ＰＮＰトランジスタのエ
ミッタに接続されている前記出力段と、前記第１ＮＰＮ
トランジスタのベースに接続されたエミッタを有する第
２ＰＮＰトランジスタと、前記第１ＰＮＰトランジスタ
のベースに接続されたエミッタを有する第２ＮＰＮトラ
ンジスタとを含む、前記出力段に接続されたバイアス回
路と、前記第２ＰＮＰトランジスタの前記エミッタに接
続された第１電流源と、前記第２ＮＰＮトランジスタの
前記エミッタに接続された第２電流源と、を含む、バイ
ポーラ増幅器の出力段。
【００２３】（３）低い入力キャパシタンスを示し、ク
リティカルバイアス経路内にダイオード接続されたデバ
イスがなく、かつ固有のスルーレート限度がない、バイ
ポーラ増幅器の出力段が提供される。
リティカルバイアス経路内にダイオード接続されたデバ
イスがなく、かつ固有のスルーレート限度がない、バイ
ポーラ増幅器の出力段が提供される。
【図１】従来技術の増幅器出力段の概略回路図。
【図２】本発明による増幅器出力段の概略回路図。
【図３】従来技術の出力段および本発明の出力段の、過
渡応答のグラフ。
渡応答のグラフ。
【図４】図３の過渡応答データを得た回路の概略回路
図。
図。
４８ 出力回路 ５０ 電流源 ５４ 電流源 ５８ ＮＰＮトランジスタ ６０ ＰＮＰトランジスタ ６４ ＰＮＰトランジスタ ６８ ＮＰＮトランジスタ
Claims (1)
- 【請求項１】 第１ＮＰＮトランジスタおよび第１ＰＮ
Ｐトランジスタを含むＡＢ級出力段であって、前記ＮＰ
Ｎトランジスタのエミッタが前記ＰＮＰトランジスタの
エミッタに接続されている前記ＡＢ級出力段と、 前記第１ＮＰＮトランジスタのベースに接続されたエミ
ッタを有する第２ＰＮＰトランジスタと、前記第１ＰＮ
Ｐトランジスタのベースに接続されたエミッタを有する
第２ＮＰＮトランジスタとを含む、前記出力段に接続さ
れたバイアス回路と、 前記第２ＰＮＰトランジスタの前記エミッタに接続され
た第１電流源と、 前記第２ＮＰＮトランジスタの前記エミッタに接続され
た第２電流源と、を含む、バイポーラ増幅器の出力段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US1864596P | 1996-05-31 | 1996-05-31 | |
| US018645 | 1996-05-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065457A true JPH1065457A (ja) | 1998-03-06 |
Family
ID=21789032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14268797A Pending JPH1065457A (ja) | 1996-05-31 | 1997-05-30 | バイポーラ増幅器の出力段 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065457A (ja) |
-
1997
- 1997-05-30 JP JP14268797A patent/JPH1065457A/ja active Pending
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