JPH1065286A - 多層セラミック基板およびその作製方法 - Google Patents

多層セラミック基板およびその作製方法

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Abstract

(57)【要約】 【課題】 ストレスを減少させた多層セラミック基板を
実現する。 【解決手段】 マイクロエレクトロニクス用の多層セラ
ミック基板は、ストレス解放パッド５０，５２を含み、
多層セラミック基板を貫通する機能的バイア１４の近辺
のストレスを減少させる。ストレス解放パッドは、セラ
ミック層の主面にのみ設けられ、したがって配線６６，
６８が、ストレス解放パッド５０，５２の直下であっ
て、同じセラミック層の底面に、または直下のセラミッ
ク層の上面に設けられることを妨げない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロエレクト
ロニク回路を製造するのに用いられる多層セラミック基
板に関し、ストレスを軽減し、およびクラッキングを防
止するために、このような基板に設けられるストレス解
放構造に関する。
【０００２】
【従来の技術】多層セラミック基板は、典型的に、通常
セラミック・グリーンシートと称されるフレキシブル・
シートを積層して接着することによって形成される。所
望のサイズおよび形状のグリーンシート片を打抜いて、
バイアを形成する。バイアは、隣接グリーンシート間の
垂直相互接続を与える。次に、スクリーン印刷方法を用
いて、導電ペーストを供給する。導電ペーストは、バイ
アホールを充てんして、グリーンシートの面上に導電性
の回路パターンを形成する。スクリーン印刷の後、グリ
ーンシートはスタックに積層され、互いにラミネートさ
れ、続いて炉中で高温で焼結される。
【０００３】焼結の後、堅い一体化セラミック体が得ら
れる。このセラミック体は、内部相互接続された導電パ
ターンを含んでいる。水平導体、すなわちワイヤは、水
平に設けられた導電メタル・ペーストのパターンによっ
て形成され、選択された層間の垂直接続は、充てんされ
たバイアホールによって形成される。
【０００４】最も一般的に用いられる導電ペーストは、
モリブデン含有ペーストである。タングステンを含有す
るペーストも一般的に用いられる。しかし、残念なこと
には、このようなメタル・ペーストは、セラミックの熱
膨張係数よりも小さい熱膨張係数を有する導電ワイヤお
よびバイアを作製する。その結果、焼結プロセス中、特
に焼結・冷却サイクル中に、ストレスが発生する。冷却
中に、セラミックは金属構造の近くで引張りを受け、ク
ラッキングによる障害を生じる。この問題は、バイアの
近くで最も深刻である。
【０００５】前述した種類のバイアは、１つ以上のセラ
ミック層を垂直に貫通し、異なる層上の配線を相互接続
する。この種のバイアは、“機能的バイア（ｆｕｎｃｔ
ｉｏｎａｌ ｖｉａ）”と呼ばれ、すなわち基板の一部
分から他の部分へ電子信号または電流を導くバイアであ
る。他の種類のバイアは、ここでは、“ストレス解放バ
イア”と呼ばれるが、“非機能的バイア”，“ダミーバ
イア”，または“犠牲バイア”としても知られている。
【０００６】ストレス解放バイアは、以下の目的でセラ
ミック内に設けられたバイアである。すなわち、セラミ
ック内のストレスを所望に再分布させて、ストレスを軽
減させ、セラミック中のクラッキングを防止するためで
ある。ストレス解放バイアの一般的な使用は、これらス
トレス解放バイアを、機能的バイアに対して、あるいは
機能的バイアの間に、側面に接するような関係で配置し
て、機能的バイアの間にクラックを形成しようとするセ
ラミックの傾向を軽減することである。
【０００７】多層セラミック基板上の配線の密度を増大
させ、層の数を減少させるという要望が存在している。
このことは、ストレ解放バイアに対する困難性を形成す
る。というのは、ストレス解放バイアは、他の導電構造
に用いることができるセラミック基板上の有効スペース
をふさぐからである。ストレス解放バイアは、少なくと
も１つのセラミック層を完全に貫通するので、ストレス
解放バイアは、それらが貫通する層上のスペースのみな
らず、直下の層上のスペースをも使用する。非常に多数
のストレス解放バイアが用いられると、層上での配線に
利用できるスペースは、スペースのこの２層使用によっ
て、かなり減少する。
【０００８】ストレス解放バイアは、以前は、多層セラ
ミック基板の上面メタラジの設計に用いられていた。し
かし、より少ない層の薄いパッケージの追求において、
チップの設計者は、上部層とは反対側に、より多くの機
能的メタル、例えばグランドおよび電圧メッシュを設け
てきた。上面バイアパターン（通常、ストレス解放バイ
アを含むことを要求する）は、ストレス解放バイアが通
常打抜かれる、したがって使用が妨げられる位置の上部
層の底部にメタラジを有している。
【０００９】機能的バイアと周囲のセラミックとの間で
の熱膨張の不一致に対する制御は、メタラジカル構造を
形成するのに用いられる高度にグリットされた（ｇｒｉ
ｔｔｅｄ）導電ペーストの使用によって行われてきた。
しかし、高度にグリットされたメタル構造は、ピュア・
メタルと比べて、導電率が低いという著しい欠点を有し
ている。
【００１０】したがって、本発明の目的は、セラミック
中のクラッキングを防止するために、追加のストレス解
放構造を有するピュア・メタルまたは低グリット・コン
テンツ（ｇｒｉｔ ｃｏｎｔｅｎｔ）の導電構造の使用
を可能にすることにある。
【００１１】本発明の他の目的は、底面にメタラジを含
むセラミック層の上面に、ストレス解放構造を設けるこ
とにある。
【００１２】本発明のさらに他の目的は、次のような多
層セラミック基板と、このような基板を作製する方法を
提供することにある。すなわち、この多層セラミック基
板は、機能的バイアの間にストレス解放構造を備える
が、ストレス解放構造の直下に配線が設けられることを
可能にし、より大きな配線密度が可能である。
【００１３】本発明のさらに他の目的は、クラッキング
による多層セラミック基板構造の製造ロスを軽減するこ
とにある。
【００１４】本発明のさらに他の目的は、薄い多層セラ
ミック基板を提供することにある。
【００１５】
【課題を解決するための手段】前記の目的および当業者
に明らかな他の目的は、本発明によって達成される。本
発明の一態様は、マイクロエレクトロニクス用の多層セ
ラミック基板に関する。この多層セラミック基板では、
複数のセラミック層が、連続層として配置され、各層は
主面を有している。複数の導電ワイヤが前記セラミック
層の主面に形成され、複数の導電性の機能的バイアが形
成され、各機能的バイアは、１つ以上のセラミック層を
貫通し、ワイヤに電気的に接続する。複数のストレス解
放パッドが、機能的バイアのうちの選択された機能的バ
イアの近辺のセラミック層の主面に形成される。ストレ
ス解放パッドは、機能的バイアの近辺のセラミック層内
のストレスを減少させる。
【００１６】本発明の他の態様は、減少したストレスを
有する多層セラミック基板を作製する方法を提供する。
この方法は、各々が主面を有する複数のセラミック層を
連続層に配置するステップと、セラミック層の主面に複
数の導電ワイヤを形成するステップとを含んでいる。複
数の導電性機能的バイアを形成する。各機能的バイア
は、１つ以上のセラミック層を貫通し、１つ以上のワイ
ヤに電気的に接続する。複数のストレス解放パッドを、
機能的バイアのうちの選択された機能的バイアの近辺の
セラミック層の主面に形成する。ストレス解放パッド
は、機能的バイアのうちの選択された機能的バイアの近
辺のセラミック層内のストレスを減少させる。
【００１７】
【発明の実施の形態】本発明の好適な実施例を説明する
に際し、図１〜図８を参照するが、これら図において同
一の参照番号は、同一の構造を表わしている。
【００１８】本発明は、図１〜図４に示す従来技術を理
解することによって、良く理解されるであろう。図１お
よび図２は、多層セラミック基板１０に設けられた機能
的バイアの直線状アレイの断面図および平面図をそれぞ
れ示す。機能的バイアは、バイア１２，１４，１６，１
８を含んでいる。図１の断面図に示される機能的バイア
１４は、上部セラミック層２０から、セラミック層２
２，２４を経て、底部セラミック層２６にまで貫通して
いる。機能的バイア１４および他の機能的バイアを用い
て、必要とされる層２０，２２，２４，２６上の配線を
相互接続する。これら層上のワイヤは、セラミック基板
上の他のバイアおよび／または他のメタル構造に対し
て、水平方向に走らせて、所望の電気的相互接続を与え
る。
【００１９】メタリック構造（例えば、バイアおよび配
線）と、セラミック自体との間の熱膨張係数の不一致に
よって、ストレス・クラック２８のようなストレス・ク
ラックは、バイア１６とバイア１８との間のような、機
能的バイアの付近に発生する。ストレス・クラックの発
生は、ストレスのレベル，セラミック中のきずのサイ
ズ，および他のファクタに依存する。
【００２０】ストレス・クラックに対する１つの解決方
法は、メタル構造の導電率を下げる不所望な副作用を有
するスクリーン印刷に、高度にグリットされたペースト
を使用することであった。したがって、クラッキングを
扱う他の従来技術を、ストレス解放バイアを示す図３お
よび図４において説明する。図３および図４において、
機能的バイア１４は、機能的バイア１４の側面に位置す
るストレス解放バイア３４，３６によって保護されてい
る。機能的バイア１２，１６，１８は、図４に示すよう
に、ストレス解放バイア３０，３２，３８，４０，４
２，４６の対によって、同様に保護されている。ストレ
ス解放バイアは、冷却中のセラミック内のストレスを再
分布させて減少し、クラッキングを防止する。
【００２１】しかし、図３に示すように、従来技術のス
トレス解放バイア３４，３６は、上部セラミック層２０
を貫通しており、このため、層２２と層２０との間の界
面での機能的な配線構造または他のメタリック構造の使
用を妨げている。ストレス解放バイアの下側で、配線を
用いることのできる第１の層は、層２２と層２４との間
の界面にある。この第１の層は、ストレス解放バイア３
６の下側に示される配線４８によって図示されている。
【００２２】非常に多数のストレス解放バイアが使用さ
れると、利用可能な配線スペースのかなりの部分が使用
できなくなる。というのは、上部層２０は、かなりがス
トレス解放バイアに用いられ、このことが上部層２０の
下側のスペースを配線に使用することを妨げるからであ
る。その結果、最終的に、多層セラミック基板内に１つ
の追加の層を必要とする。しかし、層の追加は、コスト
を増大すると共に、構造を複雑にする。
【００２３】次のようなストレス解放パッドを用いるこ
とによって、解決が見い出された。すなわち、図５およ
び図６に５０，５２で示されるようなストレス解放パッ
ドであり、これらは機能的バイア１４を保護する。同様
のストレス解放パッド５４，５６，５８，６０，６２，
６４が、機能的バ１２，１６，１８を保護する。ここで
述べる“ストレス解放パッド”という用語は、セラミッ
ク層２０の上面のような、セラミック層の一方の面に設
けられるメタル構造を含んでいる。しかし、このメタル
構造は、層２０を完全に貫通せず、層２０の底面または
下側層の上面上に配線を使用することを妨げない。
【００２４】図５からわかるように、ストレス解放パッ
ド５２は、層２０の上面にのみ設けられており、したが
って、ワイヤ６６のようなメタル構造を、層２０と層２
２との間の界面に設けることができる。図３と比べる
と、従来技術のストレス解放バリア３６の代わりに、ス
トレス解放パッド５２を用いると、ストレス解放構造と
ワイヤ４８との間に、追加の配線層が可能となることが
わかる。同様に、ストレス解放パッド５０を、他のメタ
ル構造６８直上に設けることができる。本発明によるス
トレス解放パッドの好適な位置は、２つの機能的バイア
の間の中点である。
【００２５】図７および図８は、本発明の追加の改良を
示している。これによれば、ストレス解放パッド５２，
７０のようなストレス解放パッドの対を用いて、１つの
ストレス解放パッドを有するより大きなストレス解放を
与える。図７は、また、ストレス解放パッド対５２，７
０のような１つまたは複数のストレス解放パッド対を、
図７のストレス解放バイア７２，７４のような１つ以上
のストレス解放バイアと組合せて用いることができる。
【００２６】機械的ストレスのモデリングは、図５〜図
８に示したようなパッドによって与えられるストレスの
減少の程度は、約５％である。他方、ストレス解放バイ
アは、ストレスの約２０％減少を典型的に与え、ストレ
スが特に高い場合、あるいは直下に配線が無くてもよい
場合に、好ましい。したがって、実際的な設計者は、適
当な状況でストレス解放パッドとストレス解放バイアと
の組合せを用いて、配線の要求とはなはだしく抵触する
ことなしに、ストレスを最適にする。
【００２７】ストレス解放パッドは、好ましくは、機能
的バイアと同じメタルで形成され、より好ましくは、グ
リーンシート上に既知のようにスクリーン印刷されたメ
タル・ペーストの使用によって普通に形成される。
【００２８】本発明はまた、前述したように減少したス
トレスを有する多層セラミック基板を作製する方法を含
んでいる。この方法は、好ましくは複数のグリーンシー
トを配置することによって、複数のセラミック層を連続
層に配列することを含んでいる。複数本の導電ワイヤ
を、セラミック層の主面上に形成する。最も好ましくは
モリブデン・ペーストのような導電ペーストをスクリー
ン印刷することによって形成し、ワイヤを形成する。次
に、複数個の導電性の機能的バイアを形成する。各機能
的バイアは、１つ以上のセラミック層内に延び、１本以
上のワイヤに電気的に接続する。
【００２９】機能的バイアは、最も好ましくは、グリー
ンシートを打抜き、導電メタル・ペーストを打抜かれた
穴にスクリーン印刷することによって、既知のように形
成される。スクリーン印刷された前記穴は、配列される
と、多層セラミック基板を作製する焼結プロセスにおい
て、機能的バイアを形成する。複数のストレス解放パッ
ドは、また、機能的バイアの近辺のセラミック層の主面
上に形成され、セラミック層のストレスを減少する。ス
トレス解放パッドは、１つの面、通常は上面にのみ設け
られ、したがってストレス解放パッドの直下のセラミッ
ク層内の配線を制限しない。ストレス解放パッドは、グ
リーンシートを打抜くことなく、グリーンシートの面に
パッドをスクリーン印刷することによって、導電ワイヤ
と同様に好適に形成される。
【００３０】この方法は、また、ストレス解放パッド
を、他のストレス解放パッドと組合せて、あるいは従来
のストレス解放バイアと組合せて作成し、下側の層にお
ける所望の配線と干渉することなく、ストレスの減少を
最適にすることを含んでいる。
【００３１】本発明を特定の実施例と共に説明したが、
前述した説明から当業者であれば、種々の変形，変更が
可能であることは明らかである。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）マイクロエレクトロニクス用の多層セラミック基
板において、連続層として配置され、各々が主面を有す
る複数のセラミック層と、前記セラミック層の主面に形
成された複数の導電ワイヤと、各々が、１つ以上の前記
セラミック層を貫通し、１つ以上の前記ワイヤに電気的
に接続する複数の導電性の機能的バイアと、前記機能的
バイアのうちの選択された機能的バイアの近辺の前記セ
ラミック層の主面に形成され、前記機能的バイアのうち
の選択された前記機能的バイアの近辺の前記セラミック
層内のストレスを減少させる複数のストレス解放パッド
と、を備えることを特徴とする多層セラミック基板。 （２）前記ストレス解放パッドが、円形パッドよりなる
ことを特徴とする上記（１）に記載の多層セラミック基
板。 （３）前記ストレス解放パッドが、モリブデンより形成
されることを特徴とする上記（１）に記載の多層セラミ
ック基板。 （４）少なくとも１つの前記ストレス解放パッドが、前
記少なくとも１つのストレス解放パッドの直下に設けら
れたワイヤの直上に設けられていることを特徴とする上
記（１）に記載の多層セラミック基板。 （５）前記複数のストレス解放パッドは、前記機能的バ
イアの対間の中点に設けられていることを特徴とする上
記（１）に記載の多層セラミック基板。 （６）前記機能的バイアのうちの選択された前記機能的
バイアの近辺に設けられ、前記機能的バイアのうちの選
択された前記機能的バイアの近辺の前記セラミック層内
のストレスをさらに減少させる複数のストレス解放バイ
アを、さらに備えることを特徴とする上記（１）に記載
の多層セラミック基板。 （７）前記ストレス解放バイアが、前記セラミック層の
１つを貫通することを特徴とする上記（６）に記載の多
層セラミック基板。 （８）前記ストレス解放バイアが、前記機能的バイア
の、前記ストレス解放パッドの側とは反対側に設けられ
ていることを特徴とする上記（６）に記載の多層セラミ
ック基板。 （９）前記ストレス解放パッドのうちの複数のストレス
解放パッドが、前記機能的バイアのうちの選択された機
能的バイアの各々の近辺に設けられ、前記機能的バイア
間の前記セラミック層内のストレスをさらに減少させる
ことを特徴とする上記（１）に記載の多層セラミック基
板。 （１０）前記機能的バイアのうちの選択された前記機能
的バイアの近辺に設けられた複数のストレス解放バイア
をさらに備え、前記ストレス解放バイアのうちの複数の
ストレス解放バイアが、前記機能的バイアのうちの前記
選択された機能的バイアの近辺に設けられていることを
特徴とする上記（９）に記載の多層セラミック基板。 （１１）減少したストレスを有する多層セラミック基板
を作製する方法において、各々が主面を有する複数のセ
ラミック層を連続層に配置するステップと、前記セラミ
ック層の主面に複数の導電ワイヤを形成するステップ
と、各々が、１つ以上の前記セラミック層を貫通し、１
つ以上の前記ワイヤに電気的に接続する複数の導電性の
機能的バイアを形成するステップと、前記機能的バイア
のうちの選択された機能的バイアの近辺の前記セラミッ
ク層の主面に、前記機能的バイアのうちの選択された前
記機能的バイアの近辺の前記セラミック層内のストレス
を減少させる複数のストレス解放パッドを形成するステ
ップと、を含むことを特徴とする多層セラミック基板の
作製方法。 （１２）前記ストレス解放パッドが、円形パッドよりな
ることを特徴とする上記（１１）に記載の多層セラミッ
ク基板の作製方法。 （１３）前記ストレス解放パッドを、モリブデンより形
成することを特徴とする上記（１１）に記載の多層セラ
ミック基板の作製方法。 （１４）前記セラミック層の主面に複数のストレス解放
パッドを形成するステップが、 少なくとも１つの前記
ストレス解放パッドを、前記少なくとも１つのストレス
解放パッドの直下に設けられたワイヤの直上に設けるス
テップを含むことを特徴とする上記（１１）に記載の多
層セラミック基板の作製方法。 （１５）前記セラミック層の主面に複数のストレス解放
パッドを形成するステップが、前記ストレス解放パッド
を、前記機能的バイアの対間の中点に設けるステップを
含むことを特徴とする上記（１５）に記載の多層セラミ
ック基板の作製方法。 （１６）前記機能的バイアのうちの選択された前記機能
的バイアの近辺の前記セラミック層内のストレスをさら
に減少させる複数のストレス解放バイアを、前記機能的
バイアのうちの選択された前記機能的バイアの近辺に設
けるステップを、さらに含むことを特徴とする上記（１
１）に記載の多層セラミック基板の作製方法。 （１７）複数のストレス解放バイアを形成する前記ステ
ップが、前記セラミック層の１つを貫通する複数のスト
レス解放バイアを形成するステップを含むことを特徴と
する上記（１６）に記載の多層セラミック基板の作製方
法。 （１８）複数のストレス解放バイアを形成する前記ステ
ップが、前記ストレス解放バイアを、前記機能的バイア
の、前記ストレス解放パッドの側とは反対側に設けるス
テップを含むことを特徴とする上記（１６）に記載の多
層セラミック基板の作製方法。 （１９）複数のストレス解放パッドを形成する前記ステ
ップが、前記機能的バイア間の前記セラミック層内のス
トレスをさらに減少させるために、前記ストレス解放パ
ッドのうちの複数のストレス解放パッドを、前記機能的
バイアのうちの選択された機能的バイアの各々の近辺に
設けるステップを含むことを特徴とする上記（１１）に
記載の多層セラミック基板の作製方法。
【図面の簡単な説明】
【図１】従来技術の機能的バイアを含む多層セラミック
基板の一部の部分断面図である。
【図２】ストレス・クラックを含む従来技術の機能的バ
イアの図１の２−２の方向から見た平面図である。
【図３】機能的バイアと１対の側面ストレス解放バイア
とを含む従来技術の多層セラミック基板の部分断面図で
ある。
【図４】機能的バイアとストレス解放バイアとのアレイ
を示す、図４の４−４方向に見た平面図である。
【図５】本発明の多層セラミック基板の一部の部分断面
図であり、機能的バイアと、機能的バイアの両側に設け
られた２つのストレス解放パッド（直下の配線上にあ
る）とを示している。
【図６】本発明の多層セラミック基板の図５の６−６の
方向に見た平面図である。
【図７】 Ｊ 本発明の多層セラミック基板の一部の部分断面図であ
り、一方の側の１対のストレス解放バイアと、下側の配
線の直上にある他方の側の１対のストレス解放パッドと
によって保護された機能的バイアを示している。
【図８】図７の多層セラミック基板の平面図である。
【符号の説明】
１０ 多層セラミック基板 １２，１４，１６，１８ 機能的バイア ２０，２２，２４，２６ 上部セラミック層 ２８ ストレス・クラック ３０，３２，３４，３６，３８，４０，４２，４６ ス
トレス解放バイア４８ ワイヤ ５０，５２，５４，５６，５８，６０，６２，６４，７
０ ストレス解放パッド ６６ ワイヤ ６８ メタル構造
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・フランシス・インディック アメリカ合衆国 12590 ニューヨーク州 ワッピンガーズ フォールズ ブレイ フォーム レーン ９ アールディー ナ ンバー３

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】マイクロエレクトロニクス用の多層セラミ
    ック基板において、 連続層として配置され、各々が主面を有する複数のセラ
    ミック層と、 前記セラミック層の主面に形成された複数の導電ワイヤ
    と、 各々が、１つ以上の前記セラミック層を貫通し、１つ以
    上の前記ワイヤに電気的に接続する複数の導電性の機能
    的バイアと、 前記機能的バイアのうちの選択された機能的バイアの近
    辺の前記セラミック層の主面に形成され、前記機能的バ
    イアのうちの選択された前記機能的バイアの近辺の前記
    セラミック層内のストレスを減少させる複数のストレス
    解放パッドと、を備えることを特徴とする多層セラミッ
    ク基板。
  2. 【請求項２】前記ストレス解放パッドが、円形パッドよ
    りなることを特徴とする請求項１記載の多層セラミック
    基板。
  3. 【請求項３】前記ストレス解放パッドが、モリブデンよ
    り形成されることを特徴とする請求項１記載の多層セラ
    ミック基板。
  4. 【請求項４】少なくとも１つの前記ストレス解放パッド
    が、前記少なくとも１つのストレス解放パッドの直下に
    設けられたワイヤの直上に設けられていることを特徴と
    する請求項１記載の多層セラミック基板。
  5. 【請求項５】前記複数のストレス解放パッドは、前記機
    能的バイアの対間の中点に設けられていることを特徴と
    する請求項１記載の多層セラミック基板。
  6. 【請求項６】前記機能的バイアのうちの選択された前記
    機能的バイアの近辺に設けられ、前記機能的バイアのう
    ちの選択された前記機能的バイアの近辺の前記セラミッ
    ク層内のストレスをさらに減少させる複数のストレス解
    放バイアを、さらに備えることを特徴とする請求項１記
    載の多層セラミック基板。
  7. 【請求項７】前記ストレス解放バイアが、前記セラミッ
    ク層の１つを貫通することを特徴とする請求項６記載の
    多層セラミック基板。
  8. 【請求項８】前記ストレス解放バイアが、前記機能的バ
    イアの、前記ストレス解放パッドの側とは反対側に設け
    られていることを特徴とする請求項６記載の多層セラミ
    ック基板。
  9. 【請求項９】前記ストレス解放パッドのうちの複数のス
    トレス解放パッドが、前記機能的バイアのうちの選択さ
    れた機能的バイアの各々の近辺に設けられ、前記機能的
    バイア間の前記セラミック層内のストレスをさらに減少
    させることを特徴とする請求項１記載の多層セラミック
    基板。
  10. 【請求項１０】前記機能的バイアのうちの選択された前
    記機能的バイアの近辺に設けられた複数のストレス解放
    バイアをさらに備え、前記ストレス解放バイアのうちの
    複数のストレス解放バイアが、前記機能的バイアのうち
    の前記選択された機能的バイアの近辺に設けられている
    ことを特徴とする請求項９記載の多層セラミック基板。
  11. 【請求項１１】減少したストレスを有する多層セラミッ
    ク基板を作製する方法において、 各々が主面を有する複数のセラミック層を連続層に配置
    するステップと、 前記セラミック層の主面に複数の導電ワイヤを形成する
    ステップと、 各々が、１つ以上の前記セラミック層を貫通し、１つ以
    上の前記ワイヤに電気的に接続する複数の導電性の機能
    的バイアを形成するステップと、 前記機能的バイアのうちの選択された機能的バイアの近
    辺の前記セラミック層の主面に、前記機能的バイアのう
    ちの選択された前記機能的バイアの近辺の前記セラミッ
    ク層内のストレスを減少させる複数のストレス解放パッ
    ドを形成するステップと、を含むことを特徴とする多層
    セラミック基板の作製方法。
  12. 【請求項１２】前記ストレス解放パッドが、円形パッド
    よりなることを特徴とする請求項１１記載の多層セラミ
    ック基板の作製方法。
  13. 【請求項１３】前記ストレス解放パッドを、モリブデン
    より形成することを特徴とする請求項１１記載の多層セ
    ラミック基板の作製方法。
  14. 【請求項１４】前記セラミック層の主面に複数のストレ
    ス解放パッドを形成するステップが、 少なくとも１つの前記ストレス解放パッドを、前記少な
    くとも１つのストレス解放パッドの直下に設けられたワ
    イヤの直上に設けるステップを含むことを特徴とする請
    求項１１記載の多層セラミック基板の作製方法。
  15. 【請求項１５】前記セラミック層の主面に複数のストレ
    ス解放パッドを形成するステップが、前記ストレス解放
    パッドを、前記機能的バイアの対間の中点に設けるステ
    ップを含むことを特徴とする請求項１５記載の多層セラ
    ミック基板の作製方法。
  16. 【請求項１６】前記機能的バイアのうちの選択された前
    記機能的バイアの近辺の前記セラミック層内のストレス
    をさらに減少させる複数のストレス解放バイアを、前記
    機能的バイアのうちの選択された前記機能的バイアの近
    辺に設けるステップを、さらに含むことを特徴とする請
    求項１１記載の多層セラミック基板の作製方法。
  17. 【請求項１７】複数のストレス解放バイアを形成する前
    記ステップが、前記セラミック層の１つを貫通する複数
    のストレス解放バイアを形成するステップを含むことを
    特徴とする請求項１６記載の多層セラミック基板の作製
    方法。
  18. 【請求項１８】複数のストレス解放バイアを形成する前
    記ステップが、前記ストレス解放バイアを、前記機能的
    バイアの、前記ストレス解放パッドの側とは反対側に設
    けるステップを含むことを特徴とする請求項１６記載の
    多層セラミック基板の作製方法。
  19. 【請求項１９】複数のストレス解放パッドを形成する前
    記ステップが、前記機能的バイア間の前記セラミック層
    内のストレスをさらに減少させるために、前記ストレス
    解放パッドのうちの複数のストレス解放パッドを、前記
    機能的バイアのうちの選択された機能的バイアの各々の
    近辺に設けるステップを含むことを特徴とする請求項１
    １記載の多層セラミック基板の作製方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008075521A1 (ja) * 2006-12-19 2008-06-26 Murata Manufacturing Co., Ltd. 多層配線基板
WO2010007878A1 (ja) * 2008-07-14 2010-01-21 株式会社村田製作所 多層セラミック基板およびその製造方法
US9206517B2 (en) 2011-10-26 2015-12-08 Industrie De Nora S.P.A. Anodic compartment for metal electrowinning cells
JPWO2015102107A1 (ja) * 2014-01-06 2017-03-23 株式会社村田製作所 積層配線基板およびこれを備える検査装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323549B1 (en) * 1996-08-29 2001-11-27 L. Pierre deRochemont Ceramic composite wiring structures for semiconductor devices and method of manufacture
JP3921756B2 (ja) * 1997-10-06 2007-05-30 株式会社デンソー プリント基板およびその製造方法
US6050832A (en) * 1998-08-07 2000-04-18 Fujitsu Limited Chip and board stress relief interposer
US6299053B1 (en) * 1998-08-19 2001-10-09 Kulicke & Soffa Holdings, Inc. Isolated flip chip or BGA to minimize interconnect stress due to thermal mismatch
US6221193B1 (en) * 1999-01-20 2001-04-24 International Business Machines Corporation Defect reduction method for screened greensheets and article produced therefrom
US6379772B1 (en) 1999-06-24 2002-04-30 International Business Machines Corporation Avoiding polymer fill of alignment sites
US6245185B1 (en) * 1999-07-15 2001-06-12 International Business Machines Corporation Method of making a multilayer ceramic product with thin layers
US20060014697A1 (en) 2001-08-22 2006-01-19 Travis Mickle Pharmaceutical compositions for prevention of overdose or abuse
US6627020B2 (en) * 2001-08-31 2003-09-30 International Business Machines Corporation Method for sinter distortion control
US7157365B2 (en) * 2004-05-10 2007-01-02 Agere Systems Inc. Semiconductor device having a dummy conductive via and a method of manufacture therefor
JP5409242B2 (ja) * 2009-10-07 2014-02-05 新光電気工業株式会社 インダクタ及びインダクタの製造方法
KR101044203B1 (ko) * 2009-11-18 2011-06-29 삼성전기주식회사 전자기 밴드갭 구조물 및 이를 포함하는 인쇄회로기판
AU2020280105A1 (en) 2019-05-22 2022-01-20 Massachusetts Institute Of Technology Circular RNA compositions and methods
CN110277367B (zh) * 2019-07-02 2020-10-16 苏州福唐智能科技有限公司 一种ltcc基板结构及其激光加工方法
EP4289951A3 (en) 2019-12-04 2024-03-13 Orna Therapeutics, Inc. Circular rna compositions and methods
US20230070377A1 (en) * 2021-09-09 2023-03-09 Onano Industrial Corp. Integrated structure of circuit mold unit of ltcc electronic device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3953562A (en) * 1974-07-15 1976-04-27 International Business Machines Corporation Process for the elimination of dimensional changes in ceramic green sheets
JPS5328266A (en) * 1976-08-13 1978-03-16 Fujitsu Ltd Method of producing multilayer ceramic substrate
US4880684A (en) * 1988-03-11 1989-11-14 International Business Machines Corporation Sealing and stress relief layers and use thereof
EP0396806B1 (en) * 1989-05-12 1994-02-02 Ibm Deutschland Gmbh Glass-ceramic structure and method for making same
JP2665561B2 (ja) * 1989-09-26 1997-10-22 日本特殊陶業株式会社 セラミック多層基板
DE69033718T2 (de) * 1989-10-09 2001-11-15 Mitsubishi Materials Corp Keramisches Substrat angewendet zum Herstellen einer elektrischen oder elektronischen Schaltung
JP2752863B2 (ja) * 1991-09-11 1998-05-18 日本電気株式会社 半導体装置
CA2124197A1 (en) * 1992-09-24 1994-03-31 Robert F. Mcclanahan Dielectric vias within multi-layer 3-dimensional structural/substrates
JPH06338544A (ja) * 1993-05-28 1994-12-06 Minnesota Mining & Mfg Co <3M> 改良されたｔａｂテープ
US5451720A (en) * 1994-03-23 1995-09-19 Dell Usa, L.P. Circuit board thermal relief pattern having improved electrical and EMI characteristics

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008075521A1 (ja) * 2006-12-19 2008-06-26 Murata Manufacturing Co., Ltd. 多層配線基板
DE112007002960T5 (de) 2006-12-19 2009-12-31 Murata Mfg. Co., Ltd., Nagaokakyo-shi Mehrschichtverbindungsplatine
JPWO2008075521A1 (ja) * 2006-12-19 2010-04-08 株式会社村田製作所 多層配線基板
JP4883095B2 (ja) * 2006-12-19 2012-02-22 株式会社村田製作所 多層配線基板
US8207452B2 (en) 2006-12-19 2012-06-26 Murata Manufacturing Co., Ltd. Multilayer interconnection board
WO2010007878A1 (ja) * 2008-07-14 2010-01-21 株式会社村田製作所 多層セラミック基板およびその製造方法
US9206517B2 (en) 2011-10-26 2015-12-08 Industrie De Nora S.P.A. Anodic compartment for metal electrowinning cells
AU2012330375B2 (en) * 2011-10-26 2016-10-13 Industrie De Nora S.P.A. Anodic compartment for metal electrowinning cells
EA025814B1 (ru) * 2011-10-26 2017-01-30 Индустрие Де Нора С.П.А. Анодный отсек для ячеек электрохимического извлечения металлов
JPWO2015102107A1 (ja) * 2014-01-06 2017-03-23 株式会社村田製作所 積層配線基板およびこれを備える検査装置

Also Published As

Publication number Publication date
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US5755903A (en) 1998-05-26
US5700549A (en) 1997-12-23

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