JPH10513281A - マトリックス表示駆動器のディジタル駆動 - Google Patents

Abstract

(57)【要約】 マトリックス表示用の駆動器がディジタルデータコードを次々に記憶する。第１期間中に、その駆動器が記憶されたデータコードの最上位ビットにより表現される電圧レベルまでそれの出力端子へ結合されたコンデンサを充電する。第２期間中に、その駆動器が記憶されたデータコードの最下位ビットにより表現される大きさだけそのコンデンサ上の電圧を変化させる。

Description

【発明の詳細な説明】 マトリックス表示駆動器のディジタル駆動 発明の背景 発明の分野 本発明はマトリックス表示用データライン駆動器及び、特にアナログデータへ ディジタルデータを変換するような駆動器に関係している。 関係する技術の記載 液晶表示装置(LCD)のようなマトリックス表示は、表示される映像内の種々の 画素のグレースケールあるいは輝度を決定するためにそれらのデータラインへア ナログ信号の形でデータの適用を必要とする。しばしば、このデータの源泉はコ ンピュータ又はモデムのような源泉からのディジタル信号である。妨害を除去し 且つより良い映像を発生する、データ圧縮技術のような、ディジタル処理技術の 利点を得るために、テレビジョン信号でさえもディジタル形式へしばしば変換さ れる。かくして、アナログデータ信号へディジタルデータ信号を変換し得る表示 駆動器に対する必要がある。 そのような表示駆動器の一例は、SID 94 Digest の 347〜350 頁のH．Okada他 による「8-bit Digital Data Driver for AMLCDs」に記載されている。この論文 は二段階でアナログデータ信号へディジタルデータ信号を変換する回路を記載し ている。第１段階において、駆動器により受け取られたディジタルデータコード の最上位ビットが、複数の予め決められた電圧レベルのうちの一つを選択するこ とによりアナログ電圧レベルへ変換される。第２段階において、ディジタルデー タコードの最下位ビットが、選択された電圧レベルと予め決められた電圧レベル のうちの次に高いレベルとの間の切換のための衝撃係数を決定する。実際には、 この方法は全ディジタルデータコードにより表現されるレベルに対応しなくては ならない内挿された電圧レベルを発生する。 先の文節に記載された駆動器は、内挿されたレベルへの切換信号を円滑化する ために、駆動されている表示装置の固有キャパシタンス及びレジスタンスにより 自然に与えられるはずの低域通過濾波に頼っている。しかしながら、高分解能あ るいはカラー順次式表示装置のような、速いリフレッシュ速度を用いる表示装置 のためには、速度を切り換える衝撃係数は必然的に非常に高くなり、且つデータ ラインの負荷を大幅に増大するだろう。 アナログデータ信号へディジタルデータ信号を変換するための駆動器のもう一 つの種類は、変換を実行するために複数の２進荷重コンデンサを使用する。これ らのコンデンサが表示装置の大幅な面積を占有するばかりでなく、駆動される表 示装置の各データラインのためのキャパシタンスも、他のデータラインのための キャパシタンスと正確に整合しなくてはならない。それらが整合していない場合 には、ラインからラインへの映像輝度が各自の駆動器キャパシタンスにおける変 動に従って変化すだろう。 本発明の概要 キャパシタンスのために必要な面積とキャパシタンスのために必要な精度との 双方を大幅に低減するディジタル表示駆動器を提供することが、本発明の目的で ある。 この目的のために、本発明の第１態様は、請求項１に記載されたようなディジ タル表示駆動器を提供する。第２態様は、請求項８に記載されたような方法を提 供する。第３態様は、請求項１２に記載されたようなテレビジョン装置を提供す る。好都合な実施例が補助請求項に記載されている。 本発明によると、ディジタルデータコードを次々に記憶するための記憶手段を 含んだディジタル表示駆動器が提供される。変換手段がアナログ信号レベルへ各 記憶されたディジタルデータコードの部分を変換するために記憶手段へ結合され ている。第１期間の間に、その変換手段が記憶されたディジタルデータコードの 少なくとも第１ビットにより表現された大きさを有する第１アナログ信号レベル を発生する。第２期間の間に、前記変換手段が記憶されたコードの少なくとも第 ２ビットにより表現される大きさを有する第２アナログ信号レベルを発生する。 このディジタル表示駆動器はまた、この駆動器の出力端子へ結合された第１電極 を有する容量性手段と、その容量性手段へ変換手段を結合するための結合手段と を含んでいる。第１期間の間に、その結合手段が第１アナログ信号レベルにより 決定される電圧へ前記の容量性手段の充電を達成する。第２期間の間に、その結 合手段が第２アナログ信号レベルにより決定される大きさだけ第１電極電圧の変 化を達成する。 本発明の一つの好適な実施例においては、前記の容量性手段が第１及び第２電 極を有するコンデンサを具えている。第２期間の間の、第１電極における電圧変 化は第２アナログ信号レベルにより決定される大きさだけ容量性手段の第２電極 へ加えられる電圧を変更することにより達成される。 本発明のもう一つの好適な実施例においては、前記の容量性手段が第１電極を 有する第１コンデンサと第２コンデンサとを具えている。前記の電圧変化は分圧 器を形成するために、第２期間の間に、それらのコンデンサを変換手段へ直列に 結合することにより達成される。これが変換手段により直接与えられない電圧へ の第１コンデンサの充電を可能にする。 図面の簡単な説明 図１は本発明によるディジタル表示駆動器の第１実施例の図式的な図である。 図２はディジタル表示駆動器の動作を説明することにおいて有用である模範的 なタイミング図である。 図３は本発明によるディジタル表示駆動器の第２実施例の図式的な図である。 好適な実施例の記載 図１に示された模範的なディジタル表示駆動器は、マトリックス表示の一つの データラインに対してアナログデータ信号を与える。実際には、１個のそのよう な駆動器が表示内の各データラインに対して典型的に必要である。その駆動器は 多ビット記憶レジスタ10、（デコーダ20、電圧源30、及びスイッチT0，T1，T2， …T7を含む）電圧変換器、コンデンサC1、(スイッチT8，T9及びT10 を含む）結 合装置、及び駆動器の負荷を最小にするためにバッファ増幅器Ａを通ってデータ ラインへ好適に結合されている出力端子Ｖ_cを含んでいる。 前記のレジスタ10がコンピュータ又はテレビジョンにおけるディジタルビデオ 処理装置のようなデータ源から受け取られる多ビットデータコードを次々に記憶 する。この例においては、（図示されない）データ源がレジスタへ２進データコ ードを次々に与え、各コードは表示されるべき特定画素輝度を表現している。各 コードは６ビットを具え、それらは源泉がレジスタの制御端子ＣへSTO タンミン グパルスを加える間、レジスタの６個のそれぞれの入力端子へ加えられる。この タイミングパルスがレジスタに（現在記憶されているコードD5，D4，D3，D2，D1 ，D0の位置に）各々新しく加えられたデータコードD5'，D4'，D3'，D2'，D1'，D 0'を記憶させ、且つ新しい現在記憶されているデータコードとしてレジスタのそ れぞれの出力端子にコードを与えさせる。記憶されたコード内のビットは、第１ 群にある高次ビットD5'，D4'，D3' 及び第２群にある低次ビットD2'，D1'，D0' による、２群に配設される。 デコーダ20は高次ビットD5'，D4'，D3' を受け取るためにレジスタ10のそれぞ れの出力端子へ結合された第１組の入力端子を有し、且つ低次ビットD2'，D1'， D0' を受け取るためにレジスタのそれぞれの出力端子へ結合された第２組の入力 端子を有する、二重３ビットデコーダである。どのデコーダ入力端子の組が活性 であるかを制御するために、データ源がデコーダの制御端子Ｃへタイミング信号 M/L を加える。このタイミング信号M/L は、第１組のデコーダ入力端子を活性に する高（論理１）状態と、第２組のデコーダ入力端子を活性にする低（論理０） 状態との間を往復する。各状態の間、デコーダ20が、活性なデコーダ入力端子の 組において現在受け取られている８個の可能なデータコード値のうちの一つと対 応する８個のそれぞれの出力端子のうちの一つに、切換信号（S7，S6，S5，S4， S3，S2，S1又はS0）を発生する。例えば、高次組のデコーダ入力端子が活性であ り、且つコードD5'，D4'，D3' ＝010（数２に対する２進コード）を受け取って いる場合には、このデコーダはそれのそれぞれの出力端子に切換信号S2を発生す る。 スイッチT0，T1，…T7の各々は、切換信号が発生されるデコーダ出力端子のう ちのそれぞれ一つへ結合された制御端子Ｃを有し、電圧源30の８個の電圧発生出 力端子（V₀，V₁，…V₇）のうちのそれぞれ一つへ結合された入力端子を有し、且 つ出力端子を有している。各々のスイッチは１個又は複数個の、電界効果トラン ジスタのような慣習的な半導体装置を具えて、その半導体装置が、それぞれの切 換信号がスイッチ制御端子へ加えられた場合はいつでも、それのスイッチ入力端 子からスイッチ出力端子へ低インピーダンス通路を与える。 電圧源30は、その電圧源の入力端子へ加えられる入力電圧Ｖ_INのそれぞれの小 部分N/8 である電圧を出力端子V₀，V₁，…V₇に発生する慣習的な分圧器である。 数Ｎはそれぞれの出力端子に対する指示の下付き文字と対応している。例えば、 出力端子V₄は入力電圧の４／８（すなわち１／２Ｖ_IN）である電圧を発生し、且 つ出力端子V₀は入力電圧の０／８（すなわち０ボルト）である電圧を発生する。 入力電圧Ｖ_INは一定ではなく、それぞれ各自の半導体スイッチT11 及びT12 を 介して与えられる二つの異なる電圧Ｖ_REFと1/8Ｖ_REFとの間で交替することは注 意されたい。これらのスイッチの各々が、信号M/L が加えられる制御端子を有す るが、スイッチT12 の制御端子は反転入力端子である。言い換えれば、その端子 は位相反転器を介して内部半導体スイッチへ結合されている。かくして、スイッ チT11 は信号M/L が高（論理１）状態にある場合にのみ電圧Ｖ_REFへ低インピー ダンス通路を与え、且つスイッチT12 は信号M/L が低（論理０）状態にある場合 にのみ電圧 1/8Ｖ_REFへ低インピーダンス通路を与える。 結合装置内の３個のスイッチの各々も、信号_M/L が加えられる制御入力端子を 有している。スイッチT8及びT10 は非反転制御入力端子を有するが、スイッチT9 は反転入力端子を有し且つ従ってスイッチT12 と類似に動作する。 これらのスイッチの機能は次の通りである。 a）信号M/L が高（論理１）状態にある場合はいつでも ・ スイッチT8がコンデンサC1の第１電極と、共通に接続されたスイッチT0，T1 ，…T7の出力端子との間に、低インピーダンスを与え、 ・ スイッチT9は高インピーダンス状態にあり且つスイッチT0，T1，…T7の共通 接続された出力端子からコンデンサC1を絶縁し、且つ ・ スイッチT10 はコンデンサC1の第２電極と大地との間に低インピーダンス通 路を与える。 b）信号M/L が低（論理０）状態にある場合はいつでも ・ スイッチT8が高インピーダンス状態にあり且つスイッチT0，T1，…T7の共通 接続された出力端子からコンデンサC1の第１電極を絶縁し、 ・ スイッチT9はコンデンサC1の第２電極とスイッチT0，T1，…T7の共通接続さ れた出力端子との間に低インピーダンス通路を与え、且つ ・ スイッチT10 は高インピーダンス状態にあり且つ大地からコンデンサC1の第 ２電極を絶縁する。 コンデンサC1の第１電極は、次々に記憶されるディジタルデータコードと対応 する駆動電圧を表示のデータラインへ与えるために、バッファ増幅器Ａを介して 、表示駆動器の出力端子Ｖ_cへ結合されている。 図１の表示駆動器の動作は、図２と次の表Ｉとを参照することにより、もっと よく理解され得る。図２は、（期間Ｔ”の間の）次々に受け取られるコードD5" ，D4"，D3"，D2"，D1"，D0" に対する変換サイクルの開始により追従される（期 間Ｔ’の間の）コードD5'，D4'，D3'，D2'，D1'，D0' に対するデータコード変 換の全サイクルを図解している。表Ｉは信号M/L の１及び０状態の間の出力端子 V₀，V₁，…V₇に発生される電圧を図解している。 一例として、データコードD5'，D4'，D3'，D2'，D1'，D0'が値010101を有する こと、及びＶ_REF＝6.4 ボルトであることが想定される。このデータコードがレ ジスタ10の入力端子へ加えられている間は、コードに記憶され且つデコーダ20の 入力端子へ加えられさせる制御端子ＣへSTO パルスが加えられる。同時に、信号 M/L がこのサイクルの第１部分に対して高（論理１）状態に変わる。これがデコ ーダに、上位ビットD5'，D4'，D3' ＝010 を受け取っている第１組の入力端子を 活性化させる。デコーダは値２を有するとこのコードを認識し、対応する切換信 号S2を発生し、それによりスイッチT2に電圧源出力端子V₂からスイッチT8までの 低インピーダンス通路を与えさせる。信号M/L が論理１状態であるので、スイッ チT8が出力端子V₂からコンデンサC1の第１電極までの低インピーダンス通路を完 成し、一方スイッチT10 がコンデンサの第２電極と大地とから低インピーダンス 通路を与える。これがこのコンデンサに、表Ｉに従って 1/4Ｖ_REFすなわち 1.6 ボルトである出力端子V₂における電圧へ充電させる。 データコード変換サイクルＴ’の第２部分の間に、デコーダに下位ビットD2' ，D1'，D0' ＝101 を受け取っている第２組の入力端子を活性にさせる低（論理 ０）状態へ信号M/L は変化する。デコーダは値５を有するとしてこのコードを認 識し且つ対応する切換信号S5を発生し、それによりスイッチT5に電圧源出力端子 V₅からスイッチT9の入力端子までの低インピーダンス通路を与えさせる。信号M/ L は、今や論理０状態であるから、スイッチT9が電圧源の出力端子V₅からコンデ ンサの第２電極までの低インピーダンス通路を完成し、一方スイッチT10 が大地 からこの電極を絶縁し、且つ一方スイッチさT8が電圧源から第１電極を絶縁して 、有効に電圧源を「浮動」させる。かくして、第１電極の電圧は出力端子V₅にお ける電圧の大きさ（すなわち5/64Ｖ_REF）だけ変化し、かくして出力端子Ｖ_cに電 圧 1/4Ｖ_REF＋5/64Ｖ_REFすなわち 2.1ボルトを与える。 図３は、より簡単な電圧源と変形された結合装置とを除いて、図１の表示駆動 器と実質的に同じである本発明による表示駆動器の第２実施例を図解している。 この実施例においては、単一の入力電圧（Ｖ_IN＝Ｖ_REF）のみが、条件M/L ＝１ に対して表Ｉの行内に示された電圧を（それの出力端子V₀，V₁，…V₇において） 常に発生する源泉に対して要求される。 図１の実施例と類似して、図３の駆動器はコンデンサC1の充電を達成するため に、３個のスイッチT8，T9及びT10 を有する結合装置を含んでいる。しかしなが ら、この結合装置は更に式 に従ったC1のキャパシタンスと関係する大きさを有するキャパシタンスを有する コンデンサC2を含んでいる。 再び図２を参照して、期間Ｔ’を有するデータ変換サイクルの間に、スイッチ T8，T9及びT10 と一緒に、コンデンサC2がいかにしてC1を充電するために共働す るかが説明されるだろう。第１実施例に対する例におけるように、（値010101を 有する）データコードD5'，D4'，D3'，D2'，D1'，D0'がレジスタ10内へ丁度記憶 されてしまったことが想定される 信号M/L が論理１状態へ変化するやいなや、デコーダ20が第１組の入力端子を 活性化し、且つ（これらの入力端子で受け取られているコード010 と対応する） 切換信号S2を発生する。第１実施例におけるように、これがスイッチT2に、（共 通に接続された）コンデンサC1及びC2の第１電極へ、電圧源出力端子V₂から且つ （それの低インピーダンス状態にある）スイッチT8を通って、低インピーダンス 通路を与えさせる。信号M/L が論理１状態に留まっている間、これら２個のコン デンサは、大地へ直接接続されているC1の第２電極とスイッチT10 の低インピー ダンス通路を通して大地へ接続されているC2の第２電極とにより、電気的に並列 に接続されている。かくして、両コンデンサがこの電圧 1/4Ｖ_REFへ充電し、そ の電圧は電圧源30のV₂出力端子において与えられている。 期間Ｔ’の第２部分の間、信号M/L が論理０状態へ変化する場合に、デコーダ 20が第２組の入力端子を活性化し、且つ（これらの入力端子において受け取られ ているコード101 に対応する）切換信号S5を発生する。第１実施例におけるよう に、これがスイッチに電圧源出力端子V₅から及びスイッチT9を通る低インピーダ ンス通路を与えさせる。この第２実施例においては、しかしながら、出力端子V₅ が電圧 5/8Ｖ_REFを発生し、且つこの出力端子がコンデンサC2を通ってコンデン サC1の第１電極へ結合される。これらのコンデンサは今や直列に接続され且つ期 間Ｔ’の第１部分の間にそれが充電した方向と反対の方向る充電するC2とともに 分圧器として機能する。これらのコンデンサは式（１）に述べられたキャパシタ ンスの相対値を有するので、 ・ C2を横切る電圧は出力端子V₅により発生される電圧の7/8 だけ、すなわち電 圧 1/4Ｖ_REFから、電圧 1/4Ｖ_REF−(7/8)(5/8)Ｖ_REF＝1/4Ｖ_REF− 35/64Ｖ_REFへ 、負方向に変化する。 ・ C1を横切る電圧は出力端子V₅により発生される電圧の1/8 だけ、すなわち電 圧 1/4Ｖ_REFから、電圧 1/4Ｖ_REF＋(1/8)(5/8)Ｖ_REF＝ 1/4Ｖ_REF＋ 5/64Ｖ_REF へ、正方向に変化する。 コンデンサC1の第２電極は大地電位を参照され、一方コンデンサC2の第２電極は 出力端子V₅における電圧（すなわち 5/8Ｖ_REF）を参照されているので、この駆 動器の出力端子Ｖ_cにおいて発生される電圧は 1/4Ｖ_REF＋5/64Ｖ_REFすなわち 2. 1ボルトと等しく、それは第１実施例の出力端子と同じである。 本発明は二つだけの模範的な実施例のみを参照して記載されたけれども、多く の代案が請求項の範囲内にある。例えば、６ビットデータコードが両実施例にお いて用いられたが、実質的にはあらゆる数のビットが用いられ得る。最も単純な 変形においては、第１アナログ信号レベルを表現するビットの第１の半分と第２ アナログ信号レベルを表現するビットの第２の半分とともに、偶数のビットを有 するコードが用いられ得る。奇数のビットを有するコードは、例えばデコーダ入 力端子のうちの一つを不活性にすることにより、簡単に適応され得る。図１及び ３の実施例においては、例えば、５ビットコードが、ビットD5又はD0のいずれか を受け取るために設けられたデコーダ20の入力端子へ論理０を永久に与えること により、及び残りの入力端子へそれらのコードを加えることによりデコードされ 得る。また、２進以外のコードの種類も、対応する種類のデコーダを単純に用い ることにより用いられ得る。 更に、データコード内のビットの群の数が図３の開示された実施例内に用いら れたように、２個と異なってもよい。例えば、３群のビットが異なる期間内で変 換される各群により、使用されてもよい。この試みは長いコードに対しては特に 有用であるが、付加的なキャパシタンスが加えられた期間に対して要求される。 もう一つの代案として、ビットの群がデコードされる順序が、図１及び３の実 施例に対して記載された順序から変えられてもよい。これは、例えば、最上位群 のビットと最下位群のビットとが加えられるデコーダ入力端子を切り換えること により簡単になされ得る。

Claims (1)

1. 【特許請求の範囲】 １．マトリックス表示装置のデータラインへ適用するためにアナログ信号レベル を発生するためのディジタル表示駆動器であって、前記信号レベルは次々に提供 される、前記信号レベルを表現する各自のディジタルデータコードに応答して発 生され、前記駆動器は、 ａ．ディジタルデータコードを次々に記憶するための記憶手段であって、前記の コードの各々は少なくとも第１ビットと少なくとも第２ビットとを有している記 憶手段と、 ｂ．第１期間の間、記憶されたコードの少なくとも第１ビットにより表現される 大きさを有する第１アナログ信号レベルを発生するため、及び第２期間の間、前 記記憶されたコードの少なくとも第２ビットにより表現される大きさを有する第 ２アナログ信号レベルを発生するために、前記記憶手段へ結合された変換手段と 、 ｃ．該駆動器の出力端子へ結合された第１電極を有する容量性手段と、 ｄ．前記容量性手段へ前記変換手段を結合するため、及び (1) 第１期間の間、第１アナログ信号レベルにより決定された電圧へ前記容量 性手段の充電を達成し、 (2) 第２期間の間、第２アナログ信号レベルにより決定された大きさだけ第１ 電極電圧の変化を達成する、 ための結合手段と、 を具えているディジタル表示駆動器。 ２．請求項１記載のディジタル表示駆動器において、第１ビットが上位ビットで あり、且つ第２ビットが下位ビットであることを特徴とするディジタル表示駆動 器。 ３．前記容量性手段が第１電極と第２電極とを有するコンデンサを具えている請 求項１記載のディジタル表示駆動器であって、前記結合手段が ａ．第１期間の間基準電位を与えるための手段へ第２電極を結合し、 ｂ．第２期間の間変換手段が第２アナログ信号レベルを発生している場合に前記 第２電極を前記変換手段へ結合する、 ことにより前記の電圧変化を発生するために前記変換手段と共働するディジタル 表示駆動器。 ４．前記容量性手段が第１電極を有する第１コンデンサ及び第２コンデンサを具 えている請求項１記載のディジタル表示駆動器であって、前記結合手段が ａ．第１期間の間、第１アナログ信号レベルにより決定された電圧への前記第１ コンデンサの充電を達成するために前記変換手段へ前記第１コンデンサを結合し 、且つ ｂ．第２期間の間、 (1) 第 1アナログ信号レベルにより決定された電圧、及び (2) 第 2アナログ信号レベルにより決定される電圧の予め決められた小部分で ある電圧、 の合計である電圧へ前記第１コンデンサの充電を達成するために前記変換手段 へ前記第１及び第２コンデンサを具えている分圧器を結合する、 ことにより前記電圧変化を発生するために前記変換手段と共働するディジタル表 示駆動器。 ５．前記の予め決められた小部分は実質的に２^-N/2と等しく、ここでＮは各デー タコード内のビットの数と等しい請求項４記載のディジタル表示駆動器。 ６．前記少なくとも１個の上位ビットが最上位ビットを含んでいる請求項２記載 のディジタル表示駆動器。 ７．前記少なくとも１個の下位ビットが最下位ビットを含んでいる請求項２記載 のディジタル表示駆動器。 ８．ディジタル表示駆動器の出力端子において、マトリックス表示装置のデータ ラインへ適用するためのアナログ信号レベルを発生する方法であって、前記信号 レベルは、次々に提供される、前記の信号レベルを表現する各自のディジタルデ ータコードに応答して発生され、前記の方法は ａ．前記ディジタルデータコードを記憶する工程であって、前記のコードの各々 は少なくとも第１ビットと少なくとも第２ビットとを有している工程と、 ｂ．第１期間の間、記憶されたコードの少なくとも１個の上位ビットにより表現 された大きさを有する第１アナログ信号レベルを発生する工程と、 ｃ．第２期間の間、前記記憶されたコードの少なくとも１個の下位ビットにより 表現された大きさを有する第２アナログ信号レベルを発生する工程と、 ｄ．第１期間の間、第１アナログ信号レベルにより決定された電圧へ、出力端子 へ結合された第１電極を有する容量性手段の充電を達成する工程と、 ｅ．第２期間の間、第２アナログ信号レベルにより決定された大きさだけ第１電 極電圧の変化を達成する工程と、 を具えている。 ９．前記容量性手段が第１電極と第２電極とを有するコンデンサを具えており、 前記の電圧変化は ａ．第１期間の間、基準電位を与えるための手段へ前記第２電極を結合し、 ｂ．第２期間の間、第２アナログ信号レベルを発生するための手段へ前記第２電 極を結合する、 ことにより発生される請求項８記載の方法。 １０．前記容量性手段が第１電極を有する第１コンデンサと第２コンデンサとを 具えており、前記の電圧変化は ａ．第１期間の間、第１アナログ信号レベルを発生するための手段へ第１コンデ ンサを結合し、 ｂ．第２期間の間、 (1) 第１アナログ信号レベルにより決定された電圧と、 (2) 第２アナログ信号レベルにより決定された電圧の予め決められた小部分で ある電圧と、 の合計である電圧へ第１コンデンサの充電を達成するために、第２アナログ信 号レベルを発生するための手段へ、第１及び第２コンデンサを具えている分圧器 を結合する、 ことにより発生される請求項８記載の方法。 １１．前記の予め決められた小部分は実質的に２^-N/2と等しく、ここでＮは各デ ータコード内のビットの数と等しい請求項１０記載の方法。 １２．データラインと選択ラインとを有するマトリックス表示装置と、 次々に提供される、前記の信号レベルを表現する各自のディジタルデータコー ドに応答してアナログ信号レベルを発生するためにデータラインへ結合されてい るディジタル表示駆動器と、 を具えている表示装置であって、前記の駆動器は ａ．ディジタルデータコードを次々に記憶するための記憶手段であって、前記の コードの各々は少なくとも第１ビットと少なくとも第２ビットとを有する記憶手 段と、 ｂ．第１期間の間、記憶されたコードの少なくとも第１ビットにより表現される 大きさを有する第１アナログ信号レベルを発生するため、及び第２期間の間、前 記記憶されたコードの少なくとも第２ビットにより表現される大きさを有する第 ２アナログ信号レベルを発生するために、前記記憶手段へ結合された変換手段と 、 ｃ．該駆動器の出力端子へ結合された第１電極を有する容量性手段と、 ｄ．前記容量性手段へ前記変換手段を結合するため、及び (1) 第１期間の間、第１アナログ信号レベルにより決定された電圧へ前記容量 性手段の充電を達成し、且つ (2) 第２期間の間、第２アナログ信号レベルにより決定された大きさだけ第１ 電極電圧の変化を達成する、 ための結合手段と、 を具えている表示装置。