JPH10506252A

JPH10506252A - ドライバ回路

Info

Publication number: JPH10506252A
Application number: JP8514231A
Authority: JP
Inventors: ブラクスボグダン; ロートハインツ−ユルゲン
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1994-10-28
Filing date: 1995-10-17
Publication date: 1998-06-16
Also published as: EP0788683B1; DE59503203D1; WO1996013901A1; EP0788683A1; US5789965A; DE4438669C1

Abstract

(57)【要約】僅かな所要バイアス電流を用いて高速のハイ／ロー側縁を生成するためのバイポーラＮ−ＭＯＳテクノロジーにおけるドライバの回路装置。

Description

【発明の詳細な説明】ドライバ回路本発明は、切換ユニットを制御するためのドライバ回路に関する。このドライバ回路は殊に、スイッチング電源回路網に使用するのに並びにスイッチングコンバータにおけるトランジスタを制御するのに適している。この形式のドライバ回路は例えば、301 Analog IC Designs，Ferranti Interdesign，Inc.，1987，P11 3，Schaltungsbeispie 1260 から公知である。この回路装置において不都合なのは、低抵抗の入力抵抗によって高い電流消費が生じることになることである。この公知の回路装置は更に、比較的高いスイッチング周波数に対して、シンクおよびソース電流が著しく小さいという欠点を有している。本発明の課題は、高いスイッチング周波数に対するドライバ回路を提供することである。この課題は、請求項１の特徴部分に記載の構成によって解決される。本発明では、迅速なハイ／ロー側縁交代が実現されるという利点の他に、ドライバ回路の作動のために僅かな所要バイアス電流しか必要とせずしかもドライバ回路の出力側に蓄積される電荷が下降する側縁の駆動のために一緒に使用されるという利点も得られる。本発明の有利な実施例によれば、スイッチングユニットのゲートにおける、ロー・フェーズに相応する電位では、完全なドライバ出力が活性状態に留まるので、これにより、誘導負荷の場合、Ｎ−ＭＯＳトランジスタのドレインにおいてトランジスタのゲートにおける寄生ドレイン−ゲート容量を介して生じる時間的に比較的長く減衰する電流が導出されるという利点が得られる。本発明の有利な実施例によれば、回路ユニットに接続されている回路内部のノードにおける寄生容量を充放電切り換えるための手段が設けられている。これにより、Ｎ−ＭＯＳトランジスタのゲートを制御するための比較的急峻な上昇並びに下降側縁が実現されるという利点が生じる。別の有利な実施例によれば、遅延時間を低減するための手段が設けられている。これにより、高いスイッチング周波数および一定のオンオフ比が実現可能であるという利点が得られる。次に本発明を添付図面を用いて詳細に説明する。その際：第１図は、基本回路略図であり、第２図は、回路技術的な具体例の略図であり、第３図ａ）はＥＣＬ入力信号、ｂ）はＮ−ＭＯＳドライバ出力信号、ｃ）はドライバの横電流の波形図であり、第４図は、ノード２２，４，２における電圧経過を示す線図であり、第５図は、ノード９，４，６０における電圧経過を示す線図であり、第６図は、ノード６，８における電圧経過を示す線図であり、第７図は、ノード６，８における電圧経過を示す線図である。第１図には、本発明を理解するために必要とされる範囲において、ドライバＴの回路装置の基本回路が示されている。ドライバＴの回路装置の基本回路は、回路ユニットＰＵ、ＥＣＬ／Ｎ−ＭＯＳレベル変換器、ハイ側縁ドライバＨＦＴおよびロー側縁ドライバＬＦＴに分割されている。ドライバＴに実質的に、以下に挙げる接続端子が配設されている：ＢＧ３Ｖ５およびＧＮＤはＥＣＬ／Ｎ−ＭＯＳレベル変換器の給電接続端子である。ＰＶＣＣおよびＰＧＮＤはドライバ回路の給電接続端子である。ＭＯＳＨおよびＭＯＳＬは信号入力接続端子でありかつＰＱはＮ−ＭＯＳトランジスタのゲートを制御するための出力接続端子である。ローに相応する、ＭＯＳＯＦＦにおける電位によって、接続端子ＰＱをローに切り換えることができる。ＭＯＳＯＦＦはパワーダウン機能および設定されている障害機能においてロー状態に切り換えられる。ＰＱのロー状態において、完全なドライバ出力が存在している。第２図には、ドライバ回路Ｔの回路技術的な構成が示されている。バイポーラおよびＮ−ＭＯＳテクノロジーにおいて製造可能な、僅かなバイアス所要電流しか有しない高速のハイ−ロー側縁を生成するためのドライバ回路Ｔは殊に、スイッチング電源回路網並びにスイッチングコンバータに使用されるのに適している。以下に、回路ユニットＰＵのＥＣＬ／Ｎ−ＭＯＳレベル変換の機能、出力側ドライバにおける信号列、接続端子ＰＱにおけるハイ側縁並びにロー側縁について第２図に基づいて詳細に説明しかつ第３図、第４図および第５図に示されている信号経過によって補足説明する。回路ユニットＰＵにおけるＥＣＬ／Ｎ−ＭＯＳレベル変換：小さな振幅を有する高速の信号を伝送するために、回路入力側ＭＯＳＨ−ＭＯＳＬに僅か３２０ｍＶの差分信号が必要とされる。第３図のａ）には第２図の実施例のノード１０およびノード１１に対するＥＣＬ入力信号が例示されている。Ｔ１…Ｔ１０は、レベル変換のために用いられ、その際３２０ｍＶの差分信号は、Ｔ１０のベースにおける電流がそのコレクタを介してＴ１２のベースを確実にＧＮＤ電位に引っ張ることができるように、変換される。他方において、カレントミラーＴ８，Ｔ９は、Ｔ１０がハイ側縁の開始の際にオフ状態に留まるように選定されている。即ち、Ｔ１０のコレクターベース容量を介して流れる電流は、Ｔ１０を制御することができることなく、ＧＮＤに逃げる。このことはこの回路においてＴ９の、Ｔ８に対する、３：１という非対称のミラー比によって実現される。Ｔ１０のオン・フェーズにおいて、トランジスタＴ５，Ｔ６およびカレントミラー出力側Ｔ７を介してカレントミラートランジスタＴ８が遮断され、その結果レベル変換器Ｔ１，… ，Ｔ９によって提供される電流はＴ１０のベースに流れる。ドライバ出力側：ドライバ出力側はＴ１０のコレクタを介してのみレベル変換回路に接続されておりかつ側縁における横電流が零に保持されるように相互に影響し合うロー側縁およびハイ側縁ドライバから成っている。横電流として、トランジスタＴ２４，Ｔ２５，Ｔ１５，Ｔ１６およびＴ１７においてＰＶＣＣとＰＧＮＤとの間に流れかつ接続端子ＰＱには流れないかまたはそこから取り出されない、即ち、ハイまたはロー側縁を有効化せず、従って使用されない損失電力を発生する電流が考察される。ＰＱの接続端子には、電力ＭＯＳトランジスタのゲートが存在するので、ドライバは、それがゲートによって存在する容量負荷を出来るだけ効果的に駆動することができかつ側縁の終了後、入力側ＭＯＳＨ，ＭＯＳＬによって状態変化が行われるまで、引き続きローまたはハイ状態を維持するように選定されている。というのは、ゲートにおける寄生容量を介して殊に誘導負荷の場合ドレインに、ゲート側縁の他にも電流が駆動されなければならないからである。第３図のｃ）には、ドライバ出力側における横電流が図示されている（ノード６）。第２図に示されている回路構成によって、横電流はＰＱの負の側縁において零である。ＰＱの正の側縁において、非常に短い時間だけしか横電流は存在しない。代替え的に、この種のドライバ装置は、交番的にＰＶＣＣおよびＰＧＮＤをＰＱと短絡する２つのスイッチによって実現される。スイッチがＰＶＣＣおよびＰＱ間で閉成されているフェーズにおいて、ゲートは充電されかつＮ−ＭＯＳトランジスタはオン状態に移行する。スイッチがＰＱおよびＰＧＮＤ間で閉成されているフェーズにおいて、ゲートは放電されかつＮ−ＭＯＳトランジスタはオフ状態に移行する。第２図のドライバ装置においてこのスイッチはロー・ドライバに対してはトランジスタＴ１１…Ｔ２０によって実現されておりかつハイ・ドライバに対してはトランジスタＴ２１…Ｔ２５，Ｔ１００…Ｔ１０７によって実現されている。ドライバＨＦＴ，ＬＨＴは相互に、その都度活性のドライバが非活性のドライバを遮断し、従って横電流の流れるのを妨げるように影響し合う。ＰＱにおけるハイ側縁：Ｔ１０のベースにおいてカレントミラーＴ８，Ｔ９から電流が流れかつＴ１０のコレクタが３５Ｋの抵抗およびＴ１２のベースをＧＮＤに引っ張るものと仮定すると、Ｔ１００はこの抵抗を介して流れる電流をトランジスタＴ１０１…Ｔ１０３に鏡像化しかつトランジスタＴ１２，Ｔ１４，Ｔ１５…Ｔ１７の３重ダーリントン装置は非活性化される。即ち、ＰＱにおいてハイ側縁が開始される。というのは、ミラー電流がＴ２１，Ｔ２２のベースに流れかつダーリントンフォロアＴ２４，Ｔ２５を介してＮ−ＭＯＳトランジスタのゲートはＰＱにおいて充電されかつ更にＴ２１，Ｔ２２のコレクタを介してＴ１０４…Ｔ１０７のベースが制御され、このベースが更に電流をＴ２１，Ｔ２２のベースに供給する。ループが導通点呼する。即ち、ハイ側縁に対するスイッチは活性状態にある。電流制限されて、今や主要には、トランジスタのバルク抵抗および誘導リード（バウンド・ワイヤ）が作用する。Ｔ１０１／Ｒ１０３からの出来るだけ僅かな電流で間に合うようにするために、ノード８は容量が少ないように実現されている。第２図の回路のレイアウトに対して、このことはノード８において、ループＴ２１／Ｔ２２Ｔ１０４／Ｔ１０７におけるトランジスタの始動を高速に可能にして、これらトランジスタがノード８の引き続く充電を引き受けるようにするために、容量の極めて少ない金属支持体における非常に短い線路を実現することを意味している。寄生のコレクターベース容量を介してハイ側縁の間に、電流がＴ１５…Ｔ１７のベースに流れる。この電流によって横電流が生じることになるが、この横電流はＣ１，Ｔ１８，Ｔ１９によって回避される。というのは、Ｃ１，Ｔ１８を介して（第５図ｃ）参照）Ｔ１９が制御され、それがそのコレクタを介してＴ１５… Ｔ１７のベースにおける電流をＰＱのハイ側縁においてＰＧＮＤに逃がすからである（第５図ｂ））。Ｔ１２のベースおよびノード２２における電流はダイオードＴ１１およびＴ１０を介してＧＮＤに導出される（第４図ａ）およびｂ）の電圧経過参照）。これによりハイ側縁の始めにおいてのみ（Ｔ１８のベースがＣ１を介して制御されるまで）僅かな横電流が生じる（第３図ｃ））。ＰＱにおけるゲートがＰＶＣＣ−２ＵＢＥに充電されると、ループＴ２１，Ｔ２２，Ｔ１０４ …Ｔ１０７における電流は零になる。ドライバはハイ状態にある。電流はＴ１００，…，Ｔ１０３および制御ブロック、レベル変換部においてのみ流れる。ＰＱにおけるロー側縁：Ｔ１０のベースがＴ９のコレクタによって阻止されると、３５Ｋの抵抗における電流がＴ１２のベースに流れる。その理由は、Ｔ１０のコレクタが高抵抗になっているからである。Ｔ１２，Ｔ１４，Ｔ１５／Ｔ１７は、Ｔ１２のベースにおける電流においてＰＱに作用する３重ダーリントン装置を表す。ロー側縁において横電流を回避するために、Ｔ１４のコレクタはハイ側縁ドライバと接続されかつ、電流がコレクタＴ１０１／Ｔ１０３から導出されるように考慮する。更に、エミッタＴ２１／Ｔ２２におけるノードはダイオードＴ２３を介して空乏化される。コレクタＴ１４が電位ＰＱ−ＵＢＥＴ２０に達すると、それはそのコレクタ電流とともに、ノード６，ＰＱにおける容量負荷を駆動することに関与する。Ｔ２４／Ｔ２５は、高速の崩壊時間にも拘わらず、そのエミッタに横電流成分を生ぜしめることができない。というのは、ダイオードＴ２３のために、ベースは側縁においてエミッタよりＵＢＥだけ下にあるからである（第７図）。回路内部のノード８に生じる、ノード９への寄生の電流反作用は２５０Ωの抵抗を通って逃がされる。ロー側縁の終了後、外部のＮ−ＭＯＳトランジスタのドレインから、ゲートへの反作用をＰＧＮＤに逃がすために、ロー側縁ドライバは引き続き活性状態に留まる。Ｔ１０１／Ｔ１０３からの出来るだけ僅かな電流で済ますことができるようにするために、ノード８は容量少なく実現されなければならない。第１図の回路のレイアウトに対して、このことは、ループＴ２１／Ｔ２２，Ｔ１０４／Ｔ１０７の始動を高速に可能にして、そのことでノード８の引き続く充電を引き受けるようにするために、ノード８において非常に短い線路を実現することを意味する。第３図には、ＥＣＬ入力信号レベル（３ａ））、Ｎ−ＭＯＳドライバ出力信号（３ｂ））およびドライバ（３ｃ））の横電流が示されている。第４図において、部分図ａ）においてノード２２における正の側縁が過度に高められている電圧経過が示されており、ｂ）において、ノード４における電圧経過が示されておりかつｃ）においてノード２における電圧経過が示されている。第５図において、ａ）にはノード９における電圧経過が示されており、ｂ）には、ノード４における電圧経過が示されておりかつｃ）にはノード６における電圧経過が示されている。第６図には、ノード６および８における正の側縁の電圧経過が示されている。第７図には、ノード６および８における負の側縁の電圧経過が示されている。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９６年１０月３１日【補正内容】請求の範囲１．第１の制御ユニット（Ａ１１）および少なくとも１つの第１のトランジスタ（Ｔ２５）を有する、第１の作動電位（ＰＶＣＣ）をドライバ回路（Ｔ）の出力側に導通接続するための第１の導通接続ユニット（Ｄ１）を含んでいる第１の側縁ドライバ（ＨＦＴ）と、第２の制御ユニット（Ａ２１）および少なくとも１つの第２のトランジスタ（Ｔ１７）を有する、第２の作動電位（ＰＧＮＧ）をドライバ回路（Ｔ）の出力側に導通接続するための第２の導通接続ユニット（Ｄ２）を含んでいる第２の側縁ドライバ（ＬＦＴ）とを備え、前記第１のトランジスタ（Ｔ２５）のエミッタは前記第２のトランジスタ（Ｔ１７）のコレクタおよびドライバ回路（Ｔ）の出力側（ＰＱ）に接続されている形式のドライバ回路（Ｔ）において、前記第１の制御ユニット（Ａ１１）は、少なくとも１つも第１のトランジスタ（Ｔ１０３）を含んでいる増幅器段（Ａ１１）および後置されているサイリスタ回路（Ｔ２２，Ｔ１０７）から構成されており、前記第２の制御ユニット（Ａ２１）は、第１および第２のエミッタフォロア（Ｔ１２，Ｔ１４）から構成されており、前記第２のエミッタフォロア（Ｔ１４）のコレクタは前記第１の制御ユニット（Ａ１１）の第１のトランジスタ（Ｔ１０３）のコレクタ並びに第１のダイオード（Ｔ２３）を介して前記第１のトランジスタ（Ｔ２５）のベースに接続されており、前記エミッタフォロア（Ｔ１２，Ｔ１４）のコレクタは更に、第２および第３のダイオード（Ｔ１３，Ｔ２０）を介してドライバ回路（Ｔ）の出力側（ＰＱ）に接続されておりかつ前記第１および第２の側縁ドライバの入力側は抵抗（Ｒ）を介して相互に接続されておりかつ前記入力側（ＥＨＦＴ，ＥＬＦＴ）の１つを介して制御されることを特徴とするドライバ回路。２．別のトランジスタ（Ｔ１８）を有する部分回路ユニット（ＱＨ）が設けられており、該別のトランジスタ（Ｔ１８）のベースに、容量（Ｃ）、ダイオード（Ｔ１９）並びに抵抗（ＲＱ）に接続されており、前記別のトランジスタ（Ｔ１８）のコレクタは、第２のトランジスタ（Ｔ１７）のベースに接続されており、前記容量（Ｃ）は前記第２のトランジスタ（Ｔ１７）のコレクタおよび前記別のトランジスタ（Ｔ１８）のエミッタに接続されておりかつ前記別のトランジスタ（Ｔ１８）のエミッタおよび前記ダイオード（Ｔ１８）の第２の接続端子並びに抵抗（ＲＱ）の接続端子は前記第２の作動電位（ＰＧＮＤ）に接続されている請求項１記載の回路装置。３．第２の側縁ドライバ（ＬＦＴ）の活性フェーズの間、その全部の側縁ドライバ出力が活性状態に留まる請求項１または２記載の回路装置。４．レベル変換器段（ＰＵ）が第２の側縁ドライバ（ＬＦＴ）の入力側に接続されており、該レベル変換器段の出力トランジスタのコレクタはオープンコレクタを有しておりかつ前記第２の側縁ドライバ（ＬＦＴ）の入力側に接続されている請求項１から３までのいずれか１項記載の回路装置。５．エラー通報（ＭＯＳＯＦＦ）が前記レベル変換器段（ＰＵ）に加わった際、前記第２の側縁ドライバ（ＬＦＴ）が活性化されかつ前記第１の側縁ドライバ（ＨＦＴ）が非活性化される請求項１から４までのいずれか１項記載の回路装置。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ハインツ−ユルゲンロートドイツ連邦共和国Ｄ−80469 ミュンヘンハンス−ザクス−シュトラーセ６

Claims

【特許請求の範囲】１．第１の制御ユニット（Ａ１１）および少なくとも１つの第１のトランジスタ（Ｔ２５）を有する、第１の作動電位（ＰＶＣＣ）をドライバ回路（Ｔ）の出力側に導通接続するための第１の導通接続ユニット（Ｄ１）を含んでいる第１の側縁ドライバ（ＨＦＴ）と、第２の制御ユニット（Ａ２１）および少なくとも１つの第２のトランジスタ（Ｔ１７）を有する、第２の作動電位（ＰＧＮＧ）をドライバ回路（Ｔ）の出力側に導通接続するための第２の導通接続ユニット（Ｄ２）を含んでいる第２の側縁ドライバ（ＬＦＴ）とを備え、前記第１のトランジスタ（Ｔ２５）のエミッタは前記第２のトランジスタ（Ｔ１７）のコレクタおよびドライバ回路（Ｔ）の出力側（ＰＱ）に接続されている形式のドライバ回路（Ｔ）において、前記第１の制御ユニット（Ａ１１）は、少なくとも１つも第１のトランジスタ（Ｔ１０３）を含んでいる増幅器段（Ａ１１）および後置されているサイリスタ回路（Ｔ２２，Ｔ１０７）から構成されており、前記第２の制御ユニット（Ａ２１）は、第１および第２のエミッタフォロア（Ｔ１２，Ｔ１４）から構成されており、前記第２のエミッタフォロア（Ｔ１４）のコレクタは前記第１の制御ユニット（Ａ１１）の第１のトランジスタ（Ｔ１０３）のコレクタ並びに第１のダイオード（Ｔ２３）を介して前記第１のトランジスタ（Ｔ２５）のベースに接続されており、前記エミッタフォロア（Ｔ１２，Ｔ１４）のコレクタは更に、第２および第３のダイオード（Ｔ１３，Ｔ２０）を介してドライバ回路（Ｔ）の出力側（ＰＱ）に接続されておりかつ前記第１および第２の側縁ドライバの入力側は抵抗（Ｒ）を介して相互に接続されておりかつ前記入力側（ＥＨＦＴ，ＥＬＦＴ）の１つを介して制御されることを特徴とする回路装置。２．別のトランジスタ（Ｔ１８）を有する部分回路ユニット（ＱＨ）が設けられており、該別のトランジスタ（Ｔ１８）のベースに、容量（Ｃ）、ダイオード（Ｔ１９）並びに抵抗（ＲＱ）に接続されており、前記別のトランジスタ（Ｔ１８）のコレクタは、第２のトランジスタ（Ｔ１７）のベースに接続されており、前記容量（Ｃ）は前記第２のトランジスタ（Ｔ１７）のコレクタおよび前記別のトランジスタ（Ｔ１８）のエミッタに接続されており、前記ダイオード（Ｔ１９）の第２の接続端子並びに抵抗（ＲＱ）は前記第２の作動電位（ＰＧＮＤ）に接続されている請求項１記載の回路装置。３．第２の側縁ドライバ（ＬＦＴ）の活性フェーズの間、その全部の側縁ドライバ出力が活性状態に留まる請求項１または２記載の回路装置。４．レベル変換器段（ＰＵ）が第２の側縁ドライバ（ＬＦＴ）の入力側に接続されており、該レベル変換器段の出力トランジスタのコレクタはオープンコレクタを有しておりかつ前記第２の側縁ドライバ（ＬＦＴ）の入力側に接続されている請求項１から３までのいずれか１項記載の回路装置。５．エラー通報の際、前記第２の側縁ドライバ（ＬＦＴ）が活性化されかつ前記第１の側縁ドライバ（ＨＦＴ）が非活性化される請求項１から４までのいずれか１項記載の回路装置。