JPH1042573A - 電力変換器のスナバ回路 - Google Patents
電力変換器のスナバ回路Info
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- JPH1042573A JPH1042573A JP8209227A JP20922796A JPH1042573A JP H1042573 A JPH1042573 A JP H1042573A JP 8209227 A JP8209227 A JP 8209227A JP 20922796 A JP20922796 A JP 20922796A JP H1042573 A JPH1042573 A JP H1042573A
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Abstract
り、省略または統合して、小形かつ経済的な構成とする
と共に、組立作業を容易化し、より効果的なスナバリン
グを実行するに好適な電力変換器のスナバ回路を提供す
ることにある。 【解決手段】 自己消弧形半導体スイッチング素子1
1,12の直列体の両端に接続した第1及び第2のスナ
バ抵抗器31,32と、第1と第2のスナバ抵抗器間に
接続した第1、第2の容量性素子41,42の直列体
と、第1と第2の容量性素子の直列体と並列に接続した
第3の容量性素子43からなり、自己消弧形半導体スイ
ッチング素子の直列体の中点と第1、第2の容量性素子
の直列体の中点を接続し、前記3つの容量性素子をデル
タ形に結線すると共に、前記各抵抗器の値を適切に設定
して前記半導体スイッチング素子が電流をオフする際の
前記半導体スイッチング素子に印加される電圧を抑制す
る。
Description
バ回路、特に、デルタ形に接続されたスナバコンデンサ
を有する電力変換器のスナバ回路に関する。
に適用された例を図2に示す。図2において、インバー
タは、上下2つのアームのスイッチング素子11,12
と、それぞれ逆方向に並列接続されたダイオード21,
22からなり、2つのスイッチング素子11,12が交
互にスイッチングして、電源1から負荷5に交流電圧を
出力する。また、スナバ回路は、スナバコンデンサがデ
ルタ形に接続され、スイッチング素子11の正側とスイ
ッチング素子12負側にそれぞれ接続された2つのスナ
バダイオード91,92と、2つのスナバダイオードと
それらに並列に接続される2つのスナバ抵抗器と、上下
2つのスイッチング素子11,12の接続点と2つのス
ナバ抵抗器との間にそれぞれ接続される2つのスナバコ
ンデンサ41,42と、2つのスナバダイオード間に接
続されるクランプコンデンサ43から構成され、スイッ
チング素子11,12のスイッチングに伴うスナバエネ
ルギーをスナバダイオード91,92を介してスナバコ
ンデンサ41,42及びクランプコンデンサ43が吸収
し、この吸収したスナバエネルギーをスナバ抵抗器3
1,32により消費する。また、特願平3−27371
6号には、スナバ回路がスイッチング素子のスイッチン
グに伴うスナバエネルギーを電源に回生可能な電力変換
器の回路として提案され、この回路として、上下の半導
体スイッチング素子のスイッチングに関与するスナバコ
ンデンサがデルタ形に構成され、スナバエネルギーを回
生する回路が開示されている。
ナバ回路においては、スナバ回路を構成する部品とし
て、上下2つのアームから構成される電力変換器におい
て、2つのスナバダイオードと、それらに並列に接続さ
れる2つのスナバ抵抗器と、上下2つのスイッチング素
子の接続点と2つのスナバ抵抗器との間にそれぞれ接続
される2つのスナバコンデンサと、2つのスナバダイオ
ード間に接続されるクランプコンデンサから構成されて
いる。このため、デルタ形のスナバ回路の構成部品とし
て多数の部品を必要とし、大型化し、コスト高になる、
という問題がある。また、デルタ形に構成されたスナバ
コンデンサを実装するにあたって、従来例では、構成部
品が多数であるため、組立作業が煩わしく、また、効果
的なスナバリングが実行できない、という問題がある。
路の構成部品を可能な限り、省略または統合して、小形
かつ経済的な構成とすると共に、実装するにあたって、
組立作業を容易化し、より効果的なスナバリングを実行
するに好適な電力変換器のスナバ回路を提供することに
ある。
に、自己消弧形半導体スイッチング素子の直列体に複数
のスナバ抵抗器とデルタ形に結線した3つの容量性素子
からなるスナバ回路を接続し、前記各スナバ抵抗器の値
を適切に設定して自己消弧形半導体スイッチング素子が
電流をオフする際の前記半導体スイッチング素子に印加
される電圧を抑制する。ここで、デルタ形に結線した3
つの容量性素子を一つのパッケージに収納し、3端子と
する。また、複数個の自己消弧形半導体スイッチング素
子の直列体により多相の交流電圧を発生する電力変換器
を構成し、各相にデルタ結線した3つの容量性素子を1
組または2組配置したとき、前記各組の第3の容量性素
子を一つに集約する。また、冷却フィンを設けると共
に、自己消弧形半導体スイッチング素子として半導体チ
ップを電極板上に並べた構造とし、スナバ抵抗器を電極
板上に配置して半導体チップと電気的に接続する
定することにより、従来のデルタ形スナバ回路が有する
スナバダイオードを省略することができ、これにより、
スナバ回路を構成する部品のコストが低減でき、組立作
業の容易化が図られ、スナバ回路を小形化することが可
能となる。また、スナバ回路を実装するに当たって、デ
ルタ形に結線したコンデンサを同一のパッケージに収納
することにより、端子数を減らすことができ、組立作業
行程を減らし、組立作業を簡易化することができる。ま
た、端子を少なくできれば、コンデンサの小形化に有利
であり、特に、高電圧の回路における絶縁距離を確保す
ることができ、また、スイッチング素子の近傍に配置す
ることが容易になり、このため、スナバ回路の配線のイ
ンダクダンスを低減でき、同一のスナバ定数であれば、
より効果的なスナバリングを期待することができる。ま
た、3相のインバータ回路を構成する際に、各相のクラ
ンプコンデンサを一つに集約することにより、各相毎の
クランプコンデンサを省略することができ、スナバ回路
を小形化でき、経済的な構成とすることができる。ま
た、スイッチング素子モジュール内にスナバ抵抗を内蔵
することにより、スナバ抵抗の発熱をスイッチング素子
用の冷却フィンと共通化して冷却することができると共
に、スナバ抵抗とスイッチング素子がモジュール内で接
続されるため、組立作業の容易化を図ることができる。
用いて説明する。図1は、本発明に基づく電力変換器の
スナバ回路の一実施形態を示す。図1において、インバ
ータは、2レベルインバータであり、上下2つのアーム
のスイッチング素子11,12と、それぞれ逆方向に並
列接続されたダイオード21,22からなり、また、ス
ナバ回路は、上下2つのスイッチング素子11,12に
それぞれ並列に接続したスナバ抵抗器31,32と、上
下2つのスイッチング素子11,12の接続点と2つの
スナバ抵抗器との間にそれぞれ接続した2つのスナバコ
ンデンサ41,42と、2つのスナバ抵抗器間に接続
し、かつ、直列接続の2つのスナバコンデンサ41,4
2と並列接続したクランプコンデンサ43からなる。2
つのスナバコンデンサ41,42とクランプコンデンサ
43は、デルタ形に接続される。本実施形態は、図2の
従来例と比べて、スナバダイオード91,92を削減し
た点に特徴がある。
において、スナバダイオード91,92を削減するにあ
たって、その根拠を説明する。図3は、スイッチング素
子11のオフモード、つまり、スイッチング素子11が
電流をオフする際のスイッチング素子に印加される電圧
を解析するための等価回路であり、図4は、ダオード2
2の導通モードを示す。図3において、電源1の電圧E
としてスイッチング素子11を介して図示の方向に負荷
電流ILが流れているものとする。この状態からスイッ
チング素子11が瞬時にインピーダンスを回復して、電
流をオフする際の初期条件は、回路のイングクタンス8
0に流れる電流をIi=IL、コンデンサ41,42,4
3の初期電圧をv41=0,v42=E,v43=Eとして図
示の極性で表わせる。スイッチング素子11がオフする
ことにより、これまでスイッチング素子11に流れてい
た電流がスナバ回路に流れ込む。解析のために、上アー
ムのスナバ抵抗31に流れる電流をi1、下アームのス
ナバ抵抗32に流れる電流をi2とし、図示の方向を正
方向として微分方程式を作る。
を表わす。(数1)、(数2)、(数3)、(数4)の
微分方程式は、ダイオード22が導通するまでの間成立
する。ダイオード22が導通する条件は、
2が導通し、図4のダオード22の導通モードとなる。
以降、(数5)式の条件は保持される。(数5)式が成
立した後の微分方程式は、C41容量=C42容量≫C43容
量の条件から、C41電流≪i1、C42電流≪i1とし、C
41、C42に流れる電流を無視すると、次のようになる。
1)、(数2)、(数3)式からi1、i2、i3を求め
ると、次式を得る。
R32)/L80}2>0 のとき、cosh→cos、sinh→sinとなる。
(数6)式を解くと、
て、 {1/(L80・C43)}−(1/4){(R31+R32)
/L80}2>0のとき、cosh→cos、sinh→
sinとなる。
イッチング素子11に印加される電圧v11は、右辺第一
項のR31×i1が加えられるため、R31を小さくするこ
とにより、スイッチング素子11に印加される電圧v11
を低減できることは明かである。そこで、(数1)〜
(数11)式を用いて、IL=1000A、C41=C42
=0.1μF、C43=2μF、L80=0.6μH、E=
1000Vとして、R31及びR32を変化させ、スイッチ
ング素子11の電圧v11を計算する。ここでは、R31及
びR32について、R31=R32=1Ω、0.5Ω、0.2
5Ω、及び図2に示すスナバダイオード91,92が接
続され、R31=R32=5Ωの4通りについて計算する。
なお、スナバダイオード91,92が接続される場合、
t<TFにおいては、R31=0Ω、R32=R32、t>TF
においては、R31=R32=0Ωとして計算できる。これ
は、t<TFにおいてi1>0、i2>0のためであり、
t>TFにおいてi1>0であるため、ダイオード92が
導通しないt<TFにおいてのみ、R31=R32となる。
算の初期条件t=0、i1(0)、v41(0)=0、v
42=v43=Eを設定し、t=t+Δt後のi1、i2、i
3を(数8)、(数9)、(数10)式から計算し、v
11を(数4)式より求める。v42−R32・i2<0から
ダイオード22の導通を判定し、不導通の場合(Ye
s)、再度i1、i2、i3、v11を計算する。ダイオー
ド22の導通を判定(No)した後は、TF=t、I10
=i1(TF)、V43(TF)=v42(TF)の初期条件を
計算し、t=t+Δt後のi1を(数11)式より、v
11を(数7)式より計算する。v11の計算結果が前回計
算値の間v11(t)−v11(t−Δt)<εで十分安定
したことを判定後、計算を終了する。
いて計算した結果を図6に示す。図中、縦軸はスイッチ
ング素子11に印加される電圧(v)、横軸は時間
(t)を表わす。図6から、スイッチング素子11に印
加される電圧は、R31=R32=1ΩのときよりR1=R2
=0.5Ωのときが低くなり、0.5Ωより0.25Ω
がさらに低くなる。すなわち、R1=R2の抵抗が大きく
なる程、スイッチング素子11に印加される電圧が高く
なり、R1=R2=0.25Ω程度とすると、図2のスナ
バダイオード91,92を接続した場合とほぼ同程度に
スイッチング素子11に印加される電圧を抑制できるこ
とが分かる。
器31,32に示す抵抗値を小さくすることにより、図
2のスナバダイオード91,92を接続した場合とほぼ
同等のスイッチング素子11の電圧に抑制でき、スナバ
ダイオード91,92を省略することができる。これに
より、スナバ回路を小形かつ経済的に形成することが可
能となる。
1に示すスナバコンデンサ41,42及びクランプコン
デンサ43を同一のパッケージに収納した実装例を示
す。図7において、111,112はそれぞれスイッチ
ング素子11,12及びダイオード21,22を収納し
たスイッチング素子モジュール、101はスナバコンデ
ンサ41,42及びクランプコンデンサ43を収納した
パッケージを表わし、パッケージ101をスイッチング
素子モジュール111,112の近傍に配置する。スナ
バコンデンサ41,42及びクランプコンデンサ43
は、同一のパッケージ101に収納すると、コンデンサ
としての端子は3端子になる。
それぞれ独立して構成した場合は6端子となるが、本実
施形態のように、各コンデンサを同一のパッケージに収
納すると、端子数は3個となり、端子数を3個減らすこ
とができる。このように、本実施形態は、端子数を少な
くすることにより、組立作業行程を減らし、組立作業を
容易化することができる。また、端子を少なくできれ
ば、コンデンサの小形化に有利であり、特に、高電圧の
回路における絶縁距離を確保することができ、また、ス
イッチング素子の近傍に配置することが容易になり、こ
のため、スナバ回路の配線のインダクダンスを低減で
き、同一のスナバ定数であれば、より効果的なスナバリ
ングを期待することができる。なお、図1及び図7の実
施形態は、2レベルインバータに適用する場合について
説明したが、本発明は、中性点クランプ形の3レベルイ
ンバータにも適用することができる。
ベルインバータに適用した実施形態を示す。図8におい
て、インバータは、電源1,2と、上下2つのアームの
スイッチング素子11及び12,13及び14と、それ
ぞれ逆方向に並列接続されたダイオード21及び22,
23及び24と、スイッチング素子11及び12の接続
点とスイッチング素子13及び14の接続点に直列接続
された中性クランプダイオード25,26からなり、ま
た、スナバ回路は、スイッチング素子11,14にそれ
ぞれ並列に接続したスナバ抵抗器31,34と、中性ク
ランプダイオード25,26にそれぞれ並列接続したス
ナバ抵抗器32,33と、スナバ抵抗器31と32と2
つの上アームのスイッチング素子11及び12の接続点
にデルタ形に接続したスナバコンデンサ41,42及び
クランプコンデンサ43と、スナバ抵抗器33と34と
2つの下アームのスイッチング素子13及び14の接続
点にデルタ形に接続したスナバコンデンサ44,45及
びクランプコンデンサ46からなる。スナバコンデンサ
41,42及びクランプコンデンサ43と、スナバコン
デンサ44,45及びクランプコンデンサ46は、それ
ぞれデルタ形に接続される。
8に示すスナバコンデンサ41,42及びクランプコン
デンサ43、スナバコンデンサ44,45及びクランプ
コンデンサ46をそれぞれ同一のパッケージに収納した
実装例を示す。図9において、111,112,11
3,114はそれぞれスイッチング素子11,12,1
3,14及びダイオード21,22,23,24を収納
したスイッチング素子モジュール、101,102はス
ナバコンデンサ41,42及びクランプコンデンサ4
3、スナバコンデンサ44,45及びクランプコンデン
サ46をそれぞれ収納したパッケージ、115,116
は中性クランプダイオード25,26をそれぞれ収納し
たダイオードモジュールを表わし、パッケージ101,
102をスイッチング素子モジュール111,112ま
たは113,114の近傍にそれぞれ配置すると同時
に、ダイオードモジュール115,116をスイッチン
グ素子モジュール112,113の間に配置する。図7
と同様にスナバコンデンサ41,42及びクランプコン
デンサ43は、同一のパッケージ101に収納すると、
コンデンサとしての端子は3端子になり、同じく、スナ
バコンデンサ44,45及びクランプコンデンサ46
は、同一のパッケージ102に収納すると、コンデンサ
としての端子は3端子になる。中性点クランプ形の3レ
ベルインバータの場合、コンデンサをそれぞれ独立して
構成した場合は12端子となるが、本実施形態のよう
に、各コンデンサを同一のパッケージ2つにそれぞれ収
納すると、端子数は6個となり、6個減らすことができ
る。
数を減らすことにより、前述と同様の効果を発揮する。
また、ダイオードモジュール115,116をスイッチ
ング素子モジュール112,113の間に配置すること
により、各相のモジュールを配置するスペースを効率よ
く利用でき、コンデンサの集約による小形化の効果と併
せて、電力変換器を小形化することができる。
制御電流容量を増大するために、図1におけるスイッチ
ング素子11,12及びダイオード21,22を2並列
接続した際のスナバ回路の各構成部品の配置例を示す。
また、図11は3並列接続、図12は4並列接続した際
のスナバ回路の各構成部品の配置例を示す。添字a,
b,c,dは同一の構成部品を表わす。このようなスイ
ッチング素子11,12及びダイオード21,22を複
数並列接続した際のスナバ回路の各構成部品に図7の実
装例を適用すると、図10の2並列接続の場合、コンデ
ンサをそれぞれ独立して構成したときの12端子に比
べ、端子数は6となり、端子を6個減らすことができ
る。また、図11の3並列接続の場合、コンデンサをそ
れぞれ独立して構成したときの18端子に比べ、端子数
は9となり、端子を9個減らすことができる。また、図
12の4並列接続の場合、コンデンサをそれぞれ独立し
て構成したときの24端子に比べ、端子数は12とな
り、端子を12個減らすことができる。このように、2
レベルインバータの場合において、複数並列単位のスナ
バ回路の各コンデンサを図7のように実装すると、コン
デンサの数が増えるほど、端子数を大幅に減少させるこ
とができ、前述の効果を一層助長し、顕著にする。な
お、図8に示す中性点クランプ形3レベルインバータの
場合についても同様である。
レベルインバータ回路の3相のインバータ回路を構成し
たときのスナバ回路の各構成部品の配置例を示す。添字
u,v,wは3相を表わし、この3相インバータ回路で
は図8に示す中性クランプダイオード25,26を3組
有する。そこで、この3相インバータ回路に図7の実装
例を適用すると、図9のダイオードモジュール115,
116を3組有することになり、各相のダイオードモジ
ュール115,116がそれぞれ各相のスイッチング素
子モジュール112,113の間に配置される。このよ
うに、中性点クランプ形3レベルインバータの場合、各
相のダイオードモジュール115,116を配置するに
当たって、スペースを効率よく利用でき、コンデンサの
集約による小形化の効果と併せて、電力変換器を小形化
することができる。
図1に示す回路を3相のインバータ回路に構成する際
に、各相のクランプコンデンサ43を一つに集約した例
を示す。添字u,v,wは3相を表わす。各相のクラン
プコンデンサ43は、電源1の電圧に充電されているた
め、一つに集約することが可能である。これにより、2
つのクランプコンデンサ43を省略することができ、ス
ナバ回路を小形化でき、経済的な構成とすることができ
る。
レベルインバータ回路を3相のインバータ回路に構成す
る際に、図14の実施形態と同様の理由により、各相の
クランプコンデンサ43,46をそれぞれ一つに集約し
た例を示す。添字u,v,wは3相を表わす。これによ
り、合計4つのクランプコンデンサ43,46を省略す
ることができ、スナバ回路を小形化でき、経済的な構成
とすることができる。
図1に示すスイッチング素子11、例えばIGBTのモ
ジュールの内部にスナバ抵抗31を内蔵する構造を示
す。図16において、モジュールは、ベース51、絶縁
板52、コレクタ内部電極53、エミッタ内部電極5
4、ボンディングワイヤ55、IGBTチップ11、コ
レクタ端子56、エミッタ端子57、パッケージ71に
より構成され、取付けボルト72により冷却フィン73
に固定される構造であるとき、チップ状の抵抗体による
スナバ抵抗31をコレクタ内部電極53に接続し、抵抗
端子58により外部に接続する構造とする。本実施形態
は、スイッチング素子モジュール内にスナバ抵抗31を
内蔵することにより、スナバ抵抗の発熱をスイッチング
素子用の冷却フィン73と共通化して冷却することがで
きるとともに、スナバ抵抗31とスイッチング素子11
がモジュール内で接続されるため、組立作業の容易化を
図ることができる。
スイッチング素子12のモジュールの内部にスナバ抵抗
32を内蔵し、抵抗端子59により外部と接続する構造
の実施形態を示す。本実施形態も図16と同様の効果を
発揮する。
ッチング素子1に対してスナバ抵抗31とスナバ抵抗3
2を一つのモジュールに内蔵し、各々独立した抵抗端子
58,59により外部と接続する構造の実施形態を示
す。本実施形態は、抵抗端子58または59のどちらか
一方を用いることにより、図1におけるスイッチング素
子11,12のいづれにも適用することができ、構成部
品の共通化を図ることができる。
ランプ形3レベルインバータ回路にも適用することがで
きる。
スナバ抵抗の抵抗値を適切に設定することにより、従来
のデルタ形スナバ回路が有するスナバダイオードを省略
することができ、これにより、スナバ回路を構成する部
品のコストが低減でき、組立作業の容易化が図られ、ス
ナバ回路を小形化することが可能となる。また、スナバ
回路を実装するにあたって、デルタ形に結線したコンデ
ンサを同一のパッケージに収納することにより、端子数
を減らすことができ、組立作業行程を減らし、組立作業
を簡易化することができる。また、端子を少なくできれ
ば、コンデンサの小形化に有利であり、特に、高電圧の
回路における絶縁距離を確保することができ、また、ス
イッチング素子の近傍に配置することが容易になり、こ
のため、スナバ回路の配線のインダクダンスを低減で
き、同一のスナバ定数であれば、より効果的なスナバリ
ングを期待することができる。また、中性点クランプ形
3レベルインバータの場合、中性クランプダイオードを
モジュール化し、各相のスイッチング素子モジュールの
間に配置することにより、各相のモジュールを配置する
スペースを効率よく利用でき、コンデンサの集約による
小形化の効果と併せて、電力変換器を小形化することが
できる。また、3相のインバータ回路を構成する際に、
各相のクランプコンデンサを一つに集約することによ
り、各相毎のクランプコンデンサを省略することがで
き、スナバ回路を小形化でき、経済的な構成とすること
ができる。また、スイッチング素子モジュール内にスナ
バ抵抗を内蔵することにより、スナバ抵抗の発熱をスイ
ッチング素子用の冷却フィンと共通化して冷却すること
ができると共に、スナバ抵抗とスイッチング素子がモジ
ュール内で接続されるため、組立作業の容易化を図るこ
とができる。また、スイッチング素子モジュール内に複
数のスナバ抵抗を内蔵すると、構成部品の共通化を図る
ことができる。
施形態
の等価回路
路
に適用した実施形態
の実装例を示す他の実施形態
実施形態
実施形態
実施形態
実施形態
た他の実施形態
た他の実施形態
バ抵抗を内蔵する他の実施形態
バ抵抗を内蔵する他の実施形態
バ抵抗を内蔵する他の実施形態
グ素子 21,22,23,24,25,26 ダイオード 31,32,33,34 スナバ抵抗 41,42,44,45 スナバコンデンサ 43,46 クランプコンデンサ 58,59 抵抗端子 71 パッケージ 73 冷却フィン 80 回路のインダクタンス 91,92 スナバダイオード 101,102 集約したコンデンサ 111,112,113,114 スイッチング素子モ
ジュール 115,116 ダイオードモジュール
Claims (8)
- 【請求項1】 自己消弧形半導体スイッチング素子の直
列体の両端に接続した第1及び第2のスナバ抵抗器と、
前記第1と第2のスナバ抵抗器間に接続した第1、第2
の容量性素子の直列体と、前記第1と第2の容量性素子
の直列体と並列に接続した第3の容量性素子からなり、
前記半導体スイッチング素子の直列体の中点と前記第
1、第2の容量性素子の直列体の中点を接続し、前記3
つの容量性素子をデルタ形に結線すると共に、前記各ス
ナバ抵抗器の値を適切に設定して前記半導体スイッチン
グ素子が電流をオフする際の前記半導体スイッチング素
子に印加される電圧を抑制することを特徴とする電力変
換器のスナバ回路。 - 【請求項2】 請求項1において、第1、第2、第3の
容量性素子を一つのパッケージに収納し、3端子とする
ことを特徴とする電力変換器のスナバ回路。 - 【請求項3】 第1、第2、第3及び第4の自己消弧形
半導体スイッチング素子の直列体と、前記第2、第3の
自己消弧形半導体スイッチング素子の直列体と逆並列に
接続すると共に電源の中性点に接続した第1、第2のダ
イオードと、前記半導体スイッチング素子の直列体の両
端にそれぞれ一端を接続した第1、第2のスナバ抵抗器
と、前記中性点に一端をそれぞれ接続した第3、第4の
スナバ抵抗器と、前記第1と第3のスナバ抵抗器の間に
接続した第1と第2の容量性素子の直列体と、前記第2
と第4のスナバ抵抗器の間に接続した第3と第4の容量
性素子の直列体と、前記第1と第2の容量性素子の直列
体及び前記第3と第4の容量性素子の直列体にそれぞれ
並列に接続した第5の容量性素子または第6の容量性素
子からなり、前記第1と第2の自己消弧形半導体スイッ
チング素子の直列体の中点と前記第1と第2の容量性素
子の直列体の中点及び前記第3と第4の自己消弧形半導
体スイッチング素子の直列体の中点と前記第3と第4の
容量性素子の直列体の中点をそれぞれ接続し、前記それ
ぞれ3つの容量性素子をデルタ形に結線すると共に、前
記各スナバ抵抗器の値を適切に設定して前記半導体スイ
ッチング素子が電流をオフする際の前記半導体スイッチ
ング素子に印加される電圧を抑制することを特徴とする
電力変換器のスナバ回路。 - 【請求項4】 請求項3において、第1、第2、第5の
容量性素子及び第3、第4、第6の容量性素子をそれぞ
れ一つのパッケージに収納し、それぞれ3端子とするこ
とを特徴とする電力変換器のスナバ回路。 - 【請求項5】 請求項3において、第2、第3の自己消
弧形半導体スイッチング素子の直列体と逆並列に接続す
ると共に電源の中性点に接続した第1、第2のダイオー
ドをモジュール化し、前記第2、第3の自己消弧形半導
体スイッチング素子のモジュール間に配置することを特
徴とする電力変換器のスナバ回路。 - 【請求項6】 請求項1から請求項5のいずれかにおい
て、自己消弧形半導体スイッチング素子の直列体を制御
電流容量を増大させるために複数個並列に接続し、各々
の自己消弧形半導体スイッチング素子の直列体に対して
個別にデルタ結線した3つの容量性素子をそれぞれ一つ
のパッケージに収納することを特徴とする電力変換器の
スナバ回路。 - 【請求項7】 請求項1から請求項6のいずれかにおい
て、複数個の自己消弧形半導体スイッチング素子の直列
体により多相の交流電圧を発生する電力変換器を構成
し、各相にデルタ結線した3つの容量性素子を1組また
は2組配置したとき、前記各組の第3の容量性素子を一
つに集約することを特徴とする電力変換器のスナバ回
路。 - 【請求項8】 請求項1から請求項7のいずれかにおい
て、冷却フィンを設けると共に、自己消弧形半導体スイ
ッチング素子として半導体チップを電極板上に並べる構
造であって、スナバ抵抗器を前記電極板上に配置して前
記半導体チップと電気的に接続することを特徴とする電
力変換器のスナバ回路。
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1996
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