JPH1041994A

JPH1041994A - 同期判定回路

Info

Publication number: JPH1041994A
Application number: JP8197661A
Authority: JP
Inventors: Yasushi Sugita; 康杉田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-07-26
Filing date: 1996-07-26
Publication date: 1998-02-13

Abstract

(57)【要約】【課題】ノイズや反射波等の存在下でも、キャリア位
相同期を迅速に判別する。【解決手段】比較器５は位相同期回路からの誤差信号
が閾値３より小さい時１を、それ以外は０を出力し、累
積器７で累積される。比較器２５は累積器７の出力が閾
値２７より大きい時１を、それ以外は０を判定選択器６
１に出力する。パケットデコーダよりの誤り検出信号の
数が誤り検出器３５で検出され、カウンタ３７からのタ
イミング信号３９でレジスタ４１に転送される。比較器
４３はレジスタ４１からの値が閾値４５より小さい時１
を、それ以外は０を判定選択器５１に出力する。判定選
択器５１は、比較器２５の出力をインバータ５３、レジ
スタ５７を介して選択信号５９とし、比較器２５又は４
３の出力を選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル通信及び
放送のキャリア位相同期復調の際の、キャリア位相の同
期又は非同期を判定するための同期判定回路に関する。

【０００２】

【従来の技術】デジタル通信又は放送において、デジタ
ル変調信号の復調の際にキャリア位相の同期復調（以
下、同期復調）を行うと、非同期復調を行うよりも復調
データの誤り率が少なくなることが知られており、ゆえ
にデジタル信号の復調には同期復調を用いることが望ま
しい。

【０００３】しかし、同期復調にはＰＬＬ（位相同期回
路）が必要であり、ＰＬＬによるキャリア位相同期の過
程でキャリア非同期の初期状態から位相同期状態になる
までには少なからず時間がかかる。この時間を少なくす
るためにＰＬＬのループ係数を大小切り替えたり、周波
数誤差除去回路を付けるなどの対策がとられる。

【０００４】このときにループ係数切り替えや周波数誤
差除去回路からＰＬＬ回路への動作切り替えなど、同期
復調回路内部の動作制御の基準として、キャリア位相の
同期状態または非同期状態の判定結果が用いられる。

【０００５】従来の同期判定回路としては、プレッシー
・セミコンダクターズ・リミテッド社のマーク・ステフ
ァン氏らによる位相同期検出器（特開平７−２８３７２
７号）がある。この同期判定回路はＰＬＬ回路の発生位
相波形の特定位相が一定時間の間に表れるかどうかを閾
値判定し、この閾値判定結果を基準信号の周期をもとに
時間平均ＬＰＦ（低域通過フィルタ）を通して雑音を除
いて同期判定結果を得ている。

【０００６】このように位相誤差から閾値判定を行い、
これの時間平均をとって同期判定出力とする方法は一般
的であるが、（１）入力信号に雑音が加算されている場
合に閾値判定結果が大きな影響を受ける。

【０００７】（２）閾値判定結果が雑音の影響を受けて
いる場合、雑音を除くための時間平均ＬＰＦのパラメー
タを決定するのが難しいという問題がある。同期復調回
路への入力に雑音または反射などの妨害があると、それ
によってシンボルの位相が変化するためにキャリアの位
相変化だけを観測できなくなり、これが同期判定回路の
閾値判定に悪影響を及ぼして同期判定結果を不正確な物
にする。

【０００８】しかし、同期復調回路への入力が完全に理
想的であることは実際上ありえないので、同期判定結果
は大なり小なり不正確となってしまう。

【０００９】

【発明が解決しようとする課題】上記のように、キャリ
ア位相だけから同期判定しようとすると不正確な判定結
果となりやすい。これを回避するために、雑音除去の性
能を向上させるために時間平均の時間長を長くしたり、
閾値を様々に変化させたりする。しかし、効果的に雑音
除去できなかったり、同期判定に非常に時間がかかって
しまうなど、また別の問題が起こる。

【００１０】そこで本発明は、ノイズや反射波などの妨
害の存在下でも、キャリア位相同期を迅速かつ正確に判
別する、同期復調回路用の同期判定回路を提供する。

【００１１】

【課題を解決するための手段】

（第１の構成例）キャリア位相同期回路と、前記キャリ
ア位相同期回路の出力であるシンボルの幾何学的配置を
もとにして位相同期判定する第１の判定回路と、前記シ
ンボル列からパケット情報を取り出して復号するデコー
ダ回路と、前記デコーダ回路の出力を見て位相同期判定
する第２の判定回路と、前記第１の判定回路が位相同期
判定した結果によって、前記第１の判定回路の位相同期
結果に代え前記第２の判定回路の位相同期判定結果を選
択して同期信号を発生する判定選択器と、を具備し、前
記判定選択器の出力の前記同期信号を同期判定出力とす
ることを特徴とする。

【００１２】（第２の構成例）キャリア位相同期回路
と、前記キャリア位相同期回路の出力であるシンボルの
幾何学的配置をもとにして位相同期判定する第１の判定
回路と、前記シンボル列からパケット情報を取り出して
復号するデコーダ回路と、前記デコーダ回路の出力を見
て位相同期判定する第２の判定回路と、前記第２の判定
回路が位相同期と判定しなかった時、前記第１の判定回
路の位相同期判定結果を選択して同期信号を発生する判
定選択器とを具備し、前記判定選択器の出力の前記同期
信号を同期判定出力とすることを特徴とする。

【００１３】（第３の構成例）キャリア位相同期回路
と、前記キャリア位相同期回路の出力であるシンボルの
幾何学的配置をもとにして位相同期判定する第１の判定
回路と、前記シンボル列からパケット情報を取り出して
復号するデコーダ回路と、前記デコーダ回路の出力を見
て位相同期判定する第２の判定回路と、前記第１又は第
２の判定回路の出力を選択して同期信号を発生する判定
選択器と、を具備し、前記判定選択器は、この判定選択
器自身の前記同期信号出力によって前記第１か又は第２
の判定回路の位相判定結果を選択して前記同期信号を発
生し、同期判定出力とすることを特徴とする。

【００１４】

【発明の実施の形態】本発明による同期判定回路の実施
の形態を、図１に示す。

【００１５】同期判定回路は、位相同期回路（図示せ
ず）から誤差信号１を受け取る。誤差信号１は例えば位
相誤差信号であり、例えばシンボル座標の誤差信号であ
る。

【００１６】これらの誤差信号の例を、図２に示す。図
２ではＱＡＭ（直交振幅変調）信号を、一例にとった。

【００１７】ＱＡＭ信号は直交するＩ軸Ｑ軸で示される
二つの変調波で位相方向と振幅方向にデジタル変調を受
けている。受信信号がＩ−Ｑ軸平面上の点１０１で受信
されたとし、復調器のＰＬＬの位相同期の目標位相をＢ
とする。受信点１０１がＩ軸となす角度をＡとすると、
（Ｂ−Ａ）が位相誤差である。ＰＬＬが完全に位相同期
した時のシンボル点を１０３とする。受信信号が点１０
１で受信された時、点１０１の座標ベクトルと点１０３
の座標ベクトルの差ベクトルを１０５とすると、ベクト
ル１０５がシンボル座標の誤差信号である。

【００１８】ＰＬＬが完了する前のキャリア位相誤差が
大きいと、ベクトル１０５と位相誤差（Ｂ−Ａ）は、ど
ちらも大きさが大きくなる性質を持っている。このよう
にキャリア位相誤差に応じて大きさが変化する量が誤差
信号１として同期判定回路に入力する。

【００１９】誤差信号１は、比較器５であらかじめ与え
る閾値３と比較される。誤差信号１が閾値３よりも小さ
い時に“１”が、それ以外の時は“０”が出力される。
この出力の値は累積器７で一定時間累積される。

【００２０】累積器７は入力を、決められた時間累積し
て出力する。決められた時間を過ぎると一旦累積値をゼ
ロにして、続けて再び累積する。例えば図示したよう
に、入力値は加算器１１でレジスタ２１の出力と加算さ
れ、レジスタ２１に入力される。

【００２１】レジスタ２１はクロック１２に同期して入
力を読み込み、その値を保持し、出力とする。レジスタ
２１の値はカウンタ１３の出力１５でレジスタ２３に読
み込まれ、保持される。レジスタ２１の値は、カウンタ
１３の出力信号１７のタイミングでレジスタ２３に読み
込まれた直後にゼロにリセットされる。カウンタ１３
は、クロック１２の数をあらかじめ決めた数だけ数え、
数えおわると再び最初から数えなおすカウンタで、数を
数えおわる度に信号１５、１７を出力する。レジスタ２
３の出力は累積器出力２４で、比較器２５で閾値２７と
比較される。

【００２２】比較器２５は累積器出力２４が閾値２７よ
りも大きい時に“１”を、それ以外の時に“０”を出力
する。この出力はつまり次のようなものである。同期判
定回路の入力である誤差信号１はキャリア位相誤差が大
きい時に大きな値を、位相誤差が小さい時に小さい値を
取る。比較器５でその大きさを判断して、位相誤差が小
さいときに累積器７で累積値が加算される。一定時間の
あいだ値を累積して、その値を比較器２５で判断するこ
とで、ノイズなどによって瞬間的に大きい誤差入力１が
入力する時の影響を軽減させ、全体として位相誤差が少
ない状態に有るか大きいのかを判断することが出来る。
よって信号２９は、同期、非同期状態を判定した判定出
力であり、同期状態で“１”を、非同期状態で“０”を
出力する。

【００２３】同期判定回路は、また、パケットデコーダ
（図示せず）から、誤り検出信号３１を得る。誤り検出
信号３１は、パケットデコーダの誤り訂正回路などで得
られる。誤り検出信号３１は、誤り率検出器３５に入力
される。誤り率検出器３５はあらかじめ決めた時間だ
け、入力する誤り検出信号３１の数を数えて信号４０と
して出力する。カウンタ３７がその数を数える時間を計
測する。

【００２４】カウンタ３７はクロック３８を入力に持
ち、これを数えてあらかじめ決めた値になったらタイミ
ング信号３９を出力する。

【００２５】信号４０はレジスタ４１にタイミング信号
３９に同期して読み込まれ、保持される。タイミング信
号３９は、誤り率検出器３５をリセットして出力信号４
０をゼロにするが、これは信号４０がレジスタ４１に読
み込まれた後である。

【００２６】レジスタ４１の出力信号４２は、比較器４
３で閾値４５と比べられる。信号４２の値が閾値４５よ
り小さければ判定出力４７は“１”とし、そうでない時
には“０”である。

【００２７】ここで、誤り検出信号３１は、キャリア同
期状態に比べてキャリア非同期状態では非常に多く発生
する。誤り検出信号３１の発生数を一定時間観測するこ
とで全ての信号の中での誤りの発生率を知ることができ
るので、これを閾値４５と比較することで、信号４７は
同期、非同期を判定する信号となる。信号４７の値は、
キャリア同期の時“１”、非同期の時“０”である。

【００２８】判定選択器５１は、信号２９と信号４７を
入力とする。インバータ５３による信号２９の反転であ
る信号５５はレジスタ５７に信号３９に同期して読み込
まれ、その出力信号５９が信号４７と信号２９のいずれ
かを選択して出力信号６３とする。信号５９が“１”と
き信号２９を選択し、信号５９が“０”のとき信号４７
を選択する。

【００２９】レジスタ５７は、信号４７の出力の変化と
セレクタ６１の選択が同期するように調節している。信
号６３が同期判定出力である。図１の実施の形態におい
ては、出力信号６３は次のような信号となる。

【００３０】（1 ）信号２９が非同期の時には、同期判
定出力６３は“０”すなわち非同期判定である。

【００３１】（２）信号２９が同期の時には、同期判定
出力６３は信号４７の出力に一致する。

【００３２】すなわち、この例では、まず位相同期回路
から得られた同期判定結果２９が優先される。その後、
この同期判定結果２９が同期となったのちに、信号４７
の判定結果が同期判定回路の出力として選択され、この
値が同期判定回路の出力となる。

【００３３】ここで、同期判定回路の出力は、主に非同
期状態を検出して同期復調回路をリセットし、同期状態
に復帰させるための制御に利用される。パケットデコー
ダの誤り検出信号３１から求まる誤り率の信号４０は位
相同期時とそうでない時との差がはっきりと表れるため
同期判定の根拠とする信号として適しており、最終的に
同期判定結果をこの信号４７に依存するのは妥当であ
る。

【００３４】しかし、この誤り率の測定は長時間の誤り
の計数が必要である。これに比べて位相同期回路から得
られる同期判定結果２９は、比較的短時間の測定で結果
を得ることが出来る。

【００３５】このため、この図１の例のように、同期判
定出力として、まず信号２９を、後に信号４７を出力す
ると、長時間かかる信号４７の判定を待つあいだに、信
号２９の結果を見て同期または非同期を判断することが
出来、非同期時の同期復調回路のリセットを短い間隔で
繰り返すことが可能となる。

【００３６】位相同期回路からの出力が位相同期状態で
あるときには、同期時と非同期時の差がはっきりしない
ゆえに、同期時にも非同期の結果が出てしまうことがあ
る信号２９に代わって、より確実な判定結果である信号
４７を同期判定出力６３とするように判定選択器５１が
働くので、同期状態にもかかわらず、非同期判定が出て
同期復調回路がリセットされる危険性を無くす。

【００３７】このようにして、判定選択器５１によって
信号２９か或いは信号４７を選択した結果を同期判定結
果とすることで、同期復調回路が位相非同期の時の同期
復調回路のリセットの繰り返し間隔を早めて非同期状態
から同期状態への遷移を迅速にし、さらに、同期状態に
なった後は確実な同期判定によって、判定の誤りによる
同期復調回路の誤動作をなくすことができる。

【００３８】この判定選択器５１の動作を、図５のタイ
ミングチャートで説明する。同期復調回路は最初キャリ
ア位相非同期状態にあり、時刻Ｔｓにキャリア位相同期
状態に遷移する。信号２９は判定の計算に必要な時間１
００ごとの判定結果を保持している。時間１００は、カ
ウンタ１３のカウント期間である。

【００３９】キャリア位相が同期するまでは判定結果の
信号２９は非同期判定であり、それに応じて同期復調回
路は制御されているが、同期した時刻Ｔｓ後の時刻Ｔ１
において信号２９は同期判定になる。これと同時に、同
期判定結果である信号６３は同期判定に遷移する。

【００４０】その時刻Ｔ１後の時刻Ｔ２において、信号
４７の判定結果を求めるための計算が終了し、判定が非
同期から同期へ遷移し、その後は信号４７の判定が信号
６３となり、判定出力が安定する。

【００４１】ここで、判定選択器５１を用いず、信号２
９または信号４７のみを同期判定に用いた場合には、前
に述べた欠点が同期復調回路の動作に影響する。すなわ
ち、信号２９のみを同期判定に用いた場合には同期判定
後も非同期判定が出ることがあり、同期復調回路の動作
が不安定になりやすい。

【００４２】また信号４７のみを同期判定に用いた場合
には一回の同期判定に時間がかかり、キャリア位相非同
期時に同期復調回路にリセットがかからずに、位相同期
までの時間が長くなる。

【００４３】このように、位相同期回路からの信号、あ
るいはパケットデコーダからの信号だけから同期判定す
る時と、本発明のように二つを組み合わせて同期判定す
る時には、復調復調回路の性能に差があらわれる。同期
復調回路の挙動を観察して、本発明のように二つの信号
を組み合わせて同期判定しているか、組み合わせずに同
期判定しているのかを知ることが可能である。

【００４４】本発明の同期判定回路は、判定選択器５１
によって二つの同期判定信号をもとにして同期判定する
ので、これら二つの同期判定信号の組み合わせによって
さまざまな構成が考えられる。

【００４５】例えば判定選択器５１の第２の例として、
図３の構成がある。この第２の例では判定信号４７が非
同期“０”のときにインバータ７１を介して信号７３の
値が“１”なので、このときセレクタ６１は同期判定結
果６３として信号２９の値を出力する。信号４７が同期
の時にはセレクタ６１は信号４７の値を同期判定結果６
３としている。

【００４６】図４は、判定選択器５１の第３の例であ
る。信号２９と信号４７はセレクタ６１に入力し、これ
らの信号を選択する選択信号は同期判定信号６３をイン
バータ８１を介して反転した信号８２である。信号８２
はレジスタ８３によって信号４７と同期して変化し、信
号８５となる。

【００４７】セレクタ６１はリセット信号８７で、初期
状態において信号６３の値がどのようであるかを決定で
きるようにしておく。例えば、同期復調回路動作開始時
にリセット信号８７でセレクタ６１の出力が“０”とな
るとすると、セレクタ６１は出力６３として信号２９の
値を出力する。初期には信号２９は非同期であると考え
られ、その値は“０”であるから信号２９が同期＝
“１”になるまで出力６３は“０”である。

【００４８】信号２９が同期＝“１”となると出力６３
は信号４７の値を取り、これ以後は信号４７の値が非同
期＝“０”となって再び信号２９の値が出力６３となる
まで、この状態が保持される。

【００４９】図１、図３、図４の判定選択器５１の例に
共通する本発明の意図は、初期状態では信号２９を同期
判定結果に反映させ、これが同期になったときに信号４
７を同期判定結果に反映させることである。信号４７が
非同期の時には、もう一度信号２９をセレクタ６１で選
択するように状態を戻す。

【００５０】以上のように、本発明による同期判定回路
に含まれる判定選択器５１は様々な構成が可能である。
これらの構成は、位相同期回路の出力から得られる同期
判定結果がどの程度正確であるか、また、どの程度早く
同期判定しなければならないか、を考えて決めるのが妥
当である。つまり判定選択器５１の構成は、同期判定結
果２９と４７の二つの信号を作る方法によって決まる。
この信号を作る方法は、復調するデジタル変調信号の受
信状態を予想して決められるべきで、回路の設計時に考
慮される。

【００５１】例えば、復調するデジタル変調信号がノイ
ズなどの妨害を全く受けていない理想的な場合には、図
１に例示した回路でも判定信号２９は誤った判定結果を
出さないように閾値などを設定することが可能となる。
このときには判定選択器５１も図１の構成で問題ない。

【００５２】逆に妨害が大きいデジタル変調信号を復調
する際には図１の回路では判定信号２９が誤った判定結
果を出しやすいので、図３の様に同期判定出力６３に判
定信号４７を選択した後は、判定信号２９よりも信頼性
の高い判定信号４７自身によって出力６３が選択される
方が、同期判定出力が安定する可能性がある。

【００５３】更に、復調される信号に加わっている妨害
の寡多が計測可能な場合には、その計測結果によって図
１と図３の判定選択器５１を切り替えられるような構成
の判定選択器にしても良い。

【００５４】本発明による同期判定回路の改良は、位相
同期回路の誤差信号とパケットデコーダからの誤り検出
信号をもとにした二つの同期判定結果を選択して同期判
定結果とすることで達成される。この要旨を逸脱しない
範囲でここに示した以外の実施例が存在し、それらによ
っても本発明の意図するところが実施可能であることは
言うまでもない。

【００５５】

【発明の効果】本発明によれば、位相同期判定の精度と
計算時間の異なる二つの同期判定結果を組み合わせて位
相同期判定を行う回路が構成可能で、これによって、非
同期時に必要な同期復調回路のリセットを短い時間間隔
で繰り返すことと、同期時に正確な同期判定によって復
調器のリセットの必要性の有無を正確に判断することが
出来る。

【００５６】このため、同期復調回路が位相同期するま
でに発生する無駄な待ち時間を出来るだけ無くして速い
位相同期と、同期後の安定した位相同期動作を実現する
ために役立つ。

【図面の簡単な説明】

【図１】本発明の同期判定回路の実施の形態を示すブロ
ック図である。

【図２】本発明の動作を説明するためのシンボル配置図
である。

【図３】図１の判定選択器５１の第２の例を示すブロッ
ク図である。

【図４】図１の判定選択器５１の第３の例を示すブロッ
ク図である。

【図５】本発明の同期判定回路の動作を説明するための
タイミングチャートである。

【符号の説明】

５・・・比較器、７・・・累積器、１１・・・加算器、
１３・・・カウンタ、２１・・・レジスタ、２３・・・
レジスタ、２５・・・比較器、３５・・・誤り率検出
器、３７・・・カウンタ、４１・・・レジスタ、４３・
・・比較器、５１・・・判定選択器、５３・・・インバ
ータ、５７・・・レジスタ、６１・・・セレクタ、７１
・・・インバータ、８１・・・インバータ、８３・・・
レジスタ。

Claims

【特許請求の範囲】

【請求項１】キャリア位相同期回路と、前記キャリア位相同期回路の出力であるシンボルの幾何
学的配置をもとにして位相同期判定する第１の判定回路
と、前記シンボル列からパケット情報を取り出して復号する
デコーダ回路と、前記デコーダ回路の出力を見て位相同期判定する第２の
判定回路と、前記第１の判定回路が位相同期判定した結果によって、
前記第１の判定回路の位相同期結果に代え前記第２の判
定回路の位相同期判定結果を選択して同期信号を発生す
る判定選択器と、を具備し、前記判定選択器の出力の前記同期信号を同期判定出力と
することを特徴とする同期判定回路。
【請求項２】キャリア位相同期回路と、前記キャリア位相同期回路の出力であるシンボルの幾何
学的配置をもとにして位相同期判定する第１の判定回路
と、前記シンボル列からパケット情報を取り出して復号する
デコーダ回路と、前記デコーダ回路の出力を見て位相同期判定する第２の
判定回路と、前記第２の判定回路が位相同期と判定しなかった時、前
記第１の判定回路の位相同期判定結果を選択して同期信
号を発生する判定選択器とを具備し、前記判定選択器の出力の前記同期信号を同期判定出力と
することを特徴とする同期判定回路。
【請求項３】キャリア位相同期回路と、前記キャリア位相同期回路の出力であるシンボルの幾何
学的配置をもとにして位相同期判定する第１の判定回路
と、前記シンボル列からパケット情報を取り出して復号する
デコーダ回路と、前記デコーダ回路の出力を見て位相同期判定する第２の
判定回路と、前記第１又は第２の判定回路の出力を選択して同期信号
を発生する判定選択器と、を具備し、前記判定選択器は、この判定選択器自身の前記同期信号
出力によって前記第１か又は第２の判定回路の位相判定
結果を選択して前記同期信号を発生し、同期判定出力と
することを特徴とする同期判定回路。
【請求項４】前記第１の判定回路は、前記キャリア位
相同期回路の出力が位相非同期状態である時には同期判
定か又は非同期判定のどちらかを出力ことを特徴とする
請求項１乃至３のいずれかに記載の同期判定回路。